KR0127268B1 - 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 고집적 반도체 소자에 사용되는 트랜지스터 제조방법에 관한 것으로, 특히 반도체 기판(1)에 필드산화막(2)이 형성된 구조상에 트랜지스터 제조방법에 있어서, 전체구조 상부에 절연막(4), 다결정실리콘막(5)을 차례로 형성한 다음, 상부에 이후 이온주입 공정시 마스크 역할을 하도록 절연막(9)을 형성하는 단계; 상기 절연막(9)을 선택식각하여 게이트전국 형성부위의 상기 다결정실리콘막(5)을 노출시키고, 임계전압VT 조정을 위한 불순물을 주입(3)하는 단계; 상기 노출된 다결정실리콘막(5) 상부에 선택적 금속막(10)을 형성한 다음, 선택적금속막(10)을 식각 장벽막으로 하여 상기 다결정실리콘막(5), 절연막(4)을 차례로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 함으로써 본 발명은 소스/드레인의 접합캐패시턴스를 최소화함으로써 트랜지스터의 동작속도를 향상시기는 효과를 얻을 수있다.

Description

트랜지스터 제조방법

제 1a도 내지 제 1c 도는 종래 방법에 따른 LDD구조의 트랜지스터 제조공정 단면도.

제 2a도 내지 제 2d도는 본 발명의 일실시예에 따른 LDD구조의 트랜지스터 제조 공정 단면도.

제 3a도 및 제 3b도는 본 발명의 다른 실시예에 따른 LDD구조의 트랜지스터 제조 공정 단면도.

제 4a도 및 제 4b도는 종래와 본 발명에 따른 LDD 접합과 소스/드레인 접합의 도핑 프로파일 비교도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기관2 : 필드산화막

3 : 임계전압 조정을 위한 불순물4' : 게이트산화막

5' : 게이트전극6 : LDD 접합

7,11 : 절연막스페이서8 : 소스/ 드레인 접합

9 : 절연막 패턴10 : 선택적 금속막

A-A, A'-A' : LDD 영역의 단면

B-B선, B'-B' : 소스/드레인 영역의 단면

본 발명은 고집적 반도체 소자를 구성하는 트랜지스터 제조방법예 관한 것으로, 특히 소스/드레인의접합 캐패시턴스(junction capacitance)가 최소화된 트랜지스터 제조방법에 관한 것이다.

일반적으로, 반도체 소자의 집적도가 증가함에 따라 트랜지스터의 크기가 작아지게 되며, 이에 따라 쇼트채널효과(Short Channel effect)와 펀치스루(Punchthrough)현상을 막기 위해 소스/드레인의 접합깊이는 점점 작아지게 되고 또한 핫 캐리어(Hot Chrrier) 현상을 막기 위해 LDD(Lightly Doped Drain,이하 LDD와 약청함) 접합의 깊이도 점점 작아지게 되는 반면, 채널영역의 도핑 농도는 점점 커지게된다. 따라서 LDD접합 및 소스/ 드레인 접합의 아래부분의 도핑농도가 점점 커지게 되고 접합캐패시턴스 또한 증가하게 됨으로써 트랜지스터의 동작속도가 저하되는 현상이 반섕한다.

제1A도 내지 제1C도는 종래 방법에 따른 트랜지스터 제조 과정을 나타내는 단면도로서, 이를 참조하여.종래 기술을 개략적으로 설명하면 다음과 같다.

먼저, 제1A도는 실리콘 기판(1) 상부에 소자 절연막으로 필드산화막(2)을 형성한 후, 채널영역의 임계전압 (VT, Threshold Voltage)을 맞추기 위한 임계전압 조정 이온주입(VT Adjust Implant)을 실시한 후의 단면도이다. 이매 주입된 불순물(Dopant,3)들은 채널과 접합을 포함하는 활성영역이 전 영역에 걸쳐 분포된다.

제1B도는 게이트산화막(4'), 게이트전극(5')을 차례로 형성하고, 상기 게이트전극(5')을 차단막으로이용하여 불순물을 주입하여 LDD 영역(6)을 형성한 상태의 단면도이다.

제1C도는 절연막스페이서(7)를 형성한 후, 상기 절연막스페이서 및 게이트전극(5')을 차단막으로 불순물을 주입하여 소스/드레인영역(8)을 형성한 상태의 단면도이다.

상기와 같은 공정순서를 밟아 형성되는 트랜지스터의 LDD 영역의 단면(제1C도의 A-A선)과 소스/드레인 영역의 단면(제1C도의 B-B선)에서의 도핑프로파일은 제4A도와 제4B도의 실선으로 표시된바, 접합영역예서 도핑농도가 급작스럽게 중대됨을 보여준다.

결국, 종래 방법에 따라 트랜지스터 제조시, 임계전압 V_T조정을 위한 이온주입으로 인하여, LDD 접합 및 소스/드레드 접합의 아래 부분의 도핑농도가 점점 커지게 되고 접합 캐패시턴스 또한 증가하게됨으로써 트랜지스터의 동작속도가 저하되는 현상이 발생한다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소스/드레인의 접합캐패시턴스가 최소화하기 위한 트랜지스터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 트랜지스터 제조 방법은, 반도체기판 상에 게이트연막과 게이트전도막을 차례로 형성하는 단계; 상기 게이트전도막 상에 게이트전극 형성 부위가 오픈된 마스크패턴을 형성하는 단계; 임계전압 조정을 위한 이온주입을 실시하여 상기 마스크 패턴이 오픈지역 하부의 반도체 기판 내에 불순물을 도핑히는 단계; 상기 노출된 게이트전도막 상에 선택적금속막을 형성하는 단계;상기 마스크 패턴을 제거하는 단계; 상기 선택적금속막을 식각 마스크로 하여 상기 게이트전도막과 상기 게어트절연막을 차례로 식각하는 단계; 소스/ 드레인 접합을 형성하는 단계를 포함하여 이루어전다.

첨부된 도면 제2A도- 이하를 참조하여 본 발명을 상술한다.

우선, 제2A도- 내지 제2D도는 본 발명의 일실시예에 따른 공징 단면도이다.

먼저, 제2A도에 도시된 바와 같이, 실리콘 기관(1)상부에 소자간 절연막으로 필드산화막(2)을 형성하고, 산화막(4), 다결정실리콘막(5)을 차례로 형성한 다음, 게이트전극 형성 부위가 오픈된 절연막 패턴(9)을 형성한다. 계속되는 설명에도 알게 되겠지만, 절연막 패틴(9)은 입계전압 조정을 위한 불순물 이온주입 공정과 선택적으로 금속막을 형성시킬 때 마스크 역할을 하게 된다. 이어서, 절연막 패턴(9)이 오픈됨에 의해 노출된 다결정실리콘막(5)에 임계전압 조정을 위한 불순물 이온주입 공정을 실시하여, 불순물들이 채널 영역에만 분포되도록 한다. .

이어서, 제2B도와 같이, 노출된 다결정실리콘막(5) 상부에 선택적금속막(10)을 형성한다·선택적금속막(10)은 절연막 패턴(9)의 두께를 넘지 않는 한도에서 형성한다.

이어서, 제2C도와 같이, 절연막 패턴(9)을 제거한 다음, 선택적금속막(10)을 식각 장벽막으로 하여다결정실리콘막(5), 산화막(4)을 차례로 식각하는 것에 의해 다결정실리콘막 패턴으로 이루어지는 케이트전극(5')과 게이트 산화막(4')을 형성한 다음, 불순물을 주입하여 LDD 영역(6)을 형성한다. 이때 상기 LDD영역(6)의 하부에는 임계전압 조절을 위해 주입되었던 불순물(3)들이 존재하지 않는다.

이어서, 제 2D도와 같이, 상기 선택적금속막(10), 게이트전극(5' ), 산화막(4' ) 측벽에 절연막스페이서(7)를 형성한 후, 상기 절연막스페이서(7)를 마스크로 불순물을 주입하여 소스/드레인 영역(8)을 형성한다. 이 때 LDD 영역의 단면(A'-A'선)과 소수/드레인 영역의 단면(B'-B'선)에서의 도핑프로파일은 제4A도와 제4B도에 점선으로 표시된 바, 도면에서 실선으로 표기된 종래 방법에 따른 도핑농도보다 작음을 알 수 있다. 따라서 접합캐패시틴스도 줄어들게 된다.

다음으로, 제3A도 내지 제3B도는 본 발명의 다른 실시예에 따른 공정 단면도로서, 앞서 설명한 일실시예와 동일하게 공정을 진행하되, 이온주입 및 선택적금속막 형성을 위한 마스크 패턴을 형성함에있어, 오픈된 폭을 미세하게 형성하는 방법을 제시하고 있다.

즉, 제3A도와 같이, 절연막 패턴(9)까지 형성한 다음, 절연막 패턴(9)의 측벽에 절연막스페이서(11)를 형성하여, 다결정실리콘막(5)의 노출 폭을 예정된 게이트전극의 크기(M)보다 절연막스페이서(11)의두께(2m)만큼 작게 되도록 하고, 임계전압 조정을 위한 불순물 주입 공정을 실시하는 것에 의해, 주입된 불순물(3)이 예정된 게이트전극 영역 하부에만 존재하도록 한다.

이어서, 제3B도는 상기 절연막스페이서(11) 사이의 다결정실리콘막(5) 위에 선택적금속막(9)을 형성한 후의 단면도이다. 이후의 공정은 기 설명된 제2C도 및 제2D도와 동일하게 진행된다.

이상에서 설명한 바와같이 이루어지는 본 발명은, 순수한 채널 영역의 활성 영역에만 임계전압 조정을 위한 불순물이 도핑되어 소스/드레인의 접합캐패시턴스를 최소화함으로써 트랜지스터의 동작속도를 향상시키는 효과를 가져다 준다.

Claims (4)

1. 반도체 기판 상에 게이트절연막과 게이트전도막을 차례로 형성하는 단계; 상기 게이트전도막 상에게이트전극 형성 부위가 오든된 마스크 패턴을 형성하는 단계; 임계전압 조성을 위한 이온주입을 실시하여 상기 마스크 패턴이 오픈지역하부의 반도체 기판 내에 불순물을 도핑하는 단계; 상기 노출된 게이트전도막 상에 선택적금속막을 형성하는 단계; 상기 마스크 패턴을 제거하는단계; 상기 선택적금속막을 식각 마스크로 하여 상기 게이트전도막과 상기 게이트 절연막을 차례로 식각하는 단케; 및 소스/드레인 접합을 형성하는 단계를 포함하여 이루어지는 트랜지스터 제조방법.
2. 제1향에 있어서, 상기 소스/드레인 접합을 형성하는 단계는, LDD 접합의 형성을 위한 불순물 이온주입을 실시하는 단계; 동일한 크기로 패터닝된, 상기 선택적금속막, 게이트전도막 및 게이트 산화막 측벽에 절연막스페이서를 형성하는 단계; 및 소스/드레인 접합의 형성을 위한 불순물 이온주입을 실시하는 단계를 포함하여 이루어지는 트랜지스터 제조 방법.·
3. 제1항 또는 제2항에 있어서, 상기 마스크 패턴을 형성하는 단계는, 상기 게이트전도막 상에 제1절연막을 형성하는 단계; 및 상기 제1절연막의 소정부위를 선택적으로 식각하여 게이트전극 형성부위가 오픈된 제1절연막 패턴을 형성하는 단계를 포함하여 이루어지는 트랜지스터 제조 방법.
4. 제3항에 있어서, 상기 마스크 패턴을 형성하는 단계는, 상기 게이트전도막 상에 제1절연막을 형성하는 단계; 상기 제1절연막의 소정부위를 선택적으로 식각하여 소정부위가 오픈된 제1절연막 패턴을 형성하는 단계 ; 및 상기 제1절연막 패턴의 측벽에 제2절연막스페이서를 형성하는 단계를 포함하여 이루어지는 트랜지스터 제조방법.