KR950004531A - 다이내믹 램(dram)의 t형 터널 구조 캐패시터 제조방법 - Google Patents
다이내믹 램(dram)의 t형 터널 구조 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR950004531A KR950004531A KR1019930014175A KR930014175A KR950004531A KR 950004531 A KR950004531 A KR 950004531A KR 1019930014175 A KR1019930014175 A KR 1019930014175A KR 930014175 A KR930014175 A KR 930014175A KR 950004531 A KR950004531 A KR 950004531A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- node
- node electrode
- nitride layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000003990 capacitor Substances 0.000 title claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 13
- 229920005591 polysilicon Polymers 0.000 claims abstract 13
- 150000004767 nitrides Chemical class 0.000 claims abstract 11
- 230000015572 biosynthetic process Effects 0.000 claims abstract 10
- 238000000151 deposition Methods 0.000 claims abstract 7
- 238000001312 dry etching Methods 0.000 claims abstract 7
- 238000000206 photolithography Methods 0.000 claims abstract 4
- 239000000758 substrate Substances 0.000 claims abstract 4
- 238000001039 wet etching Methods 0.000 claims abstract 4
- 230000008021 deposition Effects 0.000 claims abstract 3
- 238000005530 etching Methods 0.000 claims abstract 3
- 238000005468 ion implantation Methods 0.000 claims abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract 3
- 238000002955 isolation Methods 0.000 claims abstract 2
- 125000006850 spacer group Chemical group 0.000 claims abstract 2
- 238000003860 storage Methods 0.000 claims 1
- 230000008719 thickening Effects 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 다이내믹 램의 셀 캐패시터를 T형 터널구조로 하여 용량을 증가시키기 위한 고집적 DRAM제조방법에 관한 것으로, 본 발명의 제조방법은 필드산화막 형성 및 소자 형성영역을 한정한후 게이트용 폴리실리콘층(32) 및 분리 산화막(33)을 생성한 다음 LDD구조를 갖는 소자를 형성키 위한 이온주입을 실시하고 산화물층(35)을 증착한후 포토레지스트 사진현상공정을 이용하여 커패시터의 저장용 노드전극이 접촉할 부위를 정의하고, 비트라인 접촉부위는 포토레지스트를 남긴채로 상기 산화물층(35)을 에치백하여 비트라인 형성부에는 산화물층(35)을 남기고 노드전극 접촉부위에 측벽 스페이서를 형성하는 단계와, 소자의 소오소/드레인 영역 형성을 위해 버퍼산화막(37)을 증착하고 나서 이온 주입후 그 위에 곧바로 제 1 질화물층(38)을 증착하는 단계와, 셀 영역에 형성된 노드 전극용 폴리실리콘과 기판이 접촉할 부분의 버퍼 산화막(37) 및 질화물층(38)을 사진현상공정과 건식식각법으로 제거한 후 노드전극용 제 1 폴리실리콘층(39)을 형성하는 단계와 노드 전극 부분의 터널형성용 제 2 질화물층(40)의 증착후 건식식각에 의한 제 2 질화물층의 에치 백으로 기판면을 평탄화시키고 나서, 터널의 지붕을 형성하기 위한 제 2 폴리실리콘층(42)을 증측하는 단계와, 상기 제 2 폴리실리콘(42)을 사진현상공정과 건식식각법으로 노드 형성영역 이외의 폴리층(42)을 식각하고, 터널내에 존재하는 질화물층(40)은 습식 식각법으로 제거하고 나서, 노드 형성영역 이외의 제 1 폴리층(39)을 건식식각으로 제거하고 질화물층(38)을 습식식각으로 제거하여 노드 전극부분에 터널(T)과 핀 부분(F)을 형성하는 단계와, 상기 노드전극부의 형성이후 노드전극부분에 유전체막을 입히고, 플레이트 전극용 폴리실리콘층(44)을 상기 유전체막 위에 형성하는 단계를 포함하여 이루어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 A,B는 종래 DRAM 제조 공정을 나타내는 단면도, A는 적층형 셀 구조 형성공정을 나타낸 단면도, B는 1핀 구조 형성공정을 나타낸 단면도, 제 2 도(a)∼(h)는 본 발명에 따른 DRAM캐패시터 셀의 제조공정 나타내는 단면도.
Claims (3)
- 필드산화막 형성 및 소자형성 영역을 한정한 후 게이트용 폴리실리콘층(32) 및 분리 산화막층(33)으로 게이트 전극을 형성하고 LDD구조를 갖는 소자를 형성키 위한 이온주입을 실시하고 산화물층(35)을 증착한 후 포토레지스트 사진현상 공정을 이용하여 캐패시터의 저장용 노드전극이 접촉할 부위를 정의하고 비트라인 접촉부위는 포토레지스트를 남긴채로 상기 산화물층(35)을 에치백 하여 비트라인 형성부에는 산화물층(35)을 남기고 노드전극 접촉부위에 측벽 스페이서를 형성하는 단계와, 소자의 소오스/드레인 영역 형성을 위해 버퍼산화막(37)을 증착하고 나서 이온 주입후 그 위에 곧바로 제 1 질화물층(38)을 증착하는 단계와, 셀 영역에 형성될 노드 전극용 폴리실리콘과 기판이 접촉할 부분의 버퍼산화막(37) 및 질화물층(38)을 사진현상공정과 건식식각법으로 제거한 후 노드전극용 제 1 폴리실리콘층(39)을 형성하는 단계와, 노드 전극부분의 터넌형성용 제 2 질화물층(40)의 증착후 건식식각에 의한 제 2 질화물층의 에치 백으로 기판면을 평탄화시키고 나서, 터널의 지붕을 형성하기 위한 제 2 폴리실리콘층(42)을 증착하는 단계와, 상기 제 2 폴리실리콘층(42)을 사진현상공정과 건식식각법으로 노드 형성영역 이외의 폴리층(42)을 식각하고, 터널내에 존재하는 질화물층(40)은 습식 식각법으로 제거하고 나서, 노드 형성영역 이외의 제 1 폴리층(39)을 건식식각으로 제거하고 질화물층(38)을 습식식각으로 제거하여 노드 전극부분에 터널(T)과 핀 부분(F)을 형성하는 단계를 포함하여 이루어지는 다이나믹 램의 T형 터널구조 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 노드전극부의 형성이후 노드전극부분에 유전체막을 입히고, 플레이트 전극용 폴리실리콘층(44)을 상기 유전체막 위에 형성하는 단계를 추가로 포함하는 다이내믹 램의 T형 터널구조 캐패시터 제조방법.
- 제 1 항 및 제 2 항의 공정으로 제조된 캐패시터를 갖는 다이내믹램.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93014175A KR970000716B1 (en) | 1993-07-26 | 1993-07-26 | Capacitor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93014175A KR970000716B1 (en) | 1993-07-26 | 1993-07-26 | Capacitor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004531A true KR950004531A (ko) | 1995-02-18 |
| KR970000716B1 KR970000716B1 (en) | 1997-01-18 |
Family
ID=19360022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR93014175A KR970000716B1 (en) | 1993-07-26 | 1993-07-26 | Capacitor manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970000716B1 (ko) |
-
1993
- 1993-07-26 KR KR93014175A patent/KR970000716B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970000716B1 (en) | 1997-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970706607A (ko) | 적층 커패시터 셀을 가지는 멀티메가비트 다이내믹 메모리용의 분할 폴리실리콘 cmos 공정(split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells) | |
| US5482885A (en) | Method for forming most capacitor using poly spacer technique | |
| KR940009616B1 (ko) | 홀 캐패시터 셀 및 그 제조방법 | |
| KR970063744A (ko) | 메모리 셀내에 적층 캐패시터의 원통형 저장 노드를 제조하는 방법 | |
| KR940004825A (ko) | 디램(DRAM) 셀(Cell) 제조방법 | |
| KR970000977B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JP2751001B2 (ja) | 半導体素子のスタックキャパシタ形成方法 | |
| KR950014980A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| US5851872A (en) | Method of fabricating dynamic random access memory | |
| KR950004531A (ko) | 다이내믹 램(dram)의 t형 터널 구조 캐패시터 제조방법 | |
| KR930005234B1 (ko) | 핀-스택구조의 셀 제조방법 | |
| KR100198660B1 (ko) | 메모리 셀 캐패시터 제조방법 | |
| KR930008884B1 (ko) | 스택커패시터 셀 제조방법 | |
| KR0126114B1 (ko) | 반도체 메모리 장치 제조방법 | |
| KR920010465B1 (ko) | 터널형 스토리지노드를 이용한 고충전 캐패시터 제조방법 | |
| KR960011665B1 (ko) | 반도체 소자용 적층 캐패시터 형성방법 | |
| KR930009584B1 (ko) | 커패시터 제조방법 | |
| KR960016246B1 (ko) | 적층 캐패시터 제조방법 | |
| KR930008070B1 (ko) | 디램 셀 제조방법 | |
| KR100232205B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR0178995B1 (ko) | 반도체 메모리소자의 커패시터 제조방법 | |
| KR100304948B1 (ko) | 반도체메모리장치제조방법 | |
| KR0122845B1 (ko) | 반도체 소자의 스택 캐패시터 제조방법 | |
| KR100215695B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR960003859B1 (ko) | 반도체 소자의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20041220 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |