KR940001393A - 반도체메모리장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체메모리장치 및 그 제조방법에 관한 것으로, 반도체기판상에 게이트산화악을 개재하여 형성된 게이트전극: 상기 게이트전극을 절연시키기 위해 차례로 적층된 제1및 제2절연층; 상기 게이트전극을 중심으로 양쪽의 반도체기판내에 형성된 소오스/드레인영역; 및 그 중심부에 외부와 연결된 제1공간부를 구비함과 동시에 상기 제2절연층과는 일정 간격 떨어진 제2공간부를 구비하며, 상기 소오스영 역과 연결되도록 형성된 박스 모양의 스토리지전극을 구비하는 것을 특징으로 하는 반도체메모리장치 및 그 제조방법을 제공하는데 있다.
따라서, 본 발명은 스토리지전극 패턴의 하부 표면도 전극의 유효면적으로 사용함으로써, 종래 선출원된 구조보다 표면적이 늘어난 새로운 구조의 스토리지전극을 형성하게 되어 커패시턴스의 증가를 가져온다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 반도체메모리장치를 나타낸 단면도,
제2A도 내지 2E도는 본 발명에 의한 반도체메모리장치의 제조방법의 일 실시예를 나타낸 공정순서도.
Claims (13)
- 반도체기판상에 게이트산화막을 개재하여 형성된 게이트전극: 상기 게이트전극을 절연시키기 위해 차례로 적층된 제1 및 제2절연층: 상기 게이트전극을 중심으로 양쪽의 반도체기판내에 형성된 소오스/드레인영역 : 및 그 중심부에 외부와 연결된 제1공간부를 구비함과 동시에 상기 제2절연층과는 일정간격 떨어진 제2공간부를 구비하며, 상기 소오스영역과 연결되도록 형성된 박스 모양의 스토리 지 전극을 구비하는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 스토리지전극은 상기 게이트전극 상부의 소정영역까지 확장된 형태로 이루어지는 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 스토리지전극은. 상기 제1공간부를 중심으로 하부의 제1도전층과, 상부의 제2도전층으로 이루어지는 것을 특징으로 하는 반도체메모리장치.
- 제3항에 있어서, 상기 제1도전층 및 제2도전층은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서, 상기 제1절연층은 HTO막인 것을 특징으로 하는 반도체메모리장치.
- 제5항에 있어서, 상기 제2절연충은 질화막인 것을 특징으로 하는 반도체메모리장치.
- 반도체기판상에 소자형성영역과 소자분리영역을 한정하기 위한 필드산 화막을 형성하는 공정; 상기 소자 형성영역의 반도체기판상에 트랜지스터를 형성하는 공정; 상기 트랜지스터가 형성된 결과물 전면에 제1, 제2 및 제3절연층을 차례로 형성하는 공정 : 상기 트랜지스터의 소오스영역을 노출시키기 위한 콘택트홀을 형성하는 공정 ; 상기 콘택트홀이 형성된 결과물 전면에 제1도전층을 형성한 후 소정의 크기로 패터닝 함으로써 제1도전층패턴을 형성하는 공정 : 상기 제1도전층패턴이 형성된 결과물 전면에 제4절연층을 형성한후, 상기 제1도전층패턴을 식각종료점으로 하는 이 방성식각을 실시하는 공정; 상기 이방성식각후. 결과물 전면에 제2도전층을 형성하고 상기 제2도전층위에 마스크패턴을 형성하는 공정, 상기 마스크패턴을 적용하여 상기 제2도전층을 패터닝하는 공정: 및 상기 제3절연층 및 제4절연층을 제거함으로써, 그 중심부에 외부와 연결된 제1공간부를 구비하고 그 패턴의 하부의 일부가 상기 제1및 제2절연층과 또 다른 제2공간부를 구비하도록 형성된 박스모양의 스토리지전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제7항에 있어서. 상기 제1절연층, 제3절연층, 및 제4절연층은HTO막인 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제8항에 있어서, 상기 제2절연층은 질화막인 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제1도전층 및 제2도전층은, 불순물이 도우핑된 다결정실리콘을 사용하거나. 불순물이 도우핑되지 않은 다결정실리콘을 먼저 형성하고 상기 스토리지전극 형성공정후 불순물 도우핑공정을 더 추가하여 실시하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 마스크패턴의 크기는 상기 제1도전층패턴 형성시에 사용한 마스크패턴의 크기와 동일하거나, 소정크기 더 큰 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제3절연층 및 제4절연층의 제거공정시, 상기 제3절연층의 일부분은 남겨둘 수도 있는 것을 특징으로 하는 반도체메모리장치의 제조 방법.
- 제7항 또는 제12항에 있어서, 상기 제3절연층 및 제4절 연층은 SBOE용액으로 제거 되는 것을 특징으로 하는 반도체메모리장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009910A KR940001393A (ko) | 1992-06-08 | 1992-06-08 | 반도체메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009910A KR940001393A (ko) | 1992-06-08 | 1992-06-08 | 반도체메모리장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR940001393A true KR940001393A (ko) | 1994-01-11 |
Family
ID=67296662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920009910A KR940001393A (ko) | 1992-06-08 | 1992-06-08 | 반도체메모리장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940001393A (ko) |
-
1992
- 1992-06-08 KR KR1019920009910A patent/KR940001393A/ko not_active Application Discontinuation
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