KR930017171A - 커패시터 및 그 제조방법 - Google Patents
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Abstract
기판의 상부면에 다수의 실린더형 단면의 홈들을 형성하고 양측면에 요철무늬 표면을 형서안 제1전도층 기판과, 상기 제1전도층 기판의 표면을 따라 형성된 유전체막과, 그 상부에 형성된 제2전도층 기판으로 구성된 커패시티 및 그 제조방법을 제공함으로써 커패시터 전극의 표면적이 더욱 증대하여 초미세의 한정된 면적내에서 충분한 커패시터 용량이 확보되고 공정마진도 넓어지게 되어서, 이를 이용한 반도체장치, 예를 들면 DRAM등의 집적도도 더욱 향상시킬 수 있게 되었다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 의한 복수의 실린더형 단면의 전극기판을 구비한 커패시터 제조공정도. 제 3 도는 본 발명에 의한 커패시터를 구비한 DRAM의 제조공정도이다.
Claims (30)
- 기판의 상부면에 다수의 실린더형 단면의 홈이 형성되어 있고 양측면에 요철무늬 표면을 갖는 제1전도층 기판과, 상기 제1전도층 기판의 표면을 따라 형성된 유전체막과, 그 상부에 형성된 제2전도층 기판으로 구성됨을 특징으로 하는 커패시터.
- 제1항에 있어서, 상기의 제1전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정실리콘중 어느 하나인 것을 특징으로 하는 커패시터.
- 제1항에 있어서, 상기 제2전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정실리콘 중어느 하나인 것을 특징으로 하는 커패시터.
- 제1항에 있어서, 상기의 유전체막은 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta2O5막 중 어느하나인 것을 특징으로 하는 커패시터.
- 제 1 전도층 기판을 형성하고 그 위에 제1산화막을 형성하고 소정의 패턴형태로 식각하는 단계와, 그 위에 전면에 걸쳐요철무늬 폴리실리콘층을 형성하고 제2산화막을 형성하는 단계와, 상기의 제2산화막을 식각하여 제거하고 상기의 요철무늬 폴리실리콘을 마스크로 하여 상기의 제1전도층 기판이 드러나도록 제1산화막을 시작하는단계와, 상기의 부분적으로 남은 제1산화막을 마스크로 하여 상기의 제1전도층 기판을 소정의 길이로 식각하는단계와, 상기의 제1산화막을 제거하는 단계와, 상기 제1전도층 기판의 표면을 따라 유전막을 형성하고 그 상부에 제2전도층을 형성하는 단계로 구성됨을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 제 2 산화막 식각시 이방성식각함을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 요철무늬 폴리실리콘층을 마이크로한 제 1 산화막의 식각시 이방성식각함을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 제 1 전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 커패시터 제조방법.
- 제 5 항 또는 제 7 항에 있어서, 상기의 제 1 전도층의 두께는 2000∼10,000Å임을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 제 1 산화막의 두께는 50∼2000Å임을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 요철무늬 폴리실리콘막의 두께는 50∼10,000Å임을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기 제 1 전도층 기판은 이방성식각함을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 산화막을 제거하는 공정은 습식식각법에 의해 행해짐을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 제 2 전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 커패시터 제조방법.
- 제 5 항에 있어서, 상기의 유전체막은 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta2O5막 중 어느하나로 형성됨을 특징으로 하는 커패시터 제조방법.
- 반도체 기판 상에 형성된 억세스 트랜지스터와 그 위에 형성되는 스택커패시터를 갖는 반도체장치에 있어서, 상기 커패시터는, 기판의 일면이 억세스 트랜지스터의 소오스영역과 접촉하며 기판의 상부면에 다수의 실린더형 단면의 홈이 형성되어 있고 양측면에 요철무늬 표면을 갖는 제 1 전도층 기판과, 상기 제 1 전도층 기판의 표면을 따라 형성된 유전체막과,그 유전체막 상부에 형성된 제 2 전도층 기판으로 구성됨을 특징으로 하는 반도체장치.
- 제 16 항에 있어서, 상기의 제 1 전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘중 어느 하나인 것을 특징으로 하는 반도체장치.
- 제 16 항에 있어서, 상기의 제 2 전도층 기판의 재료는 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘중 어느 하나인 것을 특징으로 한는 반도체장치.
- 제 16 항에 있어서, 상기의 유전체막은 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta2O5막 중 어느하나인 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 필드산화막을 형성한 후 게이트를 형성하고 소오스/드레인 불순물 영역을 이온주입에 의하여 형성하고층간절연막을 형성한 후 소오스 영역을 오픈시키는 단계와, 상기 소오스영역이 오픈된 결과적인 구조위에 제1전도층 기판을 형성하고 그 위에 제1산화막을 형성하고 소정의 패턴형태로 식각하는 단계와, 그 위에 전면에 걸쳐 요철무늬 폴리실리콘층을 형성하고 제2산화막을 형성하는 단계와, 상기의 제2산화막을 식각하여 제거하고 상기의 요철무늬 폴리실리콘층을 마스크로 하여 제1전도층 기판이 드러나도록 제1산화막을 식각하는 단계와, 상기의 부분적으로 남은 제1산화막을 마스크로 하여 상기의 제1전도층 기판을 소정의 깊이로 식각하는 단계와, 상기의 제1산화막을 제거하는 단계와, 상기의 제1전도층 기판의 표면을 따라 유전막을 형성하고 그 상부에 제2전도층을 형성하는 단계로 구성됨을 특징으로 하는 반도체 장치 제조방법.
- 제 20 항에 있어서, 상기의 제 2 산화막 식각시 이방성식각함을 특징으로 하는 커패시터 제조방법.
- 제 20 항에 있어서, 상기의 요철무늬 폴리실리콘층을 마스크로 한 제 1 산화막의 식각시 이방성식각함을 특징으로 하는커패시터 제조방법.
- 제 20 항에 있어서, 상기의 제 1 전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 반도체장치 제조방법.
- 제 20 항 또는 제 23 항에 있어서, 상기의 제 1 전도층의 두께는 2000∼10,000Å임을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기의 제 1 산화막의 두께는 50∼2000Å임을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기의 요철무늬 폴리실리콘층의 두께는 50∼10,000Å임을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기 제 1 전도층 기판은 이방성식각함을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기의 산화막을 제거하는 공정은 습식식각법에 의해 행해짐을 특징으로 하는 커패시터 제조방법.
- 제 20 항에 있어서, 상기의 제 2 전도층 기판은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘으로 형성됨을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기의 유전체막의 질화막/산화막의 이중막, 산화막/질화막/산화막의 삼중막, 또는 Ta2O5막 중 어느하나로 형성됨을 특징으로 하는 반도체 장치 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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