JPH06224385A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH06224385A JPH06224385A JP5009973A JP997393A JPH06224385A JP H06224385 A JPH06224385 A JP H06224385A JP 5009973 A JP5009973 A JP 5009973A JP 997393 A JP997393 A JP 997393A JP H06224385 A JPH06224385 A JP H06224385A
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- oxide film
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Abstract
(57)【要約】
【目的】 スタック形ＤＲＡＭのキャパシタ容量を増大
する。 【構成】 キャパシタ下部電極のパターン側壁の形状を
テイパー形状とし、隣接パターンとの間隔を狭くする。
またキャパシタ下部電極が形成される層間絶縁膜の表面
に窒化膜を形成し、キャパシタ誘電膜の厚みを薄くす
る。
する。 【構成】 キャパシタ下部電極のパターン側壁の形状を
テイパー形状とし、隣接パターンとの間隔を狭くする。
またキャパシタ下部電極が形成される層間絶縁膜の表面
に窒化膜を形成し、キャパシタ誘電膜の厚みを薄くす
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置の構造
と製造方法に関するものである。
と製造方法に関するものである。
【０００２】
【従来の技術】図６を用いて従来のスタックトキャパシ
タセルを用いたＤＲＡＭの断面構造を説明する。半導体
基板１上のゲート電極１０と、ゲート電極１２を挟んで
形成されたソース、ドレイン１１で構成されるトランジ
スター１３と、素子分離酸化膜１２を有し、これらトラ
ンジスター１３等の上部に層間絶縁膜２として酸化膜が
形成されている。前記層間絶縁膜２上にポリシリコンに
よるキャパシタ下部電極４が形成されており、これは層
間絶縁膜２の表面からコンタクトホール１５によりソー
ス、ドレイン１１の一つと接続している。更に前記下部
電極を覆って窒化膜によるキャパシタ誘電膜６と、その
上部にポリシリコン膜による上部電極５が形成され、１
トランジスタ１キャパシタ構造のＤＲＡＭを構成する。
タセルを用いたＤＲＡＭの断面構造を説明する。半導体
基板１上のゲート電極１０と、ゲート電極１２を挟んで
形成されたソース、ドレイン１１で構成されるトランジ
スター１３と、素子分離酸化膜１２を有し、これらトラ
ンジスター１３等の上部に層間絶縁膜２として酸化膜が
形成されている。前記層間絶縁膜２上にポリシリコンに
よるキャパシタ下部電極４が形成されており、これは層
間絶縁膜２の表面からコンタクトホール１５によりソー
ス、ドレイン１１の一つと接続している。更に前記下部
電極を覆って窒化膜によるキャパシタ誘電膜６と、その
上部にポリシリコン膜による上部電極５が形成され、１
トランジスタ１キャパシタ構造のＤＲＡＭを構成する。
【０００３】従来例の製造方法は半導体基板１上のトラ
ンジスタ１３、素子分離酸化膜１２、の表面に酸化膜層
２を形成し、酸化膜層表面からソース、ドレイン１１の
一方までコンタクトホール１５を開け、その上にＣＶＤ
等によりポリシリコン膜４を成膜し、その後フォトレジ
ストを施し所定の形状にエッチングを行いキャパシタ下
部電極４を形成する。前記キャパシタ下部電極４の上部
にＣＶＤにより窒化膜を成膜しキャパシタ誘電膜６のを
形成し、更にその上にＣＶＤによりポリシリコンを成膜
しキャパシタ上部電極５を形成する。
ンジスタ１３、素子分離酸化膜１２、の表面に酸化膜層
２を形成し、酸化膜層表面からソース、ドレイン１１の
一方までコンタクトホール１５を開け、その上にＣＶＤ
等によりポリシリコン膜４を成膜し、その後フォトレジ
ストを施し所定の形状にエッチングを行いキャパシタ下
部電極４を形成する。前記キャパシタ下部電極４の上部
にＣＶＤにより窒化膜を成膜しキャパシタ誘電膜６のを
形成し、更にその上にＣＶＤによりポリシリコンを成膜
しキャパシタ上部電極５を形成する。
【０００４】図３の窒化膜成膜カーブの実線１６で示す
ようにキャパシタ誘電膜６である窒化膜は酸化膜層２上
では成膜開始後しばらくは成膜が進行しないのに対し、
図３の直線１７で示すようにポリシリコン膜および窒化
膜上では成膜開始直後より膜の成長が開始する。このた
め図６に示すように酸化膜２上のキャパシタ誘電膜６の
膜厚ｔSiN/SiO がキャパシタ下部電極４であるポリシリ
コン膜上のキャパシタ誘電膜６の膜厚ｔSiN/polyより薄
くなり、図６Ｐ点において熱酸化工程で、突き抜け酸化
が生じ易い。従ってこのため、キャパシタ下部電極４の
ポリシリコンの表面に酸化膜を生じ、合成容量が小さく
成った。このため突き抜け防止のため、キャパシタ誘電
膜６を厚くする必要があった。
ようにキャパシタ誘電膜６である窒化膜は酸化膜層２上
では成膜開始後しばらくは成膜が進行しないのに対し、
図３の直線１７で示すようにポリシリコン膜および窒化
膜上では成膜開始直後より膜の成長が開始する。このた
め図６に示すように酸化膜２上のキャパシタ誘電膜６の
膜厚ｔSiN/SiO がキャパシタ下部電極４であるポリシリ
コン膜上のキャパシタ誘電膜６の膜厚ｔSiN/polyより薄
くなり、図６Ｐ点において熱酸化工程で、突き抜け酸化
が生じ易い。従ってこのため、キャパシタ下部電極４の
ポリシリコンの表面に酸化膜を生じ、合成容量が小さく
成った。このため突き抜け防止のため、キャパシタ誘電
膜６を厚くする必要があった。
【０００５】ＤＲＡＭの容量増大の１手段としてキャパ
シタ面積の拡大があるが、従来の装置においては、リソ
グラフィ技術の限界からキャパシタ下部電極４の隣接パ
ターンとの間隔が例えば０．５μｍ以下には狭められ
ず、キャパシタ面積を広くできなかった。また、隣接パ
ターンとの間隔を狭めると、キャパシタ上部電極５を狭
い間隔部分に形成することが難しく、実質的な容量増加
が困難であった。容量増大の他の方法としてキャパシタ
誘電膜の厚さを薄くする方法があるが、従来例において
は、ポリシリコン膜上に形成されるキャパシタ誘電膜は
酸化膜上に形成されるキャパシタ誘電膜より厚いため、
熱処理工程において絶縁破壊が生じやすかった。
シタ面積の拡大があるが、従来の装置においては、リソ
グラフィ技術の限界からキャパシタ下部電極４の隣接パ
ターンとの間隔が例えば０．５μｍ以下には狭められ
ず、キャパシタ面積を広くできなかった。また、隣接パ
ターンとの間隔を狭めると、キャパシタ上部電極５を狭
い間隔部分に形成することが難しく、実質的な容量増加
が困難であった。容量増大の他の方法としてキャパシタ
誘電膜の厚さを薄くする方法があるが、従来例において
は、ポリシリコン膜上に形成されるキャパシタ誘電膜は
酸化膜上に形成されるキャパシタ誘電膜より厚いため、
熱処理工程において絶縁破壊が生じやすかった。
【０００６】
【発明が解決しようとする課題】記憶容量の大きさは、
誘電膜６を挟んで対向するキャパシタ下部電極４とキャ
パシタ上部電極５の重なり部分の面積に比例する。然る
に、記憶装置の高集積化に伴い、キャパシタの占有面積
が小さくなり十分な蓄積容量を得ることが困難となっ
た。キャパシタ容量の増加のため下部電極パターンの間
隔Ａをつめ、面積を増大するにはリソグラフィに限界が
ある。またキャパシタ誘電膜６を薄くすると熱処理時の
ピンホールにより下側電極４が直接酸化され合成容量が
減少する、等の問題があった。
誘電膜６を挟んで対向するキャパシタ下部電極４とキャ
パシタ上部電極５の重なり部分の面積に比例する。然る
に、記憶装置の高集積化に伴い、キャパシタの占有面積
が小さくなり十分な蓄積容量を得ることが困難となっ
た。キャパシタ容量の増加のため下部電極パターンの間
隔Ａをつめ、面積を増大するにはリソグラフィに限界が
ある。またキャパシタ誘電膜６を薄くすると熱処理時の
ピンホールにより下側電極４が直接酸化され合成容量が
減少する、等の問題があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、前記キャパシタ下部電極４の
間隔Ａを狭くし、またキャパシタ誘電膜６を薄くできる
半導体記憶装置の構造とその製造方法を提供するもので
ある。
るためになされたもので、前記キャパシタ下部電極４の
間隔Ａを狭くし、またキャパシタ誘電膜６を薄くできる
半導体記憶装置の構造とその製造方法を提供するもので
ある。
【０００８】
【課題を解決するための手段】キャパシタ下部電極４の
間隔を狭くするために、下部電極の端面構造をサイドウ
オール酸化膜マスクを用いてテーパー形状とし、また薄
い誘電膜は層間絶縁膜上に窒化膜を設けることにより形
成可能とした。
間隔を狭くするために、下部電極の端面構造をサイドウ
オール酸化膜マスクを用いてテーパー形状とし、また薄
い誘電膜は層間絶縁膜上に窒化膜を設けることにより形
成可能とした。
【０００９】
【作用】キャパシタ下部電極４の端面をテーパ形状と
し、隣接キャパシタ下部電極４の間隔Ａを狭めることに
より、キャパシタ面積の増大が可能となる。またキャパ
シタ下部電極４の端面をテーパー形状とする事によりキ
ャパシタ上部電極５がキャパシタ下部電極４の間隔部分
に入り込むので容量増加となる。また窒化膜３採用する
ことによりどの部分の誘電膜の成長速度も均等にできる
ので、キャパシタ誘電膜６を薄く形成でき、容量増大が
可能となる。
し、隣接キャパシタ下部電極４の間隔Ａを狭めることに
より、キャパシタ面積の増大が可能となる。またキャパ
シタ下部電極４の端面をテーパー形状とする事によりキ
ャパシタ上部電極５がキャパシタ下部電極４の間隔部分
に入り込むので容量増加となる。また窒化膜３採用する
ことによりどの部分の誘電膜の成長速度も均等にできる
ので、キャパシタ誘電膜６を薄く形成でき、容量増大が
可能となる。
【００１０】
【実施例】実施例１．図１に本願発明の装置の一実施例
の構造断面図を示す。本願発明の装置は、トランジスタ
１３及び素子分離酸化膜１２の上に形成された層間絶縁
膜２の表面上に窒化膜３が設けられ、この窒化膜３の表
面に形成されたポリシリコンによる所定のパターンの導
電膜領域４を上記窒化膜３表面からソース、またはドレ
イン１１に開口されたコンタクトホールを埋めて形成さ
れた導体１５とを接続して形成されたキャパシタ下部電
極４と、この下部電極４を窒化膜で被覆して形成された
キャパシタ誘電膜６と、この誘電膜をポリシリコンによ
る導電膜で覆って形成されたポリシリコン膜による上部
電極５とにより構成されている。本願発明のキャパシタ
下部電極４のパターンの平面配置図を図２に示すが、上
記のパターンの間隔を出来るだけ狭めるため、上記下部
電極４の側壁部分１４をテーパー形状（傾斜型）にして
いる点が特徴である。
の構造断面図を示す。本願発明の装置は、トランジスタ
１３及び素子分離酸化膜１２の上に形成された層間絶縁
膜２の表面上に窒化膜３が設けられ、この窒化膜３の表
面に形成されたポリシリコンによる所定のパターンの導
電膜領域４を上記窒化膜３表面からソース、またはドレ
イン１１に開口されたコンタクトホールを埋めて形成さ
れた導体１５とを接続して形成されたキャパシタ下部電
極４と、この下部電極４を窒化膜で被覆して形成された
キャパシタ誘電膜６と、この誘電膜をポリシリコンによ
る導電膜で覆って形成されたポリシリコン膜による上部
電極５とにより構成されている。本願発明のキャパシタ
下部電極４のパターンの平面配置図を図２に示すが、上
記のパターンの間隔を出来るだけ狭めるため、上記下部
電極４の側壁部分１４をテーパー形状（傾斜型）にして
いる点が特徴である。
【００１１】図１においてキャパシタ下部電極４の上端
の間隔Ａは０．５μｍ程度であり、テーパー下部の隣接
電極との間隔Ｂは０．１μｍ程度である。図２は下部電
極４のパタンレイアウト図である。２．５μｍ×１．０
μｍの短形が間隔０．５μｍで並んでいる。下部電極４
の膜厚を０．４μｍとすると下部電極４の表面積は５．
３μｍ2 となる。一方本発明のように下部電極４にテー
パーをつけ、下部電極４の間隔を０．１μｍとしたとき
下部電極４の表面積は６．０μｍ2 となりキャパシタ面
積は従来技術の場合に比べ１３％の増大となる。
の間隔Ａは０．５μｍ程度であり、テーパー下部の隣接
電極との間隔Ｂは０．１μｍ程度である。図２は下部電
極４のパタンレイアウト図である。２．５μｍ×１．０
μｍの短形が間隔０．５μｍで並んでいる。下部電極４
の膜厚を０．４μｍとすると下部電極４の表面積は５．
３μｍ2 となる。一方本発明のように下部電極４にテー
パーをつけ、下部電極４の間隔を０．１μｍとしたとき
下部電極４の表面積は６．０μｍ2 となりキャパシタ面
積は従来技術の場合に比べ１３％の増大となる。
【００１２】またキャパシタ下部電極４の端面をテーパ
ー形状とすることにより、キャパシタ上部電極５がキャ
パシタ下部電極４の間隔部分に入り込むので容量増加と
なる。
ー形状とすることにより、キャパシタ上部電極５がキャ
パシタ下部電極４の間隔部分に入り込むので容量増加と
なる。
【００１３】実施例２．図１に請求項２による半導体記
憶装置の実施例の構造断面図を示す。シリコン基板１上
の層間絶縁膜（酸化膜）２の表面に窒化膜３が形成され
ている。窒化膜３表面からソース、ドレイン１１の一方
までコンタクトホール１５が形成されており、その上方
にポリシリコン膜４による所定のパターンのキャパシタ
下部電極４が形成されており、その表面にキャパシタ誘
電膜６の窒化膜が形成されており、その上にポリシリコ
ンによるキャパシタ上部電極５が形成され半導体記憶装
置を形成している。
憶装置の実施例の構造断面図を示す。シリコン基板１上
の層間絶縁膜（酸化膜）２の表面に窒化膜３が形成され
ている。窒化膜３表面からソース、ドレイン１１の一方
までコンタクトホール１５が形成されており、その上方
にポリシリコン膜４による所定のパターンのキャパシタ
下部電極４が形成されており、その表面にキャパシタ誘
電膜６の窒化膜が形成されており、その上にポリシリコ
ンによるキャパシタ上部電極５が形成され半導体記憶装
置を形成している。
【００１４】図１に示すようにキャパシタ下部電極４直
下に第１の窒化膜３（膜厚約２０ｎｍ）を設ける事によ
り図４の実線１７で示すように第１の窒化膜３上のキャ
パシタ誘電膜６である第２の窒化膜の膜厚ｔSiN/SiN を
キャパシタ下部電極４上の第２の窒化膜の膜厚ｔ
SiN/polyとほぼ等しくすることが出来る。この結果キャ
パシタ下部電極４を覆うキャパシタ誘電膜６である第２
の窒化膜に従来技術のような局所的に薄い部分が出来な
いため熱酸化工程での第２の窒化膜を突き抜けて発生す
る下部電極ポリシリコン膜の酸化膜が発生しなくなり、
全体として薄いキャパシタ誘電膜を形成することが出来
る。
下に第１の窒化膜３（膜厚約２０ｎｍ）を設ける事によ
り図４の実線１７で示すように第１の窒化膜３上のキャ
パシタ誘電膜６である第２の窒化膜の膜厚ｔSiN/SiN を
キャパシタ下部電極４上の第２の窒化膜の膜厚ｔ
SiN/polyとほぼ等しくすることが出来る。この結果キャ
パシタ下部電極４を覆うキャパシタ誘電膜６である第２
の窒化膜に従来技術のような局所的に薄い部分が出来な
いため熱酸化工程での第２の窒化膜を突き抜けて発生す
る下部電極ポリシリコン膜の酸化膜が発生しなくなり、
全体として薄いキャパシタ誘電膜を形成することが出来
る。
【００１５】実施例３．請求項３による半導体記憶装置
の製造方法の実施例を図４（ａ）〜（ｄ）及び図５
（ｅ）〜（ｈ）に示す。但し図４（ａ）〜図５（ｈ）は
一連のプロセスを示す。図４ａにおいてトランジスタ１
３等が形成されているシリコン基板１上の第１の酸化膜
２表面にＣＶＤ法により窒化膜３を成膜をし、前記窒化
膜３表面からゲート、ソース１１の一方までコンタクト
ホール１５を形成する。
の製造方法の実施例を図４（ａ）〜（ｄ）及び図５
（ｅ）〜（ｈ）に示す。但し図４（ａ）〜図５（ｈ）は
一連のプロセスを示す。図４ａにおいてトランジスタ１
３等が形成されているシリコン基板１上の第１の酸化膜
２表面にＣＶＤ法により窒化膜３を成膜をし、前記窒化
膜３表面からゲート、ソース１１の一方までコンタクト
ホール１５を形成する。
【００１６】図４ｂにおいて前記窒化膜３上にＣＶＤ法
によりポリシリコン膜４を成膜し、ヒ素を全面に注入す
る。これは、ヒ素を注入した部分のポリシリコン４はエ
ッチングされやすいのでヒ素注入のプロファイルに従っ
てテーパー形状の側壁を持つキャパシタ下部電極４のエ
ッチングが可能だからである。
によりポリシリコン膜４を成膜し、ヒ素を全面に注入す
る。これは、ヒ素を注入した部分のポリシリコン４はエ
ッチングされやすいのでヒ素注入のプロファイルに従っ
てテーパー形状の側壁を持つキャパシタ下部電極４のエ
ッチングが可能だからである。
【００１７】次に図４ｃにおいてポリシリコン４上にＣ
ＶＤ法により第２の酸化膜７を２００ｎｍ成膜し、図４
ｄのようにレジストパタン８をマスクとして第２の酸化
膜７を異方性酸化膜ドライエッチングを行う。この時の
レジストパタン間隔はリソグラフィ技術の限界できま
り、現状では０．５μｍ程度である。次に、図５ｅに示
すように第３の酸化膜９を２００ｎｍ成膜し、異方性酸
化膜ドライエッチングにより全面エッチバックすれば図
５ｆに示すように第３の酸化膜９は第２の酸化膜７のパ
タンの側壁にのみ残り第２と第３の酸化膜で形成される
パタンの間隔は０．１μｍとなる。
ＶＤ法により第２の酸化膜７を２００ｎｍ成膜し、図４
ｄのようにレジストパタン８をマスクとして第２の酸化
膜７を異方性酸化膜ドライエッチングを行う。この時の
レジストパタン間隔はリソグラフィ技術の限界できま
り、現状では０．５μｍ程度である。次に、図５ｅに示
すように第３の酸化膜９を２００ｎｍ成膜し、異方性酸
化膜ドライエッチングにより全面エッチバックすれば図
５ｆに示すように第３の酸化膜９は第２の酸化膜７のパ
タンの側壁にのみ残り第２と第３の酸化膜で形成される
パタンの間隔は０．１μｍとなる。
【００１８】次に図５ｇに示すように前記第２の酸化膜
７と第３の酸化膜９による側壁をマスクとして前記ポリ
シリコン膜を所定の形状にエッチングしてキャパシタ下
部電極４を形成する。前記ポリシリコン膜４をエッチン
グ後、前記第２の酸化膜７とその側壁の第３の酸化膜９
を湿式エッチにより除去し、図５ｈに示すキャパシタ下
部電極４が形成される。引続き図には示してないがキャ
パシタ誘電膜６の窒化膜およびキャパシタ上部電極５を
成膜して半導体記憶装置が形成される。
７と第３の酸化膜９による側壁をマスクとして前記ポリ
シリコン膜を所定の形状にエッチングしてキャパシタ下
部電極４を形成する。前記ポリシリコン膜４をエッチン
グ後、前記第２の酸化膜７とその側壁の第３の酸化膜９
を湿式エッチにより除去し、図５ｈに示すキャパシタ下
部電極４が形成される。引続き図には示してないがキャ
パシタ誘電膜６の窒化膜およびキャパシタ上部電極５を
成膜して半導体記憶装置が形成される。
【００１９】
【発明の効果】１．キャパシタ下部電極の端面をテーパ
ー形状とし、隣接キャパシタとの間隔を狭める事により
キャパシタの面積増大が可能となった。 ２．またキャパシタ下部電極の端面形状がテーパーなの
で上部電極が間隔部分に入り込み容量増大がはかれた。 ３．またキャパシタ下部電極直下に窒化膜を形成するこ
とによりキャパシタ誘電膜が全面にわたって同時に形成
開始するので、薄い誘電膜形成が可能となり容量増加が
はかれた。
ー形状とし、隣接キャパシタとの間隔を狭める事により
キャパシタの面積増大が可能となった。 ２．またキャパシタ下部電極の端面形状がテーパーなの
で上部電極が間隔部分に入り込み容量増大がはかれた。 ３．またキャパシタ下部電極直下に窒化膜を形成するこ
とによりキャパシタ誘電膜が全面にわたって同時に形成
開始するので、薄い誘電膜形成が可能となり容量増加が
はかれた。
【図１】実施例１及び実施例２の半導体記憶装置の構造
断面図。
断面図。
【図２】実施例１の半導体記憶装置の平面図。
【図３】窒化膜成膜速度の下地依存性。
【図４】実施例３による半導体記憶装置の製造工程図。
【図５】実施例３による半導体記憶装置の製造工程図。
【図６】従来の半導体記憶装置の構造断面図。
１ シリコン基板 ２ 第１の層間絶縁膜 ３ 第１の窒化膜 ４ キャパシタ下部電極 ５ キャパシタ上部電極 ６ キャパシタ誘電膜 ７ 第２の酸化膜 ８ レジストパターン ９ 第３の酸化膜 １０ ゲート電極 １１ ソース、ドレイン １２ 素子分離酸化膜 １３ トランジスタ １４ キャパシタ下部電極のテーパー上部端の形状 １５ コンタクトホール １６ 酸化膜上の窒化膜成膜速度カーブ １７ 窒化膜上、またはポリシリコン膜上の窒化膜成膜
カーブ
カーブ
Claims (3)
- 【請求項１】 半導体基板と、前記基板上に絶縁膜を介
して形成されたゲート電極と前記ゲート電極を挟んで前
記基板上に形成されたソース、ドレインとによるトラン
ジスタと、前記基板上に形成された分離酸化膜と、前記
トランジスタ並びに分離酸化膜の上部に形成された層間
絶縁膜と、前記層間絶縁膜の表面に形成された導電膜領
域と、前記導体膜領域を前記層間絶縁膜表面からソー
ス、ドレイン領域まで開口されたコンタクトホールに形
成された導体とを接続して形成されたキャパシタ下部電
極と、前記下部電極を覆って形成されたキャパシタ誘電
膜と、前記キャパシタ誘電膜を覆って形成されたキャパ
シタ上部電極とを有し、前記下部電極の側壁端面がテー
パ形状であることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板と、前記基板上に絶縁膜を介
して形成されたゲート電極と前記ゲート電極を挟んで前
記基板上に形成されたソース、ドレインとによるトラン
ジスタと、前記基板上に形成された分離酸化膜と、前記
トランジスタ並びに分離酸化膜の上部に形成された層間
絶縁膜と、前記層間絶縁膜の表面に形成された導電膜領
域と、前記導体膜領域を前記層間絶縁膜表面からソー
ス、ドレイン領域まで開口されたコンタクトホールに形
成された導体とを接続して形成されたキャパシタ下部電
極と、前記下部電極を覆って形成されたキャパシタ誘電
膜と、前記キャパシタ誘電膜を覆って形成されたキャパ
シタ上部電極とを有し、前記キャパシタ下部電極が形成
される前記層間絶縁膜表面に窒化膜を備えたことを特徴
とする半導体記憶装置。 - 【請求項３】 半導体基板と、前記基板上に絶縁膜を介
して形成されたゲート電極と前記ゲート電極を挟んで前
記基板上に形成されたソース、ドレインとによるトラン
ジスタと、前記基板上に形成された分離酸化膜と、前記
トランジスタ並びに分離酸化膜の上部に形成された層間
絶縁膜を有し、前記層間絶縁膜表面に窒化膜を形成する
工程と、前記窒化膜の表面からゲート、ソースの一方ま
でコンタクトホールを形成する工程と、前記窒化膜上お
よびコンタクトホールの側面および底面にポリシリコン
膜を形成する工程と、前記ポリシリコン膜にイオンを注
入する工程と、前記ポリシリコン膜に第１の酸化膜を形
成しこれを所定のパターンにエッチングする工程と、前
記酸化膜上に第２の酸化膜を成膜する工程と、前記第２
の酸化膜を全面エッチバックして第１の酸化膜の側壁に
第２の酸化膜を側壁として残す工程と、前記第１の酸化
膜と第２の酸化膜による側壁をマスクとして第１のポリ
シリコン膜をエッチングする工程と、第１のポリシリコ
ン膜をエッチング後前記第１の酸化膜とその側壁の第２
の酸化膜を除去する工程とを備えた半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009973A JPH06224385A (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009973A JPH06224385A (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224385A true JPH06224385A (ja) | 1994-08-12 |
Family
ID=11734867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009973A Pending JPH06224385A (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879985A (en) * | 1997-03-26 | 1999-03-09 | International Business Machines Corporation | Crown capacitor using a tapered etch of a damascene lower electrode |
| US7656252B2 (en) | 2005-11-17 | 2010-02-02 | Seiko Epson Corporation | Micro-electro-mechanical-system (MEMS) resonator and manufacturing method thereof |
-
1993
- 1993-01-25 JP JP5009973A patent/JPH06224385A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879985A (en) * | 1997-03-26 | 1999-03-09 | International Business Machines Corporation | Crown capacitor using a tapered etch of a damascene lower electrode |
| KR100286527B1 (ko) * | 1997-03-26 | 2001-04-16 | 포만 제프리 엘 | 물결 무늬 하부 전극의 테이퍼형 에칭을 사용한 크라운 커패시터 |
| US6222219B1 (en) | 1997-03-26 | 2001-04-24 | International Business Machines Corporation | Crown capacitor using a tapered etch of a damascene lower electrode |
| US7656252B2 (en) | 2005-11-17 | 2010-02-02 | Seiko Epson Corporation | Micro-electro-mechanical-system (MEMS) resonator and manufacturing method thereof |
| US8018302B2 (en) | 2005-11-17 | 2011-09-13 | Seiko Epson Corporation | Micro-electro-mechanical-system (MEMS) resonator and manufacturing method thereof |
| US8063721B2 (en) | 2005-11-17 | 2011-11-22 | Seiko Epson Corporation | Micro-electro-mechanical-system (MEMS) resonator and manufacturing method thereof |
| US8198957B2 (en) | 2005-11-17 | 2012-06-12 | Seiko Epson Corporation | Micro-electro-mechanical-system (MEMS) resonator and manufacturing method thereof |
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