KR910002041B1 - 디램셀의 제조방법 - Google Patents

디램셀의 제조방법 Download PDF

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Abstract

내용 없음.

Description

디램셀의 제조방법
제1도는 본 발명에 따른 디램셀의 레이아웃 평면도.
제2도는 제1도를 a­a′로 절단한 단면도.
제3도는 (a)­(d)도는 본 발명에 따른 실시예의 제조공정도.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로 특히 고집적도 디램셀의 제조방법에 관한 것이다.
4메가 비트 또는 16메가 비트 디램(dynamic Random access Memory)에서 현재 널리 알려져 있는 트렌치 캐패시터를 이용한 3차원적 구조는 그 양산성에 의문이 계속 일고 있다. 반면에 다결정 실리콘을 다층으로 겹쳐서 만드는 적층 캐패시터(Stacked capacitor) 기술이 4메가 비트에서 사용될 수 있으며 생산성이 트렌치 캐패시터보다 나은것으로 밝혀지고 있다.
종래 적층 캐패시터를 갖는 1트랜지스터 메모리 셀에 있어서 전달트랜지스터와 접촉된 스토리지 다결정 실리콘층의 패턴을 사진식각 방법(Photolithographic process)으로 형성할 때 그 면적이 전체 셀면적의 축소에 따라 점점 작아져서 디램장치의 동작에 충분한 전하량(Capacitance)을 축적하지 못한다.
또한 비트라인 다결정 실리콘과 트랜지스터의 소오스측에 만드는 접속창의 단차가 극심하게 되어 접속창의 형성(Contact open)뿐 아니라 단절, 스트링거(Stringer) 잔류 등의 문제를 야기시킨다. 또한 비트라인 접속창에서부터 워드라인 다결정 실리콘까지의 거리는 항상 0.5μm 이상의 일정한 값으로 유지해야 하므로 셀의 크기를 줄이는데 제약조건이 된다.
따라서 본 발명의 목적은 적층 스토리지 캐패시터의 스토리지 다결정 실리콘 패턴의 크기를 동일한 마스크 패턴을 사용하여 사진식각 방법에 한계 이하로 만들어서 캐패시터의 용량을 증가시키는 디램 및 그 제조방법을 제공함에 있다.
또한 본 발명은 비트라인 접속창 영역의 단차를 줄여서 비트라인과 드레인 영역의 접속을 용이하게 할 뿐 아니라 비트라인 접속창 영역을 자기 정합(Self­align)형태로 만들어 셀의 크기를 축소할 수 있는 디램 및 그 제조방법을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 디램셀의 일실시예의 평면도이다.
영역(10)을 워드라인 다결정 실리콘 영역이고, 영역(12)는 비트라인 다결정 실리콘 영역이며, 영역(14)는 비트라인 접속창이고, 영역(15)은 스토리지 캐패시터 접속창이며, 영역(17)은 스토리지 다결정 실리콘 영역이고, 영역(19)의 이외의 영역에는 다결정 실리콘 셀 플레이트(Cell plate)로 덮여져 있다. 상기 영역(17)내의 점선으로 표시된 영역(18)은 처음 사진공정(Photolifhography)시에 형성된 마스크 패턴의 크기를 나타낸 것이며, 영역(17)은 최종 형성된 스토리지 다결정 실리콘 영역을 도시한 것이다.
상기 영역(14)과 영역(15)의 접속창은 동일 공정에서 형성되는 영역들이다.
영역(21) 아래의 기판영역은 전달트랜지스터의 드레인 영역이고, 영역(23) 아래의 기판영역은 전달트랜지스터의 채널 영역이며, 영역(25) 아래의 기판영역은 전달트랜지스터의 소오스 영역이다.
제2도는 제1도의 평면도를 a­a′로 절단한 단면도를 도시한 것이다. 도면에서 참조번호(30)는 p형 또는 n형의 반도체 기판을 나타낸다. 이하의 설명에서는 편의상 p형의 기판에 대한 것으로 설명할 것이나 본 발명의 원리는 n형 기판에도 그대로 적용될 수 있다.
기판(30) 표면에 형성된 전달트랜지스터는 게이트(32)와 이 게이트(32) 하부의 채널 영역(33)으로 분리된 드레인 및 소오스 영역(34)(35)으로 이루어지며, 트랜지스터의 게이트(32)와 채널 영역(33)은 게이트 절연막(36)에 의해 격리된다.
기판위에 형성된 스토리지 캐패시터는 트랜지스터의 게이트(32)와 산화막(37)으로 이격되고 드레인 영역(34)과 연결 접속되는 스토리지 다결정 실리콘(38)과, 상기 영역(19)을 제외하고 스토리지 다결정 실리콘(39)상에 형성되는 플레이트 다결정 실리콘(38)과, 상기 스토리지 다결정 실리콘(38)과 플레이트 다결정 실리콘(39) 사이에 형성되는 캐패시터 절연물질(40)로 구성된다.
상기 드레인 영역(34)은 다결정 실리콘 연결물질(41)을 통해 다결정 실리콘 비트라인(43)과 접속되며 스토리지 캐패시터 부분과 내부 절연막(42)으로 이격된다.
상기 다결정 실리콘 연결물질(41)은 스토리지 다결정 실리콘(38)과 동시에 형성된다. 상기 비트라인(43) 상부의 절연막(44)과 비트라인 하부의 절연막(42)은 저온 산화공종(Low Temperature Oxidation)으로 형성된 산화막 또는 BPSG막(Borophosphosilicate Glass)이다.
상기 절연막(44)상의 도전층(45)은 알루미늄 금속층으로 소정 부분에서 형성된 창을 통하여 게이트 또는 워드라인인 다결정 실리콘층(32)에 접속한다.
제3(a)~(d)도는 본 발명에 따른 실시예의 제조 공정도이다.
출발물질인 실리콘 반도체 웨이퍼(50)는 약하게 도우핑된 n형 또는 p형의 기판이며, 이 기판(50)에는 확산 또는 이온주입 등의 공지된 통상의 공정에 의해 형성된 n웰 또는 p웰이 있다. 이때 형성되는 웰의 기판내의 불순물 농도는 약 1014atoms/cm3정도이다.
이하의 공정은 트윈웰 씨모오스(Twin­well CMOS)를 기본으로 한 실시예를 도시한다.
제3(a)도의 공정은 p형 실리콘 반도체 기판(50)에 p웰(52)을 형성한 것을 출발물질로 한다.
우선, 상기 기판(50)상에 공지의 방법으로 필드산화막(53)을 형성하여 소자를 형성할 액티브 영역(active region)과 필드 영역(Field region)으로 구분한다.
그다음 기판(50)상에 게이트 절연막을 형성하기 위해 SiO2의 산화막(55)을 공지의 열산화법으로 200~400Å 두께로 형성하고, 기판(50) 상부 전면에 다결정 실리콘층을 도포하고 패터닝(Patterning)하여 트랜지스터의 게이트(56)를 형성한다. 그다음 트랜지스터의 소오스 및 드레인 영역(57)(58)을 형성하기 위하여 n형 불순물 즉 인 또는 비소 등으로 이온주입을 한 후 기판전면에 게이트 보호용 산화막(59)을 형성하고 통상의 사진식각 방법(Photolithographic process)으로 비트라인 접속창(61)과 스토리지 다결정 실리콘 접속창(62)를 형성한다.
제3(b)도를 참조하면 스토리지 노드를 형성하기 위한 다결정 실리콘층을 도포하고 질화막의 마스크 패턴을 형성하는 공정이다.
먼저 기판상부 전면에 다결정 실리콘층(63)을 0.3~0.5μm 두께로 도포하고 n형 불순물로 도핑한다.
그다음 스토리지 노드 다결정 실리콘층(63) 상부에 Si3N4의 제1질화막(64)을 0.3μm 정도의 두께로 도포하고, 통상의 사진식각 방법으로 비트라인 접속창 영역(67)과 스토리지 캐패시터 영역(68) 상부를 제외한 영역의 제1질화막(64)을 제거한다. 그다음 기판 전면에 제2질화막을 0.3μm 정도의 두께로 도포한 후 공지의 드라이 에칭으로 상기 제1질화막(64) 패턴의 측벽에 제2질화막 스페이서(Spacer)(65)를 형성하여 스토리지 노드 다결정 실리콘의 마스크 패턴을 완성한다.
그러므로 한번의 포토마스킹 공정만으로 통상적인 포토마스킹 공정으로 얻을 수 있는 한계 이상의 마스크 패턴을 형성하여 스토리지 캐패시터의 용량을 확대시킬 수 있다.
제3(c)도를 참조하면 스토리지 노드를 형성하고 캐패시터 절연물질과 캐패시터 플레이트를 형성한다.
먼저 상기 제1 및 제2 질화막의 마스크층을 반응성 이온에칭(Reactive Ion Etching) 마스크로하여 스토리지 다결정 실리콘을 에칭해서 스토리지 노드 패턴(63a)을 형성한다.
그다음 캐패시터 유전물질층(70)을 형성하기 위해 상기 스토리지 다결정 실리콘(63a)상에 약 100Å의 산화막 또는 약 100Å의 산화막과 전기적으로 동등한 두께를 갖는 산화막과 질화막의 복합층 등을 형성한다.
그다음 상기 유전물질층(70)상에 캐패시터의 플레이트를 형성하기 위한 플레이트 다결정 실리콘(71)을 약 1500Å 정도의 두께로 도포하고 이온주입을 하거나 또는 POCl3로 도핑한 후 기판 전면에 포토레지스트를 도포하고 사진공정(Photolithography)으로 비트라인 접속창 상부 영역(73)을 제외한 영역에 포토마스크(72)를 형성한다.
제3(d)도를 참조하면 셀 플레이트의 패턴을 형성하고 비트라인을 형성한다.
먼저 상기 포토마스크를 에칭 마스크로 하여 상기 영역(73)의 플레이트 다결정 실리콘(71)과 캐패시터 유전물질층(70)을 에칭하고, 비트라인 접속창 영역의 스토리지 다결정 실리콘(63a)은 접속창 영역을 덮을 정도로 남겨두면서 에칭하여 다결정 실리콘 연결물질(63b)을 형성한다.
그다음 기판 상부 전면에 산화막 및 BPSG막(74) 등을 도포하며 평탄하게 한 후 비트라인 접속창 패턴을 형성하고 산화막 및 BPSG막(74)을 에칭한다.
그다음 비트라인 다결정 실리콘층(75)으로 다결정 실리콘과 실리사이드를 도포하고, 패턴을 사진식각 방법으로 형성한다.
그다음 제3(d)도에는 도시되지 않았으나 산화막 및 BPSG막을 기판 상부 전면에 도포하고 금속 접속창을 형성한 후 금속을 도포하고 패턴을 형성한다.
상기에서는 스토리지 다결정 실리콘의 면적 확장에 있어서 질화막을 2차로 도포하여 제1질화막의 측벽에 제2질화막의 스페이서를 형성한 후 스토리지 다결정 실리콘을 에칭하는 방법을 사용하였으나 하기의 방법으로도 같은 효과를 얻을 수 있다.
그 첫째는 스토리지 다결정 실리콘층상에 포토레지스트로 마스크 패턴을 형성한 후 포토레지스트를 가열하여 리플로우(Reflow)시켜 마스크 패턴을 크게한 후 스토리지 다결정 실리콘을 에칭하는 방법이다.
이는 리플로우되어 피턴 크기가 커진 포토레지스터로 인하여, 그 화부에서 이 마스크 패턴에 따라 에칭되는 스토리지 다결정 실리콘의 면적이 줄게되어, 결과적으로 스토리지 영역을 확장시킬 수 있게 한다.
여기서 리플로우 공정이란, 마스크로 사용되는 포토레지스터를 고온 베이킹하면 레지스트 물질이 녹아서 점도가 떨어짐에 의해 연화신장시키는 공정을 말한다.
다른 하나는 스토리지 다결정 실리콘을 통상적인 방법으로 형성할 수 있는 정도로 에칭한 후 다결정 실리콘을 다시 도포하고 에칭하여 다결정 실리콘 스페이서를 형성하는 것이다.
이는 상기 다결정 실리콘 스페이서에 의해 스토리지가 영역을 형성시킬 수 있다.
또한 본 발명의 사상을 벗어남이 없이도 도시된 바와 같은 본 발명의 실시예에 대해 여러가지 변형이 가하여 질 수 있음도 이 분야의 통상의 지식을 가진자는 쉽게 알 수 있을 것이다.
상술한 바와 같이 본 발명은 스토리지 다결정 실리콘층의 면적을 사진공정의 한계 이상으로 확대시키고 비트라인 접속창 영역을 자기 정합 구조로 하여 셀의 크기를 축소시키므로써 고집적 고용량의 디램셀을 용이하게 구현할 수 있다.
또한 본 발명의 비트라인 접속창 영역의 단차를 줄이므로써 단차에 의한 비트라인의 단략 및 개방 등의 문제점을 해결할 수 있다.
또한 본 발명을 4메가 비트 dRaM에 적용할 경우 10μm 이하의 작은 셀에서도 30fF 이상의 캐패시턴스를 만들 수 있고, 16메가 비트 dRaM에도 적용가능하므로 트렌치 등의 어려운 공정을 피하면서 고집적 디램셀의 제작이 가능하다.

Claims (5)

  1. 하나의 모오스 트랜지스터가 형성된 소자형성 영역과, 필드산화막 영역을 구비하는 반도체 기판상에 디램셀을 제조하는 방법에 있어서, 상기 반도체 기판의 전면에 게이트 보호용 산화막(59)를 형성한 다음, 상기 모오스 트랜지스터의 소오스 및 드레인 영역상부에 접속창(61)(62)을 형성하고 스토리지 다결정 실리콘층(63)을 침적시키는 제1공정과, 상기 스토리지 다결정 실리콘층(63)상에 제1질화막을 침적시키고 상기 소오스 영역의 가장자리의 상부 영역과 상기 필드산화막 영역 상부의 소정 영역에 도포된 상기 제1질화막만을 선택적으로 식각하는 제2공정과, 상기 제1질화막과 노출된 스토리지 다결정 실리콘층(63)의 표면상에 제2질화막을 침적시킨 다음 상기 제2질화막을 에칭하여 상기 제1질화막의 측벽에 상기 제2질화막으로 된 제2질화막 스페이서(65)를 형성하는 제3공정과, 상기 제1질화막과 제2질화막 스페이서를 마스크 패턴으로 하여 상기 노출된 스토리지 다결정 실리콘층(63)을 선택 식각하여 스토리지 다결정 실리콘 패턴(63a)을 형성하는 제4공정을 구비함을 특징으로 하는 디램셀의 제조방법.
  2. 제1항에 있어서, 상기 제4공정에 이어서 상기 스토리지 다결정 실리콘 패턴(63a)의 표면상에 소정 두께의 유전물질층(70)을 형성하는 제5공정과, 상기 반도체 기판 전면에 플레이트 다결정 실리콘층(71)을 침적시키는 제6공정과, 상기 플레이트 다결정 실리콘층(71)상에 소정의 포토마스크 패턴(72)을 형성한 후 상기 드레인 영역 상부에 형성된 상기 플레이트 다결정 실리콘층(71)과 유전물질층(70)과 순차적으로 선택 식각하여 상기 스토리지 다결정 실리콘 패턴(63a)의 일부를 노출시키는 제7공정과 상기 노출된 스토리지 다결정 실리콘 패턴(63a)을 소정 두께만큼 식각하여 전도성의 연결물질을 형성하는 제8공정과, 반도체 기판 전면에 내부 절연막(74)을 도포하고 상기 드레인 영역 상부에 형성된 상기 내부 절연막(74)만을 선택 식각하여 비트라인을 접속하기 위한 접속창을 형성하는 제3공정과, 상기 접속창을 통하여 다결정 실리콘 비트라인을 형성하는 제10공정이 구비되어 하나의 디램셀이 완성됨을 특징으로 하는 디램셀의 제조방법.
  3. 하나의 모오스 트랜지스터가 형성된 소자형성 영역과, 필드산화막 영역을 구비하는 반도체 기판상에서 디램셀을 제조하는 방법에 있어서, 상기 반도체 기판의 전면에 게이트 보호용 산화막(59)을 형성한 다음, 상기 모오스 트랜지스터의 소오스 및 드레인 영역 상부에 접속창(61)(62)을 형성하고 스토리지 다결정 실리콘층(63)을 침적시키는 제1과정과, 상기 스토리지 다결정 실리콘층상에 제1포토레지스트 패턴을 형성하고 상기 제1포토레지스터 패턴을 이루는 포토레지스터를 소정의 열공정으로 리플로우시켜 제2포토레지스터 패턴을 형성하는 제2과정과, 상기 제2포토레지스트 패턴을 식각용 마스크로 하여 상기 소오스 영역의 가장자리의 상부 영역과 상기 필드산화막 영역 상부의 소정 영역에 도포된 상기 스토리지 다결정 실리콘층(63)을 식각하여 스토리지 다결정 실리콘 패턴(63a)을 형성하는 제3과정과, 상기 스토리지 다결정 실리콘 패턴(63a)의 표면상에 유전물질층(70)을 형성하는 제4과정과, 상기 반도체 기판 전면에 플레이트 다결정 실리콘층을 침적시키는 제5과정을 구비함을 특징으로 하는 디램셀의 제조방법.
  4. 제3항에 있어서, 상기 제2포토레지스트 패턴은 상기 제1포토레지스트 패턴이 연화신장되어 형성된 것이며, 상기 제1포토레지스트 패턴보다 더 큰 표면적을 가지고 있음을 특징으로 하는 디램셀의 제조방법.
  5. 하나의 모오스 트랜지스터가 형성된 소자형성 영역과, 필드산화막 영역을 구비하는 반도체 기판상에 디램셀을 제조하는 방법에 있어서, 반도체 기판의 전면에 게이트 보호용 산화막을 형성한 다음, 상기 모오스 트랜지스터의 소오스 및 드레인 영역 상부에 접속창을 형성하고 스토리 다결정 실리콘층을 침적시키는 제1단계와, 상기 스토리지 다결정 실리콘층상에 포토레지스트 패턴을 형성한 다음, 상기 소오스 영역의 가장자리의 상부 영역 및 상기 필드산화막 영역 상부의 소정 영역에 도포된 상기 스토리지 폴리실리콘층을 선택 식각하는 제2단계와, 상기 반도체 기판 전면에 다결정 실리콘층을 도포하고 마스크 없이 에칭하여 상기 스토리지 실리콘층의 측벽에 다결정 실리콘 스페이서를 형성하는 제3단계와, 상기 다결정 실리콘 스페이서와 스토리지 다결정 실리콘층으로 이루어지는 스토리지 다결정 실리콘 패턴의 표면상에 유전물질층을 형성하는 제4단계와, 상기 반도체 기판 전면에 플레이트 다결정 실리콘층을 침적시키는 제5단계를 구비함을 특징으로 하는 디램셀의 제조방법.
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