KR920005389A - 디스포저블 게이트 측벽 커패시터 셀 제조방법 - Google Patents
디스포저블 게이트 측벽 커패시터 셀 제조방법 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제조공정을 나타낸 단면도.
Claims (3)
- 반도체 제조공정중 웰 및 필드산화막을 형성한 것에 있어서, 게이트산화막, 폴리실리콘, HTO, 질화막을 디포지션하여 게이트 패터닝하는 공정과, 측벽 스페이서용 HTO를 디포지션하고 측벽 에치후 질화막을 제거하고 N+이온을 주입하는 공정과, 측벽 스페이서를 액티브 영역만 선택적으로 제거하고 N-이온 주입후 P/R을 제거하는 공정과, 매몰 콘택트를 위한 HTO디포지션 후 노드 폴리실리콘, 고유전물질, 플레이트 폴리실리콘을 차례로 디포지션하고 패터닝하는 공정을 순차적으로 실시함을 특징으로 하는 디스포저블 게이트 측벽 커패시터 셀 제조방법.
- 제1항에 있어서, 캡핑 HTO를 질화막으로 사용할때 캡핑 게이트층 위의 질화막을 HTO로 사용하고 측벽 스페이서를 질화막으로 형성하며 측벽 스페이서 제거시 상기 질화막을 제거함을 특징으로 하는 디스포저블 게이트 측벽 커패시터 셀 제조방법.
- 제1항에 있어서, 측벽 스페이서를 폴리실리콘으로 사용할때 게이트 패터닝 후 게이트 산화하여 형성함을 특징으로 하는 디스포저블 게이트 측벽 커패시터 셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
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| KR1019900012460A KR930007193B1 (ko) | 1990-08-13 | 1990-08-13 | 반도체 메모리 소자제조 방법 |
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| KR930007193B1 KR930007193B1 (ko) | 1993-07-31 |
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ID=19302314
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Country Status (1)
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| KR (1) | KR930007193B1 (ko) |
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1990
- 1990-08-13 KR KR1019900012460A patent/KR930007193B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR930007193B1 (ko) | 1993-07-31 |
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