JPH11163838A - モデム装置のビットエラー測定装置及びそのビットエラー測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、モデム装置が挿入するフロー制御
コードであるＤ３コード（試験パターン停止要求コー
ド）またはＤ１コード（試験パターン送出要求コード）
を検出して、試験パターン信号の送出制御、及びフロー
制御コードをマスクしてビットエラー測定を行うモデム
装置のビットエラー測定装置及びそのビットエラー測定
方法を提供することである。 【解決手段】 モデム装置においてデータビット内にセ
ットされるフロー制御コード（Ｄ１コード、Ｄ３コー
ド）をフロー制御コード検出回路５で検出し、試験パタ
ーン信号２Ａのストップビットをストップビット検出回
路４で検出し、クロック制御回路３では、試験パターン
停止要求であるＤ３コードが検出されたとき、その検出
されたストップビットに同期して試験パターン同期クロ
ック信号３Ａの出力を停止させて、試験パターン信号２
Ａの送出を停止させ、フロー制御コード検出回路５で
は、入力信号１Ａにセットされたフロー制御コードをマ
スクしてビットエラー測定用信号５Ｂとしてビットエラ
ー測定回路１に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＳ−２３２−Ｃ
コネクタを介してデータ処理装置と接続されるモデム装
置が挿入するフロー制御コードを検出し、試験パターン
の送出制御及びフロー制御コードをマスクしてビットエ
ラー測定を行うモデム装置のビットエラー測定装置及び
そのビットエラー測定方法に関する。

【０００２】

【従来の技術】従来のＲＳ−２３２−Ｃコネクタを介し
てパソコン等のデータ処理装置と接続されるモデム装置
のビットエラー測定装置の構成を図４に示して説明す
る。図４においてビットエラー測定装置は、ビットエラ
ー測定回路２１、試験パターン送出回路２２、及びクロ
ック制御回路２３により構成されている。

【０００３】ビットエラー測定回路２１は、図外の図示
しないモデム装置から入力される入力信号２１Ａ（ＩＴ
Ｕ−Ｔ（国際電気通信連合−電気通信）勧告の疑似ラン
ダム信号）からビットエラーを測定する。試験パターン
送出回路２２は、クロック制御回路２３から入力される
試験パターン同期クロック信号２３Ａに同期させて試験
パターン信号２２Ａ（ＩＴＵ−Ｔ勧告のランダム符号）
を外部に出力する。クロック制御回路２３は、図５に示
すように、分周回路２５により基本クロック信号を分周
して試験パターン同期クロック信号２３Ａを生成して試
験パターン送出回路２２に出力する。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の図４に示したビットエラー測定装置にあって
は、試験パターン送出回路２２は、クロック制御回路２
３から入力される試験パターン同期クロック信号２３Ａ
に同期させて試験パターン信号２２Ａ（ＩＴＵ−Ｔ勧告
のランダム符号）を外部に出力するようになっていた
が、モデム装置から出力されるフロー制御コードの検出
が行えないため、そのフロー制御コードに応じた試験パ
ターン信号の停止・再送制御が行えないという問題があ
った。

【０００５】本発明の課題は、ＲＳ−２３２−Ｃコネク
タを介してデータ処理装置と接続されるモデム装置が挿
入するフロー制御コードであるＤ３コード（試験パター
ン停止要求コード）またはＤ１コード（試験パターン送
出要求コード）を検出して、試験パターン信号の送出制
御、及びフロー制御コードをマスクしてビットエラー測
定を行うことができるモデム装置のビットエラー測定装
置及びそのビットエラー測定方法を提供することを目的
とする。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
モデム装置におけるフロー制御実行時のビットエラーを
測定するビットエラー測定装置において、前記モデム装
置から入力される入力信号に設定されたフロー制御コー
ドを検出して、制御コード検出信号を出力するととも
に、当該入力信号に設定されたフロー制御コードをマス
クして出力する制御コード検出手段と、この制御コード
検出手段から出力されるフロー制御コードがマスクされ
た入力信号のビットエラーを測定するビットエラー測定
手段と、前記モデム装置におけるフロー制御実行時に試
験パターン信号を送出する試験パターン送出手段と、こ
の試験パターン送出手段から送出される試験パターン信
号からストップビットを検出してストップビット検出信
号を出力するストップビット検出手段と、このストップ
ビット検出手段から出力されるストップビット検出信号
と、前記制御コード検出手段から出力される制御コード
検出信号と、に基づいて前記試験パターン信号の送出／
停止を制御する試験パターン同期クロック信号を前記試
験パターン送出手段に出力するクロック制御手段と、を
備えたことにより、上記目的を達成している。

【０００７】この請求項１記載の発明によれば、モデム
装置におけるフロー制御実行時のビットエラーを測定す
るビットエラー測定装置において、制御コード検出手段
により、前記モデム装置から入力される入力信号に設定
されたフロー制御コードを検出して、制御コード検出信
号を出力するとともに、当該入力信号に設定されたフロ
ー制御コードをマスクして出力し、この制御コード検出
手段から出力されるフロー制御コードがマスクされた入
力信号からビットエラー測定手段がビットエラーを測定
し、試験パターン送出手段により前記モデム装置におけ
るフロー制御実行時に試験パターン信号を送出すると、
この試験パターン送出手段から送出される試験パターン
信号からストップビット検出手段がストップビットを検
出してストップビット検出信号を出力し、このストップ
ビット検出手段から出力されるストップビット検出信号
と、前記制御コード検出手段から出力される制御コード
検出信号と、に基づいてクロック制御手段が前記試験パ
ターン信号の送出／停止を制御する試験パターン同期ク
ロック信号を前記試験パターン送出手段に出力する。

【０００８】また、請求項３記載の発明は、モデム装置
におけるフロー制御実行時のビットエラーを測定するビ
ットエラー測定方法において、前記モデム装置から入力
される入力信号に設定されたフロー制御コードを検出し
て、制御コード検出信号を出力するとともに、当該入力
信号に設定されたフロー制御コードをマスクして出力
し、このフロー制御コードがマスクされた入力信号のビ
ットエラーを測定し、前記モデム装置におけるフロー制
御実行時に試験パターン信号を送出し、この試験パター
ン信号からストップビットを検出してストップビット検
出信号を生成し、このストップビット検出信号と、前記
制御コード検出信号と、に基づいて試験パターン同期ク
ロック信号を生成して前記試験パターン信号の出力／停
止を制御することにより、上記目的を達成している。

【０００９】この請求項３記載の発明によれば、モデム
装置におけるフロー制御実行時のビットエラーを測定す
るビットエラー測定方法において、前記モデム装置から
入力される入力信号に設定されたフロー制御コードを検
出して、制御コード検出信号を出力するとともに、当該
入力信号に設定されたフロー制御コードをマスクして出
力し、このフロー制御コードがマスクされた入力信号の
ビットエラーを測定し、前記モデム装置におけるフロー
制御実行時に試験パターン信号を送出し、この試験パタ
ーン信号からストップビットを検出してストップビット
検出信号を生成し、このストップビット検出信号と、前
記制御コード検出信号と、に基づいて試験パターン同期
クロック信号を生成して前記試験パターン信号の出力／
停止を制御する。

【００１０】したがって、試験パターン信号の送出先に
エラービットを送出させることなく、試験パターン信号
をストップビットの状態で停止、同期クロックに同期し
て再送させることができる。また、フロー制御コードを
エラービットとして測定することを回避することがで
き、フロー制御機能付きモデム装置のビットエラー測定
装置を提供することができる。その結果、ビットエラー
測定装置の高機能化と信頼性の向上を図ることができ
る。

【００１１】この場合、上記目的は、例えば、請求項２
に記載するように、請求項１記載のモデム装置のビット
エラー測定装置において、前記クロック制御手段は、前
記試験パターン信号の送出／停止の各動作タイミングを
設定する基本クロック信号に基づいて前記制御コード検
出手段から出力される制御コード検出信号のスタートビ
ットを判定してスタートビット判定信号を出力するスタ
ート判定手段と、前記ストップビット検出手段から出力
されるストップビット検出信号と、前記制御コード検出
手段から出力される制御コード検出信号と、に基づいて
前記試験パターン送出手段における試験パターン信号の
送出を停止させるとともに、前記スタート判定手段から
出力されるスタート判定信号に基づいて当該試験パター
ン送出手段における試験パターン信号の送出を再開させ
るように前記試験パターン同期クロック信号を制御する
ストップ判定手段と、を更に備えることにより、送出さ
れる試験パターン信号を、モデム装置から入力される入
力信号にセットされるフロー制御コードである試験パタ
ーン停止要求で停止させ、その入力信号にセットされる
フロー制御コードである試験パターン送信要求で再送さ
せるエラービット測定装置を提供することができる。

【００１２】また、上記目的は、例えば、請求項４に記
載するように、請求項３記載のモデム装置のビットエラ
ー測定方法において、前記試験パターン信号の出力／停
止の制御に際しては、前記試験パターン信号の送出／停
止の各動作タイミングを設定する基本クロック信号に基
づいて前記制御コード検出信号のスタートビットを判定
してスタートビット判定信号を出力し、前記ストップビ
ット検出信号と、前記制御コード検出信号と、に基づい
て前記試験パターン信号の送出を停止させるとともに、
前記出力されるスタート判定信号に基づいて当該試験パ
ターン信号の送出を再開させるように前記試験パターン
同期クロック信号を制御することにより、送出される試
験パターン信号を、モデム装置から入力される入力信号
にセットされるフロー制御コードである試験パターン停
止要求で停止させ、その入力信号にセットされるフロー
制御コードである試験パターン送信要求で再送させるエ
ラービット測定方法を提供することができる。

【００１３】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。

【００１４】図１〜図３は、本発明を適用したモデム装
置のビットエラー測定装置の一実施の形態を示す図であ
る。

【００１５】まず、構成を説明する。

【００１６】図１は、本実施の形態におけるビットエラ
ー測定装置の回路構成を示すブロック図である。この図
１において、ビットエラー測定装置は、ビットエラー測
定回路１、試験パターン送出回路２、クロック制御回路
３、ストップビット検出回路４、フロー制御コード検出
回路５、及びビットエラー検出回路６により構成されて
いる。

【００１７】ビットエラー測定回路１は、図外の図示し
ないモデム装置からフロー制御回路５に入力される入力
信号１Ａ（ＩＴＵ−Ｔ（国際電気通信連合−電気通信）
勧告の疑似ランダム信号）が、フロー制御回路５により
フロー制御コードをマスクして入力されるビットエラー
測定用信号５Ｂからビットエラーを測定する。試験パタ
ーン送出回路２は、クロック制御回路３から入力される
試験パターン同期クロック信号３Ａに同期させて試験パ
ターン信号２Ａ（ＩＴＵ−Ｔ勧告のランダム符号）を外
部とストップビット検出回路４に出力する。

【００１８】クロック制御回路３は、図２に示すよう
に、分周回路７、ストップ判定検出回路８、スタート判
定検出回路９、及びゲート回路１０、１１により構成さ
れている。

【００１９】分周回路７は、基本クロック信号を分周し
てクロック信号７Ａを生成し、そのクロック信号７Ａを
スタート判定回路９とゲート回路１１に出力する。スト
ップ判定回路８は、ストップビット検出回路４から非反
転入力端子に入力されるストップビット検出信号４Ａに
基づいて、フロー制御コード検出回路５から反転入力端
子に入力されるフロー制御コード検出信号５ＡからＤ３
コード（試験パターン停止要求コード）の有無を判定し
て、その判定結果をストップ判定信号８Ａとしてゲート
回路１１に出力する。また、ストップ判定回路８は、ゲ
ート回路１０からリセット端子に入力されるリセット信
号１０Ａにより、そのストップ判定信号８Ａのセット状
態をリセットして、ゲート回路１１から出力される試験
パターン同期クロック信号３Ａのクロック動作を再開さ
せる。

【００２０】スタート判定回路９は、分周回路５から反
転入力端子に入力されるクロック信号７Ａに基づいてフ
ロー制御コード検出回路５から非反転入力端子に入力さ
れるフロー制御コード検出信号５ＡからＤ１コード（試
験パターン送出要求コード）の有無を判定して、その判
定結果をスタート判定信号９Ａとしてゲート回路１０に
出力する。

【００２１】ゲート回路１０は、フロー制御コード検出
回路５から反転入力端子に入力されるフロー制御コード
検出信号５Ａと、スタート判定回路９から非反転入力端
子に入力されるスタート判定信号９Ａと、の論理和をと
ってストップ判定回路８のストップ判定信号９Ａをセッ
ト／リセットするリセット信号９Ａ（アクティブ“Ｈ
ｉ”信号）をストップ判定回路６のリセット端子Ｒに出
力する。

【００２２】ゲート回路１１は、分周回路７から入力さ
れるクロック信号７Ａと、ストップ判定回路８から入力
されるストップ判定信号８Ａと、の論理和をとって試験
パターン同期クロック信号３Ａを送出／停止する。

【００２３】したがって、クロック制御回路３では、フ
ロー制御コード検出回路５から入力されるフロー制御コ
ード検出信号５Ａにより、ストップビット検出回路４か
ら入力されるストップビット検出信号４Ａに同期をかけ
て試験パターン同期クロック３Ａの送出／停止を制御す
ることにより、試験パターン送出回路２から送出される
試験パターン信号２Ａの送出／停止動作を、ストップビ
ットに同期させて制御することができる。

【００２４】ストップビット検出回路４は、試験パター
ン送出回路２から出力される試験パターン信号２Ａから
ストップビットを検出し、その検出結果をストップビッ
ト検出信号４Ａとしてクロック制御回路３に出力する。

【００２５】フロー制御コード検出回路５は、図外の図
示しないモデム装置から入力される入力信号１Ａを１デ
ータ分蓄積するバッファ機能を有し、その蓄積した入力
信号１Ａとビットエラー検出回路６から入力されるビッ
トエラー検出信号６Ａと、からフロー制御コードを検出
し、その検出結果をフロー制御コード検出信号５Ａとし
てクロック制御回路３に出力する。また、フロー制御コ
ード検出回路５は、バッファに蓄積した入力信号１Ａに
含まれるフロー制御コードをマスクして生成するビット
エラー測定用信号５Ｂをビットエラー測定回路１に出力
する。

【００２６】ビットエラー検出回路６は、図外の図示し
ないモデム装置から入力される入力信号１Ａからビット
エラーを検出し、その検出結果をビットエラー検出信号
６Ａとしてフロー制御コード検出回路５に出力する。

【００２７】次に、本実施の形態の動作を説明する。

【００２８】上記図１に示したビットエラー測定回路、
及び図２に示したクロック制御回路３における動作につ
いて図３に示す各部信号のタイミングチャートを参照し
て説明する。

【００２９】図３において（ａ）〜（ｊ）は、試験パタ
ーン同期クロック信号３Ａのクロック動作を停止させる
動作に係る各部信号のタイミングチャートであり、同図
（ａ）は外部の図示しないモデム装置から当該ビットエ
ラー測定装置に入力される入力信号１Ａであり、同図
（ｂ）は図１のビットエラー検出回路６から出力される
ビットエラー検出信号６Ａであり、同図（ｃ）は図１の
フロー制御コード検出回路５から出力されるフロー制御
コード検出信号５Ａであり、同図（ｄ）は図１のストッ
プビット検出回路４から出力されるストップビット検出
信号４Ａであり、同図（ｅ）は図１のフロー制御コード
検出回路５から出力されるビットエラー測定用信号５Ｂ
であり、同図（ｆ）は図２のゲート回路１０から出力さ
れるリセット信号１０Ａであり、同図（ｇ）は図２のス
トップ判定回路８から出力されるストップ判定回路８Ａ
であり、同図（ｈ）は図２の分周回路７から出力される
クロック信号７Ａであり、同図（ｉ）は図１のクロック
制御回路３から出力される試験パターン同期クロック信
号３Ａであり、同図（ｊ）は図１の試験パターン送出回
路２から出力される試験パターン信号２Ａである。

【００３０】さらに、図３において（ｋ）〜（ｔ）は、
試験パターン同期クロック信号３Ａのクロック動作を再
開させる動作に係る各部信号のタイミングチャートであ
り、上記（ａ）〜（ｊ）に示した各信号と同様の信号内
容を示している。

【００３１】図１において、まず、図外のモデム装置か
ら入力される同図（ａ）に示す入力信号１Ａは、で示
すスタートビットと、で示すデータビットと、で示
すストップビットとから構成されており、これら
が繰り返し入力される。また、同図（ａ）に示す入力信
号１Ａ中のは、のデータビット部分にセットされた
Ｄ３コード（１３ＨＥＸ（１６進コード））であり、こ
れはフロー制御コードの試験パターン停止要求である。
このＤ３コードは通常の入力信号１Ａ内にデータビット
としてセットされるため、このＤ３コードを検出するた
めには、フロー制御コード検出回路５内で、同図（ｂ）
のビットエラー検出信号６Ａと照合する必要がある。

【００３２】すなわち、フロー制御コード検出回路５で
は、外部のモデム装置から入力される図３（ａ）に示す
入力信号１Ａが、ビットエラー検出回路６から入力され
る図３（ｂ）に示すビットエラー検出信号６Ａと照合さ
れて、その入力信号１Ａ中のに示すように、データビ
ット内に“Ｈｉ”ビット（エラービット）が有る場合に
は、通常のデータビットではなくフロー制御コードであ
ると判定され、その“Ｈｉ”ビットが無い場合には通常
のデータビットであると判定される。

【００３３】したがって、フロー制御コード検出回路５
では、入力信号１Ａ中にＤ３コードがセットされている
ことを検出した場合には、クロック制御回路３に対し
て、図３（ｃ）に示すフロー制御コード検出信号５Ａが
“Ｌｏ”レベルとして出力されて、試験パターン同期ク
ロック信号３Ａの停止要求が行われる。

【００３４】また、フロー制御コード検出回路５では、
バッファ機能によりモデム装置から入力される入力信号
１Ａのうち１データビット分が蓄積され、フロー制御
コードであるＤ３コード等がセットされていた場合に、
そのフロー制御コード部分が“Ｈｉ”ビットでマスクさ
れて、図３（ｍ）に示すようにビットエラー測定用信号
５Ｂとしてビットエラー測定回路１に出力される。

【００３５】ビットエラー測定回路１では、フロー制御
コード検出回路５から通常の１ビットデータ分のビット
エラー測定用信号５Ｂが入力されると、そのビットエラ
ーがカウントされるが、フロー制御コード検出回路５か
らフロー制御コード部分がマスクされたビットエラー測
定用信号５Ｂが入力されると、ストップビットが検出
されて、エラービットはカウントされない。

【００３６】また、フロー制御コード検出回路５から出
力されるフロー制御コード検出信号５Ａが“Ｌｏ”レベ
ルとして、試験パターン同期クロック信号３Ａの停止要
求が入力されると、クロック制御回路３内では、ストッ
プビット検出回路４から入力される図３（ｄ）のスター
トビット検出信号４Ａがストップビット検出時の立ち上
がりタイミングで、ストップ判定回路８から出力される
同図（ｇ）に示すストップビット判定信号８Ａが“Ｈ
ｉ”レベルとしてゲート回路１１に出力されることによ
り、同図（ｉ）に示す試験パターン同期クロック信号３
Ａが“Ｈｉ”レベルに保持されてそのクロック動作が停
止される。

【００３７】すなわち、この時、ゲート回路１０から出
力される図３（ｆ）に示すリセット信号１０Ａはストッ
プ判定回路８のリセット端子に入力されるが、同図
（ｃ）のフロー制御コード検出信号５Ａが“Ｌｏ”レベ
ルの時は“Ｈｉ”レベルとなり、ストップ判定回路８が
セットされて、同図（ｄ）のストップビット検出信号４
Ａの立ち上がりタイミングで、同図（ｇ）のストップビ
ット判定信号８Ａが“Ｈｉ”レベルとなり、ゲート回路
１１により同図（ｉ）の試験パターン同期クロック信号
３Ａによるクロック動作がストップビットに同期して停
止される。

【００３８】また、外部のモデム装置から入力される図
３（ｋ）に示す入力信号１Ａにおいて、で示すデータ
ビット部分はＤ１コード（１１ＨＥＸ）であり、これは
フロー制御コードの試験パターン送信要求である。しか
し、Ｄ１コードも通常の入力信号１Ａのデータビットと
して存在するため、フロー制御コード検出回路５では、
上記Ｄ３コードと同じ方法で検出・マスクされる。フロ
ー制御コード検出回路５においてＤ１コードが検出され
ると、図３（ｎ）に示すフロー制御コード検出信号５Ａ
が“Ｈｉ”レベルにセットされ、スタート判定回路９か
ら出力されるスタートビット判定信号９Ａは、分周回路
７から出力される同図（ｑ）に示すクロック信号７Ａの
立ち下がりで“Ｌｏ”レベルとなり、ゲート回路１０か
ら出力される同図（ｏ）のリセット信号１０Ａが“Ｌ
ｏ”レベルとなり、ストップ判定回路８がリセットされ
て、同図（ｐ）のストップ判定信号８Ａが“Ｌｏ”レベ
ルとなり、ゲート回路１１により同図（ｒ）の試験パタ
ーン同期クロック信号３Ａのクロック動作が復旧され
る。この復旧した試験パターン同期クロック信号３Ａに
より、同図（ｔ）の試験パターン信号２Ａが試験パター
ンの再送が始められる。

【００３９】以上のように、本実施の形態におけるビッ
トエラー測定装置では、モデム装置においてデータビッ
ト内にセットされるフロー制御コード（Ｄ１コード、Ｄ
３コード）をフロー制御コード検出回路５で検出し、試
験パターン信号２Ａのストップビットをストップビット
検出回路４で検出し、クロック制御回路３では、試験パ
ターン停止要求であるＤ３コードが検出されたとき、そ
の検出されたストップビットに同期して試験パターン同
期クロック信号３Ａの出力を停止させて、試験パターン
信号２Ａの送出を停止させるため、試験パターン信号２
Ａの送出先にエラービットを送出させることなく、試験
パターン信号２Ａをストップビットの状態で停止、同期
クロックに同期して再送させることができる。

【００４０】また、フロー制御コード検出回路５では、
入力信号１Ａにセットされたフロー制御コードをマスク
してビットエラー測定用信号５Ｂとしてビットエラー測
定回路１に出力されるため、フロー制御コードをエラー
ビットとして測定することを回避することができ、フロ
ー制御機能付きモデム装置のビットエラー測定装置を提
供することができる。その結果、ビットエラー測定装置
の高機能化と信頼性の向上を図ることができる。

【００４１】

【発明の効果】請求項１記載の発明におけるモデム装置
のエラービット測定装置、及び請求項３記載の発明にお
けるモデム装置のエラービット測定方法によれば、試験
パターン信号の送出先にエラービットを送出させること
なく、試験パターン信号をストップビットの状態で停
止、同期クロックに同期して再送させることができる。
また、フロー制御コードをエラービットとして測定する
ことを回避することができ、フロー制御機能付きモデム
装置のビットエラー測定装置を提供することができる。
その結果、ビットエラー測定装置の高機能化と信頼性の
向上を図ることができる。

【００４２】請求項２記載の発明におけるモデム装置の
エラービット測定装置によれば、請求項１記載のモデム
装置のビットエラー測定装置において、前記クロック制
御手段は、前記試験パターン信号の送出／停止の各動作
タイミングを設定する基本クロック信号に基づいて前記
制御コード検出手段から出力される制御コード検出信号
のスタートビットを判定してスタートビット判定信号を
出力するスタート判定手段と、前記ストップビット検出
手段から出力されるストップビット検出信号と、前記制
御コード検出手段から出力される制御コード検出信号
と、に基づいて前記試験パターン送出手段における試験
パターン信号の送出を停止させるとともに、前記スター
ト判定手段から出力されるスタート判定信号に基づいて
当該試験パターン送出手段における試験パターン信号の
送出を再開させるように前記試験パターン同期クロック
信号を制御するストップ判定手段と、を更に備えること
により、送出される試験パターン信号を、モデム装置か
ら入力される入力信号にセットされるフロー制御コード
である試験パターン停止要求で停止させ、その入力信号
にセットされるフロー制御コードである試験パターン送
信要求で再送させるエラービット測定装置を提供するこ
とができる。

【００４３】請求項４記載の発明におけるモデム装置の
エラービット測定方法によれば、請求項３記載のモデム
装置のビットエラー測定方法において、前記試験パター
ン信号の出力／停止の制御に際しては、前記試験パター
ン信号の送出／停止の各動作タイミングを設定する基本
クロック信号に基づいて前記制御コード検出信号のスタ
ートビットを判定してスタートビット判定信号を出力
し、前記ストップビット検出信号と、前記制御コード検
出信号と、に基づいて前記試験パターン信号の送出を停
止させるとともに、前記出力されるスタート判定信号に
基づいて当該試験パターン信号の送出を再開させるよう
に前記試験パターン同期クロック信号を制御することに
より、送出される試験パターン信号を、モデム装置から
入力される入力信号にセットされるフロー制御コードで
ある試験パターン停止要求で停止させ、その入力信号に
セットされるフロー制御コードである試験パターン送信
要求で再送させるエラービット測定方法を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明を適用した一実施の形態のモデム装置の
エラービット測定装置の回路構成を示すブロック図であ
る。

【図２】図１のクロック制御回路３内の回路構成を示す
ブロック図である。

【図３】図１のビットエラー測定装置内と図２のクロッ
ク制御回路３内における各部信号の動作を示すタイミン
グチャートである。

【図４】従来のビットエラー測定装置の回路構成を示す
ブロック図である。

【図５】図４のクロック制御回路１３内の回路構成を示
すブロック図である。

【符号の説明】

１ ビットエラー測定回路 ２ 試験パターン送出回路 ３ クロック制御回路 ４ ストップビット検出回路 ５ フロー制御コード検出回路 ６ ビットエラー検出回路 ７ 分周回路 ８ ストップ判定回路 ９ スタート判定回路 １０、１１ ゲート回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】モデム装置におけるフロー制御実行時のビ
   ットエラーを測定するビットエラー測定装置において、 前記モデム装置から入力される入力信号に設定されたフ
   ロー制御コードを検出して、制御コード検出信号を出力
   するとともに、当該入力信号に設定されたフロー制御コ
   ードをマスクして出力する制御コード検出手段と、 この制御コード検出手段から出力されるフロー制御コー
   ドがマスクされた入力信号のビットエラーを測定するビ
   ットエラー測定手段と、 前記モデム装置におけるフロー制御実行時に試験パター
   ン信号を送出する試験パターン送出手段と、 この試験パターン送出手段から送出される試験パターン
   信号からストップビットを検出してストップビット検出
   信号を出力するストップビット検出手段と、 このストップビット検出手段から出力されるストップビ
   ット検出信号と、前記制御コード検出手段から出力され
   る制御コード検出信号と、に基づいて前記試験パターン
   信号の送出／停止を制御する試験パターン同期クロック
   信号を前記試験パターン送出手段に出力するクロック制
   御手段と、 を備えたことを特徴とするモデム装置のビットエラー測
   定装置。
2. 【請求項２】前記クロック制御手段は、 前記試験パターン信号の送出／停止の各動作タイミング
   を設定する基本クロック信号に基づいて前記制御コード
   検出手段から出力される制御コード検出信号のスタート
   ビットを判定してスタートビット判定信号を出力するス
   タート判定手段と、 前記ストップビット検出手段から出力されるストップビ
   ット検出信号と、前記制御コード検出手段から出力され
   る制御コード検出信号と、に基づいて前記試験パターン
   送出手段における試験パターン信号の送出を停止させる
   とともに、前記スタート判定手段から出力されるスター
   ト判定信号に基づいて当該試験パターン送出手段におけ
   る試験パターン信号の送出を再開させるように前記試験
   パターン同期クロック信号を制御するストップ判定手段
   と、 を更に備えたことを特徴とする請求項１記載のモデム装
   置のビットエラー測定装置。
3. 【請求項３】モデム装置におけるフロー制御実行時のビ
   ットエラーを測定するビットエラー測定方法において、 前記モデム装置から入力される入力信号に設定されたフ
   ロー制御コードを検出して、制御コード検出信号を出力
   するとともに、当該入力信号に設定されたフロー制御コ
   ードをマスクして出力し、 このフロー制御コードがマスクされた入力信号のビット
   エラーを測定し、 前記モデム装置におけるフロー制御実行時に試験パター
   ン信号を送出し、 この試験パターン信号からストップビットを検出してス
   トップビット検出信号を生成し、 このストップビット検出信号と、前記制御コード検出信
   号と、に基づいて試験パターン同期クロック信号を生成
   して前記試験パターン信号の出力／停止を制御すること
   を特徴とするモデム装置のビットエラー測定方法。
4. 【請求項４】前記試験パターン信号の出力／停止の制御
   に際しては、 前記試験パターン信号の送出／停止の各動作タイミング
   を設定する基本クロック信号に基づいて前記制御コード
   検出信号のスタートビットを判定してスタートビット判
   定信号を出力し、 前記ストップビット検出信号と、前記制御コード検出信
   号と、に基づいて前記試験パターン信号の送出を停止さ
   せるとともに、前記出力されるスタート判定信号に基づ
   いて当該試験パターン信号の送出を再開させるように前
   記試験パターン同期クロック信号を制御することを特徴
   とする請求項３記載のモデム装置のビットエラー測定方
   法。