KR100351768B1

KR100351768B1 - 벡터모듈테이블을사용하는자동테스트장치용메모리아키텍처

Info

Publication number: KR100351768B1
Application number: KR1019950028595A
Authority: KR
Inventors: 피터에이.레이처트; 벤자민제이.브라운
Original assignee: 테라다인 인코퍼레이티드
Priority date: 1994-09-01
Filing date: 1995-09-01
Publication date: 2002-12-31
Also published as: KR960011442A; EP0699999A2; DE69524315T2; US6286120B1; EP0699999B1; EP0699999A3; DE69524315D1

Abstract

테스터는 쉽게 이용가능한 메모리를 사용하여 구현되는 빠르지만 유연성이 있는 패턴 발생기를 구비한다. 테스터는 테스트 벡터를 유지하는 패턴 메모리를 포함한다. 벡터는 모듈로 편성되어 있다.

모듈의 실행순서는 메모리에 기억된 리스트로부터 선택된다. 바람직한 실시예에 있어서, 버스트 모드로 동작하는 메모리는 패턴 메모리를 구현하는데 사용된다.

실행이 버스트의 중간에 모듈사이를 스위칭할 때 발생하는 데이타 속도의 감소를 보상하기 위해, 메모리 리프레시 속도는 모듈사이를 스위칭할시에 동적으로 변경된다.

Description

벡터 모듈 테이블을 사용하는 자동 테스트 장치용 메모리 아키텍처

발명의 분야

본 발명은 일반적으로 자동 테스트 장치에 관한 것이며, 더욱 구체적으로는 자동 테스트 장치의 패턴 발생부용 메모리 아키텍처에 관한 것이다.

종래의 기술

자동 테스트 장치 (간단히 "테스터" 라 칭함) 는 제조되고 있는 전자소자 및 디바이스를 테스트하는데 사용된다.

테스터는 테스트중인 디바이스(device under test; "DUT")에 접속하는 수많은 신호라인("채널" 이라 칭함) 을 가진다. 자극(stimulus)신호가 상기 라인의 일부에 인가되고 DUT의 응답이 다른 라인에서 측정된다.

DUT 로부터 수신된 응답을 기대치 응답과 비교함으로써, DUT에서의 고장이 검출될 수 있다.

본 기술의 테스트 시스템의 상태는 "패턴" 이라 칭하는 프로그램을 실행하는 매우 빠른 컴퓨터에 의해 제어된다. 패턴은 인가되어야 하는 자극신호, 이들 신호가 인가되어야 하는 순서, 및 DUT로부터의 기대치 응답에 대한 정보를 포함한다.

테스터의 임의의 사이클에 대한 상기 정보는 "벡터" 라 칭한다.

따라서, 패턴은 일련의 벡터로 구성된다. VLSI 소자를 테스트하도록 설계된 테스터에 대한 전형적인 패턴은 일백만 이상의 벡터를 가질 수 있다.

테스터는 몇가지 이유로 인해 본 기술의 속도의 상태로 실행해야 한다.

첫째, 각각의 테스트는 제조업자가 가능한 한 빨리 많은 부품을 생산하기를 원하기 때문에 가능한 한 빨리 수행되어야 하는 것이 바람직하다.

둘째, 소자에서 어떤 타입의 고장은 디바이스가 그것의 소정 동작속도로 동작되지 않으면 검출할 수가 없다. 테스터가 본 기술의 속도의 상태로 실행가능케 하기 위하여, 패턴은 매우 빠른 RAM 메모리에 기억된다.

테스터는 대량의 RAM을 사용한다. 전형적인 테스터는 사백만 정도의 벡터를 기억할 필요가 있다. 각각의 벡터는 테스터의 각각의 채널에 대한 몇비트의 데이터를 포함한다. 일 테스터내의 전형적인 채널의 개수는 512 채널까지이다. 부가적으로, 각각의 벡터는 몇 비트의 제어정보를 포함한다.

유효 결과는 테스터가 전형적으로 750 Mbyte의 RAM의 범위내에서 포함한다는 것이다. 모든 상기 메모리를 위해 최고급 RAM만을 사용한다면 매우 값비싼 테스터를 가져온다.

오히려, RAM을 선택하는 것과 연관되는 속도/ 비용/ 유연성 트레이드오프가 있다. 유연성은 연속 메모리 사이클로 액세스될 수 있는 메모리 주소의 범위에 관련한다.

최대 유연성은 임의의 주소가 임의의 사이클상에서 액세스될 수 있을 경우에 발생한다. 최소 유연성은 시퀀스의 주소만이 연속 사이클상에서 액세스될 수 있을 경우에 발생한다. 소정의 유연성 레벨에 대해 보다 높은 속도의 메모리는 비용이 더 든다.

마찬가지로, 소정의 속도로 동작하고 있는 보다 높은 성능의 메모리는 비용이 더 든다.

전형적으로, 유연성은 적당한 비용으로 최선의 속도를 얻기 위해서는 무시되어 왔다.

테스터에서, 벡터는 패턴 메모리내로 기입되어진 순서대로 정확하게 실행된다.

테스터의 유저는 이러한 제한을 가지는 것을 원하지 않는다.

이따금, 전체 패턴을 실행해야 할 순서대로 정확하게 전개시키기가 어렵다.

테스트 엔지니어는 보통 DUT를 여러가지 기능적 구성요소로 세그먼트하고 각각의 기능적 구성요소를 테스트하기 위한 패턴을 기입함으로써 테스트 패턴을 기입하는 문제에 접근하려고 한다. 또한, 메모리에서 벡터의 순차적 실행을 요구하는 것은 루핑 및 브랜칭과 같은 제어구조가 패턴에 사용될 수 없기 때문이라는 것을 함축한다.

순차적 실행의 또다른 단점은 다른 기능요소를 테스트하거나 또는 일 기능요소에 대해 다른 테스트를 수행하는데 요구된 단계가 동일하기 때문에 생긴다.

예를들어, 완전히 테스트될 때 얼리(early)설정 순차를 DUT 상에서 반복적으로 수행하는 것이 때로는 필요할 것이다. 패턴이 단지 메모리로 기입되는 순서대로 실행될 수 있다면, 얼리설정 순차는 사용되는 매시간마다 메모리로 기입되어야 한다.

동일 세트의 벡터에 대해 다수의 복사본을 만드는 것은 메모리의 공간을 낭비하는 것이고 또한 매 복사본이 변경되어야 하기 때문에 테스트 엔지니어가 테스트 패턴을 변경시키는 것이 어렵게 된다.

테스터는 보통 컴퓨터 워크 스테이션에 접속되어 그것에 의해 제어되기 때문에 어느정도의 유연성을 얻을 수 있다. 워크 스테이션은 대량의 데이터를 값싸게 저장할 수 있는 디스크 또는 자기 테이프 등의 대용량 기억매체를 포함한다.

개별적인 패턴이 워크 스테이션상에서 전개되어 기억될 수 있고 테스트를 수행하는데 요구될 때 테스터로 로딩될 수 있다.

개별적인 패턴을 형성하는 것을 용이하게 하기 위해, 벡터는 보통 모듈로 그룹화된다. 각각의 모듈은 일이상의 기능을 수행하는 벡터의 집합이다. 예를들어,일 모듈은 DUT를 얼리화하기 위해 다수의 벡터를 포함할 수 있다.

다른 모듈은 DUT 내부의 레지스터를 테스트하는 다수의 벡터를 포함할 수 있고,

또다른 모듈은 DUT 내부의 산술논리회로를 테스트하는 다수의 벡터를 포함할 수 있다. 패턴을 형성하기 위해, 이들 모듈은 워크 스테이션상에서 서로 링크될 수 있고 테스터의 패턴 메모리내로 로딩될 수 있다.

모듈의 사용은 복잡한 패턴이 더욱 쉽게 전개되고 디버깅될 수 있는 부분으로 분해되도록 하는 추가적인 이점을 가진다. 그러나, 이것이 완전하게 문제를 해결하지는 않는다.

워크 스테이션으로부터 새로운 패턴을 로딩하는 처리는 많은 시간 (분) 이 걸릴 수 있다. 테스터는 가능한 한 빨리 많은 부분을 테스트하는 제조동작에 이용되기 때문에, 테스트되는 각 부분에서의 몇분의 지연은 허용할 수 없는 지연을 추가한다.

워크 스테이션의 사용은 또한 코드에서의 벡터의 순차를 반복시킴으로써 발생된 메모리 낭비를 제거하지 않는다.

또한 브랜칭, 루핑, 또는 유사한 비순차적 제어구조를 허용하지 않는다.

제한된 비순차적 제어구조는 이들 제어구조만을 허용함으로써 테스트에 병합되어져 있으며, 이들 제어구조에서 실행될 다음 벡터에 대한 주소는 매우 소수의 가능성중 하나의 가능성으로 제한된다. 이러한 수법은 순차에서의 다음 벡터가 실행되기 전에 지정된 횟수만큼 패턴 메모리로부터의 소정의 벡터가 실행되도록 하는것이었다.

상기 수법은 어떤 종류의 패턴에 대해 패턴 메모리에 기억되어야 하는 벡터의 수를 감소시킨다는 점에서 유용한 특징을 제공한다.

또한 실행될 다음 벡터에 대한 메모리 주소가 현주소 또는 더 순위가 높은 하나의 주소와 같이 두 값중 하나만을 가질 수 있기 때문에 테스터 회로를 지나치게 복잡하게 하지 못한다. 상기 수법은 테스터가 벡터의 군을 반복적으로 또는 벡터의 군이 패턴 메모리에 배치되어진 순서가 아닌 임의의 순서로 실행하게 하지 못한다.

다음 주소에 대한 선택의 수를 제한하면서 더 큰 유연성을 제공하려고 하는 또다른 수법은 다중 메모리를 제공하는 것이다.

메모리중 한 메모리는 종래의 컴퓨터 프로그래밍에서의 서브루틴과 같이, 테스트 패턴에서 반복되는 벡터의 군을 포함하도록 프로그래밍될 수 있다.

패턴의 실행동안, 제1 메모리에서의 벡터는 "서브루틴" 벡터가 다른 메모리로부터 실행되어야 한다는 것을 알리는 것에 벡터가 도달될 때까지 순차로 실행된다.

벡터의 실행은 벡터의 실행이 제1 메모리로부터 재개되어야 한다는 것을 알리는 것에 벡터가 도달될 때까지 제2 메모리로 전환한다.

그이후에, 제1 메모리에서의 벡터는 순차적으로 실행된다.

서브루틴 메모리에서의 벡터가 실행될 수 있는 횟수에 제한은 없으며, 그로인해 이들 벡터를 패턴에서의 다수의 위치에서 반복시킬 필요를 감소시킨다.

상기 수법에는 변형이 가능하다.

가르시아의 미합중국 특허 제 4,502,127호는 벡터가 대용량 메모리와 서브루틴 메모리로부터 동시에 데이터를 얻음으로써 전개될 수 있다는 변형을 기술한다.

일본국 특허공개번호 52-144125는 "서브루틴" 이 메인 패턴과 동일한 메모리의 다른 영역에서 구현된다는 변형을 기술한다.

모든 상기의 수법은 패턴을 저장하는데 요구된 메모리의 양을 감소시킨다.

또한, 벡터의 실행순서에 보다 유연성을 제공하는 요건은 다중 메모리를 이용함으로써 수행될 수 있다.

상용 시스템에서, 제1 메모리는 매우 대용량이고 유연성이 없다.

제2 메모리는 훨씬 더 유연성이 있고 브랜칭과 루핑을 허용하지만 매우 소용량이다.

상기 기본 수법의 다양한 구현이 가능하다.

질레트의 미합중국 특허 제 4,451,918호는 두 뱅크의 메모리를 갖는 테스터를 기술한다.

한 탱크는 다수의 벡터를 기억하는 동적 RAM이다.

다른 뱅크는 보다 적은수의 벡터를 기억하는 정적 RAM이다.

벡터는 보다 소용량의 정적 RAM 이외에서 실행된다.

큰 패턴을 실행하기 위해서, 벡터는 블록으로 정적 RAM에 로딩된다.

정적 RAM에 리로딩함으로써 발생된 지연을 피하기 위해, 정적 RAM 뱅크는 두 메모리를 포함하고, 한 메모리는 리로딩되는 반면 벡터가 다른 메모리로부터 실행되고 있다.

그러나, 상기 수법은 벡터가 비순차적인 순서로 실행될 필요가 있을 때 실행될 다음 벡터가 벡터를 실행하는데 현재 이용되고 있는 정적 RAM에 포함되어야 한다는 점에서 제한된다.

루소 등의 미합중국 특허 제 4,875,210호는 순차적인 순서로 벡터를 실행해야 하는 대용량 동적 RAM과 순차적인 순서로 실행되지 않는 벡터를 포함하는 보다 소용량의 정적 RAM을 또한 포함하는 테스터 시스템을 기술한다.

그 특허에서, 테스트 패턴은 테스터로 로딩되기 이전에 순차적 블록의 벡터와 비순차적 블록의 벡터로 분할된다.

다른 종류의 메모리를 이용하는 것은 유연성과 비용사이의 트레이드오프를 허용한다.

유연성 메모리는 매우 값비싸므로 여분으로 이용되어야 한다.

결과적으로, 유연성 메모리의 크기는 보통 제한된다.

전형적인 테스터는 일천개의 벡터만을 기억하는 유연성 메모리를 가질 것이다.

메모리의 상기 제한된 양은 적합하지 않을 때도 있다.

수많은 기법이 상용 테스터에 동시에 이용되어졌다할지라도, 유연성있게 프로그래밍될 수 있고 비교적 저가이고 상업적으로 이용가능한 메모리로 구현될 수 있는 테스터가 필요하다.

발명의 요약

상기 배경을 고려하면, 본 발명의 목적은 패턴내에서 벡터의 다수 모듈을 반복시키지 않고 패턴동안 벡터의 다수 모듈이 다중 시간으로 실행되게 하면서 고속으로 실행하는 테스터를 제공하는 것이다.

본 발명의 다른 목적은 고속으로 실행하고 벡터의 다수 모듈이 루프로 반복적으로 실행되도록 하는 테스터를 제공하는 것이다.

본 발명의 또다른 목적은 벡터의 다수 모듈의 실행순서를 변화시키는데 재빨리 재프로그래밍될 수 있는 테스터를 제공하는 것이다.

본 발명의 또다른 목적은 허용가능한 비용으로 상기 목적을 성취하는 것이다.

상기 및 다른 목적은 복수의 모듈로 세그먼트된 대량 메모리를 갖는 테스터로 성취된다. 테스터는 대량 메모리의 각각의 모듈의 위치를 기억하는 기억장소를 더 포함하고 대량 메모리의 메모리 모듈이 실행되어야 하는 순서를 표시하는 기억장소를 더 포함한다. 패턴의 실행은 모듈이 메모리로부터 실행되어야 하는 순서를 판독하고, 실행할 다음 벡터의 대량 메모리에서의 주소를 결정하도록 각 모듈의 위치에 대한 메모리에 기억된 정보를 이용함으로써 수행된다.

바람직한 실시예의 설명

제 1도는 본 발명에 따른 테스터(100) 를 도시한다.

동작시에, 테스터(100) 는 임의의 테스트 중인 디바이스(DUT)(102)에 접속된다.

본 발명에 설명되어 있는 바람직한 실시예는 특히 VLSI 칩을 테스트하는데유용하다. 그러나, DUT(102)는 또한 인쇄배선회로기판 또는 다른 전자소자일 수도 있다.

테스터(100) 는 워크 스테이션(104) 에 의해 제어된다.

워크 스테이션(104) 은 컴퓨터, 키보드와 비디오 디스플레이 단말장치 등의 유저인터페이스, 및 디스크(106) 등의 대용량 기억장치를 포함한다. 사용시에, 패턴은 워크스테이션(104) 에서 전개되고 DUT(102)를 테스트하기 위해 테스터(100) 로 로딩된다.

테스터(100) 는 패턴 발생기(108) 를 포함한다.

패턴 발생기(108) 는 두 종류, 즉 패턴 데이터 메모리(116B)와 패턴 제어 메모리(116A)로 분할되는 패턴 메모리(116) 를 포함한다.

패턴 메모리(116) 에 기억된 각각의 벡터는 데이터 비트와 제어비트를 포함한다.

용이한 구현으로써, 상기 정보는 하나 또는 몇개의 메모리에 기억될 수 있다.

패턴 메모리(116) 의 크기는 제한적이지는 않다.

그러나, 16M 내지 64M 벡터의 범위가 바람직하다.

데이터 비트는 포매터(110) 로 제공된다.

포매터(110) 는 패턴 데이터 메모리(116B)에 기억된 데이터를 받아들이고 적합한 전기신호를 DUT(102)에 인가하는 종래의 회로이다. 포매터(110) 는 또한 전기신호를 DUT(102)로부터 받아들이고 그 전기신호를 패턴 데이터 메모리(116B)에 기억된 데이터 값과 비교한다. 상기 비교결과는 고장 처리기(112) 로 제공된다.

고장 처리기(112) 는 테스터에서 종래에 알려진 회로로 구성되어 있다.

DUT(102)로부터의 기대치 신호가 측정치 신호와 정합하지 않을 때 에러를 인식하고 고장에 대한 정보를 기억한다. 그후 고장정보는 워크 스테이션(104) 으로 다시 패스된다.

패턴 제어 메모리(116A)내 정보는 패턴 발생기 제어회로(114) 로 제공된다.

패턴 제어 메모리(116A)내 정보는 패턴 메모리(116) 에 기억된 벡터가 다음에 실행되어야한다는 것을 지시한다. 패턴제어회로(114) 는 그 정보를 사용하여 패턴메모리(116) 에 대한 다음 주소를 계산한다.

예를들어, 지정된 횟수만큼 벡터를 반복시키도록 프로그래밍될 수 있는 테스터에 있어서, 패턴 제어 메모리(116A)는 벡터가 반복되어야 한다는 것을 알리는 정보와 어느정도 다량의 시간을 기억할 것이다. 패턴 발생기 제어회로는 다음 주소로 증분하기 이전에 지정된 횟수만큼 현주소를 반복할 것이다.

패턴 발생기(108) 는 워크 스테이션(104) 으로부터 제어될 수 있다.

워크 스테이션(104) 은 시스템 버스(120) 를 거쳐 정보를 패턴 메모리(116) 에 제공한다. 제어정보는 또한 제어라인(122) 을 거쳐 공급될 수 있다. 그러나, 컴퓨터 시스템에서의 버스는 데이터 뿐만 아니라 제어정보를 운반하는데 사용될 수 있으므로 제어신호는 시스템 버스(120) 상에서도 운반될 수 있는 것으로 평가될 것이다.

패턴 메모리(116) 로 로딩하는데 긴 시간이 걸리기 때문에, 테스트가DUT(102)상에 실행되기 이전에 일단 시스템 버스(120) 를 거쳐 로딩되도록 의도된다.

일반적으로, 수많은 유사한 디바이스가 패턴 메모리(116) 의 내용이 변경되기 이전에 테스트될 것이다.

워크 스테이션(104) 은 또한 제어라인(122) 을 거쳐 제어정보를 패턴 발생기 제어회로에 제공한다. 종래의 테스터에서와 같이, 상기 정보는 패턴을 개시한다.

일단 패턴이 개시되면, 패턴의 실행은 워크 스테이션(104) 보다 오히려 패턴 발생기 제어회로(114) 의 제어하에 있다. 하기에 보다 상세히 설명될 것으로써, 상기 정보는 메모리의 어느 장소에서 패턴 실행을 개시하거나 정지할 것인가 또는 복수의 패턴중 어느 것을 실행할 것인가 등의 정보를 포함할 수 있다.

제 1도는 전원공급 및 타이밍 생성과 같은 테스터의 세부사항을 도시하지 않는다. 그러나, 그러한, 세부사항은 기술로 공지되어 있어 명백하게 도시되지 않는다.

이제 제 2도를 참조하면, 테스터(100) 의 메모리 아키텍처가 도시되어 있다.

상기 도면은 메모리에 기억되어 있는 정보의 타입을 도시한다.

정보는 동일한 메모리 디바이스 또는 개별적인 메모리 디바이스에 기억될 수 있다. 특정 메모리 디바이스로 도시된 특정 정보의 할당은 본 발명을 제한하지 않는 설계 선택이다.

제 2도는 패턴 메모리(116), 일명 대형 벡터 메모리 또는 LVM을 도시한다. 패턴 메모리(116) 는 복수의 벡터 모듈을 기억한다. 도면에는 단지 3개의 모듈만명료하게 도시되어 있다. 그러나, 실제 패턴이 수많은 모듈을 포함한다는 것은 당연하다.

각각의 모듈의 크기는 본 발명을 제한하지 않는다. 각각의 모듈의 길이는 전형적으로 500 벡터 이상이고 더욱 가능하게는 1000 벡터 이상이다. 제어회로를 용이하게 구현하기 위해서, 각각의 모듈의 크기에 하한을 부여하는 것이 바람직할 수 있다.

바람직한 실시예에 있어서, 각각의 모듈은 적어도 256 벡터의 길이를 가져야 한다.

바람직하게, 워크 스테이션(104)(제 1도) 에서 실행하는 프로그램은 각각의 모듈의 길이가 적어도 256 벡터인 것을 가능케 한다.

패턴 메모리(116) 내 각각의 모듈의 위치는 본 발명을 제한하지 않는다.

용이하게, 워크 스테이션(104)(제 1도) 에서 실행하는 프로그램은 메모리내의 모듈을 위치 지정할 수 있다. 패턴 메모리(116) 를 구현하는데 사용된 특정 메모리는 패턴 메모리(116)내 모듈의 배치에 제한을 가져올 수 있다. 하기에 더욱 상세히 설명될 회로에 대해, 패턴메모리(116) 를 구현하는데 사용되는 메모리 디바이스는 64벡터의 블록으로 데이터를 출력으로 각각의 블록은 64의 배수인 주소로 항상 개시해야 한다.

따라서, 각각의 모듈이 64의 배수인 메모리 주소를 가진 위치에서 개시한다면 약간의 간소화를 얻을 수 있다.

모듈 위치 테이블(MLT)(204)은 패턴 메모리(116) 내 각각의 모듈의 위치의내용을 기억한다. 제 2도에 도시된 바와 같이, 그 내용은 모듈의 길이와 개시주소일 수 있다.

다른 내용으로는 종료주소와 길이, 또는 개시주소와 종료주소 등이 가능할 수 있다. MLT(204)내 각각의 위치는 패턴 메모리(116) 내 일 모듈에 대한 포인터를 설정한다.

모듈의 실행순서는 벡터 모듈 테이블(VMT)(206)내 정보에 의해 제어된다.

VMT(206)내의 연속적인 위치는 실행되어야 하는 순서대로 실행될 모듈을 리스트한다.

VMT(206)내 정보는 해당 모듈의 위치를 제공하는 MLT내 위치를 주소지정함으로써 어느 모듈을 실행할 것인지를 표시한다. 상기 정보는 지정된 모듈을 액세스하기 위해 테스터에 의해 사용된다. VMT(206)내 제1 위치로 지정된 모듈이 실행되어졌다면, VMT(206)내의 다음 위치로 지정된 모듈이 액세스되어 실행된다. VMT 주소제어(208) 는 어느 것이 실행할 VMT(206)내 다음 위치인지를 추적한다.

VMT 주소제어회로는 각각의 모듈이 실행될 때 증분하고 마지막 모듈이 도달될 때 정지하는 카운터 만큼 단순하게 할 수 있다. 그러나 VMT(206)내 위치의 그룹을 통해 반복적으로 루핑하게 하는 제어논리를 포함할 수 있다.

MLT 및 VMT에는 또한 워크 스테이션(104) 에 의해 제공된 정보가 로딩된다. 바람직하게, 워크 스테이션(104) 상에서의 소프트웨어 툴은 자동적으로 모듈이 기억되어 있던 패턴메모리(116) 내 위치를 추적하고 MLT(204)의 내용을 발생할 수 있다. 모듈이 실행되는 순서는 테스트 패턴을 준비하는 유저에 의해 지시된다.

바람직하게, 상기 소프트웨어 툴은 또한 유저가 모듈이 실행되어야 하는 순서를 지정했다면 VMT(206)를 위한 정보를 발생한다.

제 2도에 도시된 메모리 아키텍처로부터 많은 이점이 발생한다.

그중 한 이점은 패턴 메모리(116) 내 모듈을 반복시키지 않고 패턴내 모듈을 재사용하는 것이 가능하다는 것이다. 요구되는 것은 모듈이 실행되어야 할 매시간동안 VMT(206)에서의 일 엔트리뿐이다.

상기 효과는 패턴 메모리(116) 를 보다 작게 하거나, 또는 대안적으로 테스터(100) 가 동일한 양의 메모리로부터 보다 큰 패턴을 실행할 수 있게한다.

이러한 점에서, 구현하는데 일반적으로 비용이 많이드는, 서브루틴 호출 및 복귀와 보통 연관된 제어회로, 또는 별개의 서브루틴 메모리에 대한 요구없이 서브루틴을 호출하는 것과 같은 기능을 구현하는 것이 가능하다.

아키텍처는 또한 패턴 메모리(116) 의 내용을 리로딩할 필요없이 모듈의 실행순서를 변경시키는 것을 가능하게 한다.

VMT(206)의 내용을 변경시키는 것은 패턴 메모리(116) 내 모듈의 실행순서를 변경시킨다. 패턴 메모리(116) 는 테스트하의 일 디바이스의 테스트동안 실제적으로 너무 커서 리로딩하지 못하는 반면, VMT(206)는 훨씬 보다 작고 테스팅 동작을 유효하게 감속시키지 않을 만큼 충분히 빨리 로딩될 수 있다. 이러한 기능은 일 이상의 패턴을 실행함으로써 디바이스를 테스트하는 것이 바람직한 경우에 특히 유용하다.

두 패턴이 요구되는 모듈은 모두 패턴 메모리(116) 로 로딩될 수 있고, 그후VMT에는 제1 패턴에 대한 실행순서로 정보가 로딩될 수 있고, 그후 제2 패턴에 대한 실행순서로 리로딩될 수 있다.

상술된 효과는 주로 부품이 테스트되고 있는 동안 발생한다. 제 2도의 아키텍처는 또한 테스트 엔지니어가 프로그램을 전개하고 있을 때 효과가 있다. 패턴을 전개하고 있는 동안, 테스트 엔지니어는 패턴을 실행하고, 패턴에서 버그를 관찰하고, 일 또는 그이상의 모듈을 변경하고, 패턴을 리로딩하고, 그리고 처리를 반복할 것이다. 패턴에서 동일 모듈의 다수의 복사본을 가지지 않기 때문에 다수의 시간으로 동일 변경을 행할 필요가 없다. 또한, 이전에 가능했었던 것보다 벡터를 모듈에 추가시키는 것이 훨씬 더 용이하다.

모듈의 실행순서가 패턴 메모리(116) 내 모듈의 위치보다 오히려 VMT(206)의 내용에 의해 지정되기 메문에, 벡터가 모듈에 추가될 필요가 있을 때 그 모듈은 어떤 다른 모듈을 방해하지 않고 메모리의 더 큰 블록으로 이동될 수 있다. 또한, 특정 모듈은 VMT(206)의 내용을 변경함으로써 실행에 대해 분리될 수 있다.

이러한 기능은 모두 패턴을 패턴 메모리(116) 로 리로딩하지 않고 수행될 수 있다.

그러므로, 패턴을 디버깅하는 처리는 매우 가속될 수 있다.

이제 제 3도를 참조하면, 패턴 발생기(108)(제 1도) 가 더욱 상세히 도시되어 있다.

제 3도는 VMT(206)(제 2도) 는 별개의 VMT RAM(304)으로써 구현된다는 것을 도시한다.

여기에서는 256K의 기억장소를 갖는 80nsec RAM이 이용된다. VMT RAM(304)은 정보의 로딩을 위해 시스템 버스(120) 에 접속된다. VMT RAM(304)의 데이터 출력라인은 MLT RAM(306)의 주소라인에 접속된다.

MLT(204) (제 2도) 는 또한 별개의 MLT RAM(306)으로써 구현된다. 여기에서는 64K의 기억장소를 갖는 80nsec RAM이 이용된다. MLT RAM(306)의 데이터 출력라인은 두 그룹으로 분할된다.

제 2도에서 모듈의 개시주소로써 표시된 데이터를 운반하는 제1 그룹은 얼리 LVM 주소 카운터(310) 에 입력부을 제공한다. 제 2도에서 각각의 모듈의 길이를 지정하는 데이터를 운반하는 제2 그룹은 모듈 길이 카운터에 입력을 제공한다.

여기에서, 패턴 메모리(116) 는 패턴 제어 메모리(116A)와 패턴 데이터 메모리(116B)로 분할된다. 두 부분의 패턴 메모리(116) 는 파이프라이닝을 용이하게 하기 위해 개별적으로 주소지정된다. 파이프라이닝은 고속 디지탈 컴퓨터 시스템에서 공지된 기술이다. 파이프라이닝은 전체 시스템에서의 다양한 장소에서 데이터를 동기시키기 위한 파이프라인 레지스터를 요구하고 또한 시스템의 다양한 부분의 동작을 제어하기 위해 동기화된 클록신호를 요구한다. 파이프라인 방식으로 시스템을 동작시키는데 사용된 회로는 기술로 공지되어 있기 때문에 명백하게 도시되어 있지 않으며 본 발명의 동작을 제한하지 않는다.

얼리 LVM 주소 카운터(310) 는 테스터 시스템에서 종래에 사용된 바와 같은 주소 카운터이다. 하기 상세히 설명될 것으로써, 데이터는 64비트의 블록으로 메모리로부터 판독된다. 카운터(310) 는 메모리 재생 제어회로(314) 에 접속되는 NEW64로 표시된 출력을 생산한다. 상기 신호가 표명될 때, 메모리로부터 판독될 64비트의 새로운 블록을 요구하는 주소로 카운터(310) 가 진행하였다는 것을 지시한다. 상기 신호는 카운터가 x64 경계 (즉, 63에서 64로의 증분 또는 127에서 128로의 증분등과 같이 64의 배수인 주소로의 증분) 에 걸릴 때 표명된다. NEW 64 신호는 또한 또다른 모듈의 개시를 알리는 새로운 주소가 카운터(310) 로 로딩될 때 표명된다.

또한 하기에 설명될 것으로써, 메모리(116) 는 뱅크 단위로 액세스된다. 뱅크는 짝수 뱅크와 홀수 뱅크로 불리어진다. 64의 짝수배로 개시하는 주소를 갖는 데이터의 블록은 짝수 뱅크내에 있다 (즉, 주소 0, 128, 256 등으로 개시하는 블록).

64의 홀수배로 개시하는 주소를 갖는 데이터의 블록은 홀수 뱅크내에 있다 (즉, 주소 64, 192, 320 등으로 개시하는 블록). 카운터(310) 는 또한 그 현주소가 짝수 메모리 뱅크내에 있는지 또는 홀수 메모리 뱅크내에 있는지를 알리는 메모리 재생제어회로(314) 를 실행시키는 신호를 발생한다. 바람직하게, 카운터(310) 는 반주문형 ASIC의 부품으로써 구현되고 메모리 재생제어회로(314) 를 실행시키는 신호는 카운터의 값으로부터 용이하게 유도된다.

패턴 제어 메모리(116A)는 그 로컬 메모리 제어회로(312A)와 연관되어 있다. 제 4도와 관련하여 더욱 상세히 설명될 것으로써, 패턴 데이터 메모리(116) 는 8의 버스트 단위의 값, 즉 8비트 워드 (버스트당 64비트) 를 출력하는 메모리칩으로 구현된다.

로컬 메모리 제어(312A)는 이러한 64 값을 64 순차값으로 변환시킨다. 또한 하기에 설명될 것으로써, 패턴 메모리(116) 는 주기적으로 재생되어야 하는 DRAM 칩으로 구현된다.

패턴 제어 메모리(116A)의 출력은 패턴 발생기 제어기(316) 로 제공된다. 패턴 발생기 제어기(316) 는 테스터에 전형적으로 사용되는 형태의 제어기이다. 패턴 제어기 메모리(116A)내 정보에 근거하여 패턴 데이터 메모리(116B)에 대한 다음 주소를 결정한다. 고속으로 실행하기 위해서, 다음 주소는 벡터 메모리(116) 의 현주소와 같은 벡터 메모리(116) 의 다음 주소, 또는 하기에 설명될 보조 메모리(322) 의 주소인 것으로 바람직하게 제한된다. 패턴 발생기 제어기(316) 는 다음 주소가 현주소보다 더 적합한 주소일 때 INC 신호를 출력한다. 실행이 순차로 다음 벡터로 진행하지 않을 경우, INC 신호는 표명되지 않는다. 제 3도에서 볼 수 있는 바와 같이, INC 신호는 주소를 진행시키는 카운터에 접속된다.

LVM(116)에서의 일 모듈의 실행으로부터 다음 실행으로의 전환에 있어서, 벡터가 실행되는 메모리의 주소는 반드시 연속적이지는 않을 것으로 평가될 것이다.

그러나, 테스터(100) 는 다음 모듈에서의 제1 주소가 MLT RAM(306)에 기억된 정보로부터 미리 계산될 수 있기 때문에 여전히 고속으로 동작할 수 있다.

이러한 구성은 현재 명령이 페칭되어 디코딩될 때까지 다음 주소가 계산될 수 없는 점프 구문과 같은 프로그램 제어구조에 비해 효과가 있다.

패턴 데이터 메모리(116B)는 패턴 제어 메모리(116A)와 유사하다.

또한 메모리 재생 제어(314) 로부터 제어입력을 수신하는 것과 연관된 로컬메모리 제어회로(312B)를 가진다. 패턴 데이터 메모리(116B)와 패턴 제어 메모리(116A)의 길이 및 액세스 속도는 바람직하게는 동일하다. 그러나, 패턴 데이터 메모리(116B)는 각 주소당보다 많은 비트를 포함할 수 있다. 패턴 데이터 메모리(116B)는 포매터(110)(제 1도) 에 제공된 데이터를 지정하는데 필요한 만큼의 주소당 비트를 포함한다.

패턴 발생기(108) 는 선택사항으로 보조 메모리(322) 를 포함한다. 보조 메모리(322)는 기술로 공지된 서브루틴 메모리일 수 있다. 그 일례로서, 패턴 제어 메모리는 또한 실행될 다음 벡터가 보조 메모리의 기억장소로부터 실행될 것이라는 것을 지정하는 제어 명령어를 포함한다. 이러한 명령어가 발생될 때, 패턴 발생기 제어기(316) 는 INC 라인의 상태를 변경시켜 패턴 데이터 메모리(116B)에서 주소를 진행시키는 카운터를 중지시킨다.

종래와 같이, 실행을 보조메모리(322) 로 스위칭하는 것은 보조메모리에 대한 연속주소를 발생시키는 것을 수반한다.

보조메모리(322)용 주소발생회로는 명백하게 도시되지는 않는다.

보조메모리(322) 로부터 RETURN 오피코드의 실행에 의해 보통 신호지정되는, 보조메모리(322) 로부터의 벡터 실행의 완료시에, INC 신호는 다시 표명되어서 벡터의 순차 실행이 패턴 데이터 메모리(116) 로부터 재개한다. MUX(324)는 패턴 메모리(116B)로부터 또는 보조메모리(322) 로부터 패턴 데이터가 포매터(110)(제 1도 참조) 에 도달하는지를 제어한다. MUX(324)는 패턴 발생기 제어기(316) 로부터의 제어라인에 의해 스위칭된다.

동작시에, VMT 주소 카운터(302) 에는 제어회로(208) 로부터 개시값이 로딩된다. 제어회로(208) 는 시스템 버스(120) 를 거쳐 워크 스테이션(104)(제 1도 참조) 에 접속되고 워크 스테이션(104) 으로부터 VMT RAM(304)에서의 개시장소 및 정지장소를 지정하는 정보를 수신한다. 패턴의 개시시에, 개시주소는 VMT 주소 카운터(320) 로 로딩된다. VMT 주소카운터(302) 가 카운트할 때, 제어회로(208) 는 카운터(302) 의 값을 제어회로가 저장하고 있던 종료주소와 비교한다. 종료주소가 도달될 때, 카운터(302) 는 더 이상 증분되지 않고 패턴의 종료가 워크 스테이션(104) 에 알려진다.

제어회로(208) 는 선택사항으로 루프가 일 세트 범위의 주소로 반복되어야 하는지를 알리는 다른 레지스터를 포함할 수 있다.

이러한 실례에서, 제어회로(208) 는 바람직하게 루프의 VMT RAM(304)에서의 시작주소 및 루프의 VMT RAM에서의 종료주소를 알리는 레지스터를 포함한다. 루프의 종료주소의 실행에 뒤따라서, 루프의 시작주소가 VMT 주소 카운터(302) 로 로딩된다. 상기 루프는 무한하게 반복될 수 있다. 대안적으로, 제어회로(208) 는 또한 최상위 주소가 VMT주소 카운터(302)로 로딩되었던 횟수를 카운트한 카운터를 포함할 수 있고 그 카운터의 값이 도달되었을 때 루핑을 디스에이블한다.

VMT RAM(304)에서의 각각의 위치가 주소지정될 때, 주소지정된 위치의 내용은 MLT RAM(306) 에 주소로써 제공된다. 상기 주소는 패턴 메모리(116) 에서의 모듈의 개시주소와 그 길이를 기억하는 MLT RAM(306)에서의 위치를 액세스한다. 개시주소는 얼리 LVM 주소카운터(310) 로 로딩되고 길이는 모듈 길이 카운터(308) 로로딩된다.

모듈 길이 카운터(308) 및 얼리 LVM 주소 카운터는 동시에 클록되어 각 시간동안 얼리 LVM 주소 카운터(310) 는 패턴 메모리(116) 의 주소를 일 벡터씩 진행시키고, 모듈 길이 카운터(308) 는 카운트한다. 얼리 LVM 주소 카운터에서의 주소가 모듈의 종료까지 진행했을때, 모듈 길이 카운터는 0으로 카운트 다운할 것이며 모듈 EOM 신호의 종료를 출력한다. EOM 신호는 VMT 주소 카운터(302) 의 주소를 진행시키고, 얼리 LVM 주소 카운터(310) 에 대한 다음 모듈의 개시주소 및 모듈 길이 카운터(308) 에 대한 다음 모듈의 길이의 설정을 트리거한다. 따라서 패턴 메모리(116) 에서의 모듈은 패턴 메모리(116) 에서의 그들의 위치에 상관없이 VMT RAM(304)에 지정된 순서대로 실행된다.

제 3도의 메모리 아키텍처는 표준 파이프라인 설계기법과 연관되어 사용하기에 잘 적합하다는 것을 주목해야 한다. 일단 EOM 신호가 수신된다면, 실행될 다음 모듈의 위치는 VMT RAM(304) 및 MLT RAM(306)으로부터 계산될 수 있다. 상기 방식에서, 다음 EOM 신호가 수신될 때, 다음 모듈의 개시주소는 이미 이용가능할 것이며 그 모듈의 실행은 즉시 시작될 수 있다. 파이프라인식 설계는 공지되어 있으므로 파이프라인식 설계를 구현하는데 요구되는 하드웨어와 제어회로는 명백하게 도시되지는 않는다.

패턴 메모리(116) 는 대용량 DRAM이 저가이고 방대한 이용가능성을 가지기 때문에 바람직하게 DRAM을 이용한다. DRAM은 주기적으로 재생되어야 하고 동작시에 판독사이클 및 재생사이클은 보통 인터리빙된다. 메모리 재생 제어부(314) 는 패턴제어 메모리와 패턴 데이터 메모리를 충분히 자주 재생시키는 제어정보를 제공하여 어떤 데이터도 손실되지 않게 한다. 그러나, 매 판독동작이후 재생이 수행되어야 할 필요성은 없다. 하기에 설명될 것으로써, 매우 빠르게 테스터를 동작시키기 위하여, 재생 동작이 수행되는 시간은 판독될 필요가 있는 데이터가 있는지의 여부에 근거하여 동적으로 변경된다. 제어가 한 모듈로부터 또다른 모듈로 스위칭하여 벡터가 패턴 메모리(116) 에서의 비순차 주소로 실행되는 경우에, 패턴 메모리(116) 로부터 판독될 데이터를 더 크게 요구한다. 재생 시간을 동적으로 변경함으로써, 데이터는 더 빠른 속도로 메모리로부터 일시적으로 판독된다.

이제 제 4도를 참조하면, 패턴 메모리(116) 에 대한 제어회로가 더욱 상세히 도시되어 있다. 제 4도에 도시된 회로는 패턴 데이터 메모리(116B) 또는 패턴 제어 메모리(116A)를 나타내도록 고려될 수 있다.

패턴 메모리(116) 는 패턴 메모리(116) 에 기억된 벡터의 각각의 비트에 대한 일 칩으로된 복수의 메모리 칩(402) 으로 구성된다. 이들 메모리는 메모리가 JEDEC에 의해 설정된 규격과 일치한다는 것을 내포하는 JEDEC SDRAM으로 인용된다. 용어 SDRAM은 메모리가 동기적인 동적 RAM이라는 것을 지시한다. 동기 메모리는 클록 (도시되지 않음) 으로 동기화된 시간에 출력을 생산한다.

200MHz 테스터를 구현하기 위하여, 50Mhz로 클록된 66MHz 메모리가 바람직하게 사용된다. JEDEC SDRAM은 블록으로 편성된다. 각 블록은 각각 8비트의 8 바이트를 포함한다. 따라서, 일 블록은 64비트를 가진다. 메모리는 "버스트 모드(burst mode)" 로 동작하도록 설계되어 있다. 일 버스트동안, 일 블록은 메모리 출력속도로 메모리로부터 출력된다. 여기에서, 메모리는 50MHz로 실행되므로 일 바이트가 매 20nsec 마다 출력되고 8 바이트가 160nsec 마다 출력된다. 버스트 모드에서, 메모리는 400MHz의 유효 속도로 데이터를 출력하고 있다. 상기 속도는 테스터(100) 가 200MHz로 동작한다면 테스터(100) 가 데이터를 사용하고 있는 것보다 2배 빠르다. 사용될 수 있는 것보다 더 빠르게 출력되고 있기 때문에 데이터가 소실되는 것을 방지하는데 두가지 경우가 있다. 첫째, 정규동작시에, 매 다른 메모리 사이클이 메모리를 재생하는데 사용되어 데이터 속도를 절반으로 효과적으로 삭감한다. 둘째, 메모리의 출력은 버퍼된다.

각각의 메모리 칩(402) 의 출력은 버퍼(408) 에 제공된다. 버퍼(408) 는 여러개의 데이터 블록을 유지한다. 각각의 데이터 블록이 메모리 칩(402) 으로부터 판독될 때, 각각의 데이터 블록은 버퍼(408) 에 기억된다. 바람직한 실시예에서, 버퍼(408) 는 4개의 데이터 블록, 또는 총 256 비트를 유지한다. 이들 값은 패턴 메모리(116) 에서 일 비트씩의 256 연속값을 표현한다. 제 4도에 도시된 바와 같이, 패턴 메모리(116) 에 저장된 각각의 데이터 비트용 일 메모리 칩이 있다.

버퍼(408) 는 카운터(418) 에 의해 주소지정된다.

버퍼(408) 가 256개의 위치를 포함하기 때문에 카운터(418) 는 8비트를 가진다.

카운터(418) 가 카운트할 때, 카운터는 버퍼(408) 에서의 위치를 순차적으로 주소 지정한다. 카운터(418) 는 INC 라인이 인에이블되는 동안 증분한다. 상기 설명된 바와 같이, 상기 라인은 벡터가 패턴 메모리(116) 로부터 순차적으로 판독될동안 인에이블된다.

64비트의 어느 블록이 메모리(116) 에서 판독되는지를 지정하는 정보는 주소버스(410)상에 제공된다. 64비트의 블록이 판독될 때, 하위 6개의 주소비트는 메모리(116) 로 제공될 필요가 없다. 64M 벡터를 액세스할 수 있는 시스템에 대해, 20 주소라인이 존재할 것이지만, 정확한 수가 본 발명을 제한하지는 않는다. 이들 주소라인은 얼리 LVM 주소 카운터(310)(제 3도 참조) 로부터 유도된다. 메모리로부터 판독된 각각의 연속 블록은 버퍼(408) 에서의 연속위치에 기억된다.

버퍼(408) 는 일 블록이 버퍼의 최하부에 기입된 후에, 다음 블록이 버퍼의 최상부에 기입되도록 "순환(wrap around)"한다. 상기 기입동작을 제어하기 위한 회로는 공지되어 있기 때문에 명백하게 도시되지는 않는다.

카운터(418) 는 제 3도와 연관하여 설명된 모듈 EOM 신호의 종료부에 접속되는 제어입력부를 가진다. 따라서, 모듈의 종료시에, 또는 더욱 중요하게는 다음 모듈의 시작에 의해서, 카운터(418) 는 버퍼(408) 에 저장된 다음 데이터 블록의 시작을 액세스하도록 설정된다. 바람직한 실시예에 있어서, 카운터(418) 는 그 6개의 최하위 비트를 0으로 설정하고 그 더 높은 순위비트를 증분시킴으로써 다음 블록을 액세스한다.

이런 이유로 인해, 매 모듈은 0인 6개의 최하위 비트를 갖는 주소에서 개시해야 한다(즉, 각각의 모듈은 64의 배수인 주소에서 메모리로 로딩되어야 한다).

그렇지만, 수 64는 메모리 칩(402) 이 일 버스트로 출력하는 비트의 수로부터 유도되는 것으로 평가되어야 한다. 각각의 모듈의 개시주소는 바람직하게 메모리 칩에 의해 버스트된 비트의 수의 배수이다.

메모리 칩(402) 은 바람직하게 동적 RAM이며, 재생되어야 한다는 것을 의미한다.

재생 회로는 JEDEC DRAM 칩으로 구축된다. 그러나, 바람직한 실시예에서, 그 회로는 사용되지 않는다. 별개의 재생 회로를 가짐으로써 메모리가 패턴을 더 빨리 실행하게 된다.

메모리 재생 제어회로(314) 는 두개의 재생 행 카운터, 즉 짝수 재생카운터(414) 및 홀수재생 카운터(415) 를 포함한다.

두개의 카운터는 JEDEC SDRAM 칩이 "뱅크 0"과 "뱅크 1", 또는 "짝수 뱅크" 와 "홀수 뱅크"라 칭하는 두개의 뱅크를 가지기 때문에 사용된다. 짝수 행 카운터(414) 는 짝수 뱅크에서 재생될 다음 주소를 지시한다. 반면, 홀수 재생 카운터(415) 는 홀수 뱅크에서 재생될 다음 주소를 지시한다. 메모리가 64비트의 블록으로 재생되기 때문에, 재생 카운터( 414 및 415 )는 64씩 카운트한다 (즉, 메모리(116) 에 최하위 6개의 비트의 주소를 제공하지 않는다).

재생 카운터( 414 및 415 )에서의 주소는 MUX(412)의 입력으로 제공된다. 주소버스(410) 는 또한 MUX(412)로의 입력부에 제공된다. 따라서 MUX(412)는 메모리로부터 판독되어 버퍼(408) 에 저장되는 데이터의 주소, 짝수 뱅크에서 재생될 주소, 또는 홀수 뱅크에서 재생될 주소를 선택한다.

재생 동작이 데이터가 메모리로부터 판독될 때마다 수행되기 때문에, 상기 주소는 모두 판독주소를 지정한다. 그러나, 재생 동작동안, 메모리로부터 판독되는데이터는 어디에도 저장되지 않는다. 메모리 주소선택회로(422) 는 버퍼(408) 뿐만 아니라 MUX(412)도 제어한다. 주소소스 선택회로(422) 는 주소버스(410) 의 주소를 선택할 때, 또한 버퍼(408)를 인에이블게 해서 판독된 데이터가 저장된다. 그러나, 선택된 주소가 재생 주소일 때, 버퍼(408) 는 디스에이블되고 데이터를 저장하지 않는다.

JEDEC 메모리 칩(402) 은 추가된 동작속도를 위해 두개의 뱅크의 메모리(404)를 포함한다. 메모리 칩(402) 은 데이터 행주소가 버스트의 개시이전에 설정되었다면 일행의 데이터를 단지 버스트할 수 있다. 메모리 칩(402) 을 빠른 버스트 속도로 계속 동작시키기 위해서, 메모리 칩(402) 으로부터의 판독은 뱅크(404) 사이에서 교대한다.

뱅크(404) 중 하나는 데이터를 버스트하고 있는 반면, 다음 행주소는 뱅크(404) 중 다른 뱅크에 설정되고 있다.

JEDEC 메모리 칩(402) 은 뱅크사이의 상기 스위칭을 허용하는 내부회로를 포함한다.

그 회로는 MUX(406)로써 제 4도에 예시되어 있고 행주소로부터 유도된 상보 논리회로에 의해 전송된 뱅크(404) 상에 입력을 선택한다.

동작시에, 다음 동작이 짝수 뱅크를 액세스할 것인지 또는 홀수 뱅크를 액세스할 것인지를 추적하는데 요구되는 메카니즘이 있다. 클록 발생기(424) 는 짝수 메모리 사이클 및 홀수 메모리 사이클을 정의하는 클록을 제공한다. 여기에 사용된 실례를 들면, 각각의 사이클은 160nsec 이다. 클록 발생기(424) 의 출력은 주소선택회로(422) 에 제공된다. 짝수사이클동안, 메모리(116) 는 짝수 뱅크를 액세스하고 홀수 사이클동안, 메모리(116) 는 홀수 뱅크를 액세스한다. 메모리 주소 그 자체는 데이터가 짝수 뱅크에 있는지 또는 홀수뱅크에 있는지를 알리므로 일단 주소가 선택되면 클록 발생기의 출력을 메모리의 다른 부로 루팅하는 것이 반드시 필요한 것은 아닌 것으로 식별되어야 한다.

주소선택회로(422) 는 각각의 짝수 및 홀수 사이클동안 적합한 뱅크를 액세스하기 위한 주소를 선택하도록 동작한다.

주소선택회로는 바람직하게 하기의 기능을 수행하도록 프로그래밍되었던 반주문형 ASIC의 일부로써 구현된다: NEW 64 신호가 얼리 LVM 주소 카운터(310) 로부터의 주소는 현 메모리 사이클에 적합한 메모리의 뱅크로부터 페칭될 것이라는 것을 카운터(310) 로부터의 뱅크지시신호가 지시할 경우에, 버스(410) 상의 주소는 MUX(412)에서 선택되고 버퍼(408) 는 데이터를 기억하도록 인에이블된다. 그러나, 카운터(310) 로부터 어떤 NEW 64 신호도 없거나 또는 카운터(310) 로부터 주소가 현 메모리 사이클에 적합지 않을 경우에, 재생 사이클이 수행된다. 짝수 메모리 사이클동안, 짝수 재생 카운터(414) 로부터의 주소가 MUX(412)를 통해 패스된다.

홀수 사이클동안, 홀수 재생 카운터(415) 로부터의 주소는 MUX(412)를 통해 패스된다.

어느 카운터가 선택되든지, 그후 주소선택회로(422) 는 신호를 해당 카운터로 전송하여 카운터를 증분시킨다. 또한 어느 재생 주소가 제공되든지, 버퍼(408) 의 입력은 디스에이블되므로 어떤 데이터도 기억되지 않는다.

정규동작시에 메모리 액세스는 짝수 메모리 뱅크로부터의 판독에 따라 짝수 사이클로 개시한다는 것을 고려해야 한다. 카운터(310) 가 매 320nse 마다 64씩 증가하게 되지만, 메모리 사이클은 160nsec 길이이기 때문에, 다음 홀수 메모리 사이클에서, 카운터(310) 는 새로운 주소를 발생하지 않았을 것이다. 따라서, 홀수 재생이 발생할 것이다. 다음의 짝수 메모리 사이클에서, 카운터(310) 는 홀수 뱅크로부터의 판독을 요구할 것이고 그래서 짝수 뱅크가 재생될 것이다. 다음 사이클은 홀수 사이클일 것이고 카운터(310) 는 홀수 뱅크로부터의 판독을 요구할 것이고 발생할 것이다. 순차 주소가 카운터(310) 로부터 요구되기는 한, 상기 사이클은 짝수 뱅크로부터 판독, 홀수 뱅크를 재생, 짝수 뱅크를 재생, 홀수 뱅크로부터 판독을 반복할 것이다.

그러나, 상기 사이클은 모듈의 개시주소가 얼리 LVM 주소 카운터(310) 에 로딩될 때 인터럽트된다. 적합한 리프레싱이 발생한다는 것을 보증하기 위해, 각각의 모듈은 적어도 하나의 짝수 뱅크 재생과 하나의 홀수 뱅크 재생이 발생할 만큼 충분히 길어야 한다. 모듈은 64 벡터 블록에서 일 벡터만을 실행한 이후에 종료할 수 있기 때문에, 두번의 재생을 수행하고 하나의 유용한 벡터만을 제공하는 일 블록을 페치할 만큼 충분한 시간을 허용해야 한다.

상기는 적어도 3개의 다른 64 벡터블록을 페치해야 한다는 것을 의미한다.

따라서, 각각의 모듈에 적어도 192 벡터가 있어야 한다. 192 보다 더 큰 임의의 수가 선택될 수 있다. 바람직한 실시예에 있어서, 256이 선택되었다.

모듈이 짝수 뱅크에서 개시하는지 또는 홀수 뱅크에서 개시하는지에 상관없이 동일한 결과가 초래한다. 각각의 모듈은 메모리의 두 뱅크가 적합하게 재생된다는 것을 보증하기 위해 적어도 193 벡터를 포함해야 한다.

메모리 사이클 클록을 발생시키는 회로는 명백하게 도시되지는 않는다. 그러나, 디지탈 회로가 타이밍 회로를 사용한다는 것은 기술로 공지되어 있고 종래의 설계기법은 요구된 타이밍 회로를 구현하는데 본 발명에 사용된다.

데이터를 패턴 메모리(116) 로 로딩하기 위한 회로는 또한 명백하게 도시되어 있지는 않다. 그러나, 메모리 칩(402)은 시스템 버스(120)에 접속되고 데이터는 버스를 거쳐 메모리로 로딩된다.

본 발명의 바람직한 실시예를 설명해왔지만, 다양한 대안적인 실시예가 구성될 수 있었다. VMT와 MLT는 별개의 메모리에서의 별개의 데이터 구조로써 구현된다는 것으로 설명되었다.

이들 둘로부터의 정보는 일 메모리로 또는 일 데이터 구조로 조합될 수 있었다.

예를들어, 조합된 구조는 패턴메모리의 각각의 모듈의 위치를 포함한 일 리스트의 모듈일 수 있었다.

제 5도는 VMT(206)와 MLT(204)의 대안적인 구현을 도시한다. 제 5도에서, 두 개의 512K x 8비트 메모리( 504 및 506 )는 VMT와 MLT의 정보를 둘다 기억하는데 사용된다.

메모리( 504 및 506 )의 주소라인은 메모리가 함께 주소지정되도록 함께 접속된다.

이들은 16비트의 데이터를 효과적으로 출력하도록 별개의 출력 데이터 라인을 갖는다.

메모리의 상위 주소는 VMT의 정보를 저장하는데 이용된다. 메모리( 504 및 506 )의 일부 임의의 주소는 MLT의 개시로 정의된다. 메모리의 VMT부에 저장된 주소는 상기 개시주소로부터의 오프셋을 나타낸다.

VMT 로부터 주소를 얻기 위해서, VMT 제어기(502) 는 메모리( 504 및 506 )로부터 일 위치를 판독한다. 그후 VMT 제어기(502) 는 MLT의 개시주소를 상기 주소에 추가하고 그 주소에서 메모리( 504 및 506 )의 내용을 판독한다. MLT 의 정보가 바람직한 실시예에서 52비트 길이이기 때문에, 3 이상의 판독동작이 메모리( 504 및 506 )의 연속주소로부터 수행된다. 모든 정보 판독은 VMT 제어기(502) 에 의해 카운터( 308 및 310 )에 제공된다.

VMT 제어기(502) 는 종래에 본 기술에 사용된 것과 같은 반 주문형 ASIC로써 구현될 수 있다. 이것은 상술된 카운터, 레지스터, 및 제어논리를 포함한다.

또다른 실례로써, VMT RAM은 일 패턴을 구성하는 단일 리스트의 모듈을 포함한 것으로 설명되었다. 다수의 패턴이 어떤 메모리를 리로딩할 필요없이 실행될 수 있도록 VMT RAM에 다수의 리스트의 모듈을 저장하는 것이 가능할 수 있다. 그 실례에서, 제어회로(208) 는 VMT 주소 카운터를 실행할 패턴의 주소로 로딩한다. 다수의 패턴을 구현하기 위한 또다른 방식은 VMT 주소 카운터(302) 를 카운트 업시키거나 카운트 다운시키는 것이다.

일 패턴을 위한 모듈의 리스트는 VMT RAM(304)의 최상부에 기억될 수 있고제2 패턴은 VMT RAM의 최하부에 기억될 수 있다. 0 으로부터 카운터 업함으로써 제1 패턴이 실행된다. 0 으로부터 -1(1의 보수) 로 카운트 다운함으로써 제2 패턴이 실행된다.

메모리 주소가 상기 방식으로 기억된 곳에서, 업 카운터는 개개의 출력비트를 간단히 인버팅함으로써 다운 카운터로 용이하게 전환될 수 있다.

또다른 변형은 메모리 오프셋을 메모리 아키텍처에 병합시키는 것이다.

그 제1 벡터가 아닌 벡터로 모듈을 개시하기 위해서, 오프셋은 얼리 LVM 주소 카운터(310)로 로딩하기전에 MLT RAM(306)에 기억된 개시위치 값에 추가된다.

동일한 오프셋이 모듈 길이 카운터(308) 로 로딩하기전에 모듈 길이로부터 배제된다.

또다른 변형은 다수의 시간동안 VMT(206)에서의 모듈의 리스트를 통한 사이클에 대한 하드웨어를 제어회로(208) 에 포함시키는 것이다.

그 횟수는 시스템 버스(120) 를 거쳐 제공된 프로그램된 값일 수 있다.

상기 방식에서, 패턴이 반복되는 횟수는 유저에 의해 프로그램될 수 있다.

대안적으로, VMT(206)는 각각의 모듈에 대한 반복 카운트를 포함하도록 증대될 수 있다. 상기 방식에서, 모듈이 반복되는 횟수는 프로그래밍될 수 있다.

또다른 변형의 예로써, 모듈의 실행순서는 VMT RAM으로부터 제공된 것으로 설명되었다. 실행할 새로운 모듈이 실행할 다음 벡터보다 훨씬 더 느린 속도로 선택되기 때문에, 실행할 다음 모듈에 대한 정보는 테스터에서의 RAM으로부터 판독되고 있는 것보다 오히려 시스템버스(120) 를 거쳐 제공될 수 있다.

또한, 본 발명에 설명된 메모리 아키텍처는 빠른 테스터 또는 유연성있는 테스터를 형성하기 위해 공지된 기법과 연관하여 사용될 수 있다는 것은 당연하다. 보조 메모리(322)는 서브루틴메모리를 위해 테스터에 종래에 사용된 것처럼 소용량 SRAM일 수 있다.

추가적으로, US 특허 5,270,582, 브라운 등의 고속 타이밍 발생기에 기재된 바와 같은 기법이 테스터를 더빨리 실행시키기 위해 상기 기법과 연관하여 사용될 수 있다.

또한, 바람직한 실시예의 많은 특징은 본 발명에 본질적인 것은 아니다.

예를들어, 오피코드 LVM(116A)은 데이터 LVM(116B)로부터 별개의 데이터 구조로써 도시되어 있다. 이러한 차이는 본 발명에 제한적인 것은 아니다. 데이터와 제어정보는 단일 메모리에 기억될 수 있거나 다수의 메모리를 통해 분배될 수 있다.

그러므로, 본 발명은 첨부된 특허청구범위의 정신과 영역에 의해서만 제한되어야 한다.

제 1도는 본 발명에 따른 테스터 시스템의 블록도,

제 2도는 본 발명의 메모리 아키텍처의 개념도,

제 3도는 제 1도의 테스터의 패턴 발생기를 더욱 상세히 도시하는 블록도,

제 4도는 제 3도의 패턴 발생기의 메모리 및 메모리 제어회로를 더욱 상세히 도시하는 블록도,

제 5도는 본 발명의 벡터 모듈 테이블의 대안적인 구현의 블록도.

Claims

a) 테스트 패턴을 저장하고 복수의 주소라인을 갖는 제1 메모리 수단;

b) 데이터 출력부 및 복수의 주소라인을 갖는 제2 메모리;

c) 제2 메모리의 데이터 출력부 및 제1 메모리 수단의 주소라인에 접속된 출력부로 부터 데이터를 수신하기 위해 접속된 주소 카운터;

d) 제2 메모리의 데이터 출력부로부터 데이터를 수신하기 위해 접속된 입력 및 출력부를 갖는 제2 카운터; 및

e) 제2 메모리의 적어도 일 위치를 액세스하고, 제2 카운터가 소정의 값에 도달하는 것에 반응해서 제2 메모리수단의 적어도 일 위치에 저장된 데이터를 주소카운터 및 제2 카운터에 로딩하는 제어수단을 포함하는 것을 특징으로 하는 테스터 시스템 장치.
제 1항에 있어서, 제어수단에 의해 액세스되는, 제2 메모리내의 위치를 나타내는 주소정보를 연속간격으로 제어수단에 제공하기 위한 수단을 더 포함하고 있는 것을 특징으로 하는 테스터 시스템 장치.
제 2항에 있어서, 주소정보를 연속간격으로 제공하는 수단은 제어수단에 의해 순차적으로 액세스되는, 메모리에 저장된 주소정보의 순위 리스트를 포함하는 것을 특징으로 하는 테스터 시스템 장치.
제 3항에 있어서, 상기 제어수단은 루프의 시작을 나타내는 순위 리스트내의 엔트리를 표시하는 루프의 시작 표시부 및 루프의 종료를 나타내는 순위 리스트내의 엔트리를 표시하는 루프종료의 표시부를 저장하는 메모리 수단을 더 포함하고, 그리고 상기 제어수단은 루프의 종료부에 도달할 때까지 주소정보의 순위 리스트를 순차적으로 액세스하고, 그이후에 루프의 시작 표시부로부터 순위 리스트내의 엔트리를 순차적으로 액세스하기 위한 수단을 더 포함하는 것을 특징으로 하는 테스터 시스템 장치.
제 2항에 있어서, 주소정보를 연속간격으로 제공하기 위한 수단은 제2 카운터가 소정값에 도달하는 것에 반응하여 주소정보를 제공하는 것을 특징으로 하는 테스터 시스템 장치.
메모리에 기억된 명령어를 실행하는데 적합한 고속 디지탈 장치에 있어서,

a) 복수의 명령어를 기억하는데 적합하고, 제1 뱅크와 제2 뱅크로 구성되고, 판독명령에 응답하여 데이터 블록을 출력하는데 적합한 동적 메모리;

b) 주소출력, 및 그 주소출력이 메모리의 데이터 블록의 개시를 알리는 값을 취했다는 것을 표시하고 블록이 메모리의 제1 뱅크에 있는지 또는 제2 뱅크에 있는지를 표시하는 상태출력부를 갖는 주소 카운터;

c) 주소출력을 갖는 제1 재생 주소 카운터;

d) 주소출력을 갖는 제2 재생 주소 카운터;

c) 메모리의 제1 뱅크가 액세스될 것이라는 것을 알리는 제1 상태와 메모리의 제2 뱅크가 액세스될 것이라는 것을 알리는 제2 상태 사이를 교대시키는 메모리 사이클 신호를 발생하기 위한 수단; 및

f) 주소 카운터의 주소출력부, 제1 재생 주소 카운터와 제2 재생 주소 카운터, 메모리 사이클 신호를 발생시키기 위한 수단, 및 주소 카운터의 상태출력부에 응답하여, 각각의 메모리 사이클마다 선택된 주소를 메모리에 적용시키기 위한

주소선택수단으로 구성되어 있고, 상기 선택된 주소는

i) 주소 카운터의 상태출력부가 주소 카운터가 블록의 개시를 알리는 값을 취하고 있다는 것을 표시하고, 데이터 블록이 메모리 사이클 신호가 표시하는 뱅크내에 있을 때, 액세스될 것인 주소 카운터의 주소출력부;

ii) 메모리 사이클 신호가 제1 뱅크가 액세스될 것이라는 것을 알리고, 주소카운터의 상태출력부가 주소 카운터가 블록의 개시를 알리는 값을 취하고 있다는 것을 알리지 않고, 데이터 블록이 메모리 사이클 신호가 알리는 뱅크내에 있을 때, 액세스될 것인 제1 재생 카운터의 주소출력; 및

iii) 메모리 사이클 신호가 제2 뱅크가 액세스될 것이라는 것을 알리고, 주소카운터의 상태출력이 주소 카운터가 블록의 개시를 알리는 값을 취하고 있다는 것을 알리지 않고, 데이터 블록이 메모리 사이클 신호가 알리는 뱅크내에 있을 때, 액세스될 것인 제2 재생 카운터의 주소출력으로 구성되는 것을 특징으로 하는 고속 디지탈 장치.
제 6항에 있어서, 메모리에 접속된 적어도 일 데이터 블록을 수신하는데 적합하고, 주소선택수단에 접속된 인에이블 입력을 갖는 버퍼를 더 포함하고 있고, 그리고 상기 주소선택수단은 주소 카운터의 주소출력이 선택된 주소일 때 버퍼를 인에이블하고 제1 재생 카운터 또는 제2 재생 카운터의 주소출력이 선택된 주소일 때 출력버퍼를 디스에이블하는 수단을 더 포함하는 것을 특징으로 하는 장치.
제 7항에 있어서, 상기 장치는 벡터의 모듈이 메모리에 로딩되어져 있는 테스터이고 모듈의 비순차적 실행순서를 선택하기 위한 수단을 더 포함하고, 상기 선택하기 위한 수단은 주소 카운터에 벡터의 모듈의 개시주소를 로딩하기 위한 수단을 포함하고, 상기 주소 카운터의 상태출력은 모듈의 개시주소가 주소 카운터에 로딩될 때 데이터 블록의 개시를 알리는 것을 특징으로 하는 장치.
제 8항에 있어서, 동적 메모리는 일 기가바이트 이상의 동적 메모리로 구성되는 것을 특징으로 하는 장치.
제 9항에 있어서, 동적 메모리는 복수의 JEDEC SDRAM 칩으로 구성되는 것을 특징으로 하는 장치.
제10항에 있어서, 각각의 메모리 칩은 최대 버스트 데이터 속도를 제공하도록 클록되고 테스터는 상기 최대 버스트 속도의 2분의 1과 동일한 소정 최대속도로 벡터를 실행하는 것을 특징으로 하는 장치.
제11항에 있어서, 각각의 메모리 칩은 적어도 50MHz의 속도로 일 바이트의 데이터를 출력하도록 클록되는 것을 특징으로 하는 장치.
a) 복수의 패턴모듈을 메모리에 로딩하는 단계;

b) 실행될 패턴모듈의 순위 리스트와 각각의 패턴모듈의 메모리에서의 위치를 저장하는 단계;

c) 메모리에 대한 주소를 발생시키는 단계로 구성되고,

상기 c) 단계는 i) 얼리주소를 발생시키기 위해 순위 리스트에서 저장된 제1 패턴모듈의 위치를 이용하는 단계,

ii) 제1 패턴모듈이 종료에 도달할 때까지 주소를 진행하는 단계;

iii) 순위 리스트에서의 연속패턴모듈에 대해 상기 i) 및 ii) 단계를 반복하는 단계에의해 이루어지는 것을 특징으로 하는 테스터를 동작시키는 방법.
제13항에 있어서, 패턴모듈의 순위 리스트와 위치를 저장하는 단계는 모듈의 순위 리스트 및 메모리에서의 각각의 모듈의 위치를 개별적으로 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제14항에 있어서, 패턴모듈의 순위 리스트를 저장하는 단계는 적어도 일 패턴모듈이 순위 리스트의 다수의 위치에서 나타나는, 패턴모듈의 순위 리스트를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제14항에 있어서, 각각의 모듈의 위치를 저장하는 단계는 개시주소와 모듈의 길이를 포함하는 각각의 모듈에 대한 단일 기록을 제2 메모리에 저장하는 단계로 구성되고 순위 리스트를 저장하는 단계는 일 기록의 제2 모듈에 주소를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제16항에 있어서, 메모리에 대한 주소를 생성하는 단계이후, 모듈의 다른 순위 리스트를 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제17항에 있어서, 모듈의 다른 순위 리스트를 저장하는 단계는 메모리에 저장된 복수의 모듈의 부분을 변경시키지 않고 다른 순위 리스트를 저장하는 단계를 포함하는 것을 특징으로 하는 방법.
제13항에 있어서, 메모리에 대한 주소를 발생시키는 단계는

a) 순위 리스트에서의 소정의 패턴모듈이 실행되었을 때 검출하는 단계;

b) 순위 리스트에서의 제2 소정 위치에서 개시하는 순위 리스트에서의 패턴 모듈의 실행을 반복시키는 단계를 포함하는 것을 특징으로 하는 방법.
제19항에 있어서, 패턴모듈의 실행을 반복시키는 단계는 소정 횟수만큼 소정의 패턴 모듈의 실행을 반복시키는 단계를 포함하는 것을 특징으로 하는 방법.
a) 메모리에 순차적인 순서로 저장된 복수의 벡터로 각각 구성된 복수의 패턴모듈을 동적 RAM 메모리의 비순차적 위치에 로딩하는 단계;

b) 순차적인 순서로 모듈중 하나로부터 벡터를 검색하고 검색된 벡터를 실행속도로 실행하는 단계;

c) 순차적인 순서로 벡터를 검색하면서 제1 재생 속도로 동적 RAM 메모리를 재생하는 단계;

d) 제2 패턴모듈로부터 벡터를 검색하고, 벡터가 제1 모듈로부터 제2 모듈로 전환하는 동안 실행속도로 연속적으로 실행되도록 검색된 벡터를 실행속도로 실행하는 단계;

e) 얼리에 제2 패턴모듈로부터 벡터를 검색하면서 제1 재생 속도보다 더 느린 제2 재생 속도로 동적 RAM을 리프시하는 단계; 및

f) 동적 RAM을 제2 재생 속도로 재생한 이후에 동적 RAM을 제1 재생속도로 재생하는 단계로 구성되는 것을 특징으로 하는 테스터를 동작시키는 방법.