KR100492235B1 - 자동테스트장치회로테스터내에서의테스트패턴연결및루핑방법 - Google Patents

자동테스트장치회로테스터내에서의테스트패턴연결및루핑방법 Download PDF

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Abstract

회로를 테스트하는 테스터에서 테스트 벡터를 제공하는 방법 및 장치. 패턴 및 패턴 연결 정의(pattern chaining definition)는 테스터의 패턴 데이터 메모리에 모두 저장된다. 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터에 대한 패턴 데이터를 지닌다. 패턴 연결 정의는 패턴에 대한 순차적 순서를 구체화하고 각 패턴의 패턴 데이터 메모리에서 위치를 구체화한다. 실시예들은 다음의 특징들은 포함할 수 있다. 패턴은 중단없이 판독되는 비인접 위치에 저장될 수 있다. 각 패턴은 패턴 데이터 메모리내의 임의 테스트 벡터 위치에서 개시 및 종결될 수 있다. 연속적인 테스트 주기에 걸쳐 진행하는 기능적 테스트를 실행하는 경우, 패턴 연결 정의는 패턴 데이터 메모리로부터 판독되고 각 패턴을 위치결정하는데 사용되며, 각 패턴의 패턴 데이터는 중단없이 기능적 테스트의 테스트 주기에 테스트 벡터를 제공한다. 또다른 실시태양에서, 하나 이상의 테스트 벡터를 포함하는 패턴 프로그램 및 루프 정의는 패턴 데이터 메모리에 저장된다. 패턴 프로그램은 테스트 벡터의 세트에 대한 순서를 한정하며, 루프 정의는 테스트 벡터의 루프를 구체화한다. 루프를 포함하는 기능적 테스트를 실행하는 경우, 루프의 테스트 벡터는 루프 종결 조건이 발생될 때 까지 무한정 수의 시간을 판독한다. 루프의 제 1 루프 테스트 벡터는 패턴 프로그램의 초기 테스트 벡터일 필요가 없다. 또다른 실시태양에서, 테스터는 패턴 데이터 메모리에 저장된 패턴 연결 정의를 가리키는 시작 주소 레지스터 및 패턴 데이터 메모리에 저장된 현재 패턴을 가리키는 현재 패턴 포인터 레지스터를 포함하는 연결 제어 레지스터; 패턴 데이터 출력 시퀀서; 및 패턴 데이터 메모리와 패턴 데이터 출력 시퀀서 사이에 연결된 패턴 데이터 버퍼 메모리를 지닌다.

Description

자동 테스트 장치 회로 테스터 내에서의 테스트 패턴 연결 및 루핑 방법{TEST PATTERN CHAINING AND LOOPING IN ATE CIRCUIT TESTER}
본발명은 전자 회로를 테스트하는 자동 테스트 장치("ATE")테스터내의 패턴 메모리에 액세스하는 방법, 특히 프로세서-퍼-핀(processor-per-pin)구조를 사용하는 시스템내의 패턴 메모리에 액세스하는 방법에 관한 것이다. 이와같은 한 시스템은 공유된 미국특허 제 5,212,443호에 기술되어 있다.
프로세서-퍼-핀 구조에서, 테스터는 국부 시퀀서를 지니는데, 이들 각각은 시험중 디바이스("DUT")의 핀에 이벤트(event)를 제공하도록 프로그램 가능하다. 이러한 종류의 시스템에서, 각각의 국부 시퀀서는 글로벌 클록 및 기타 글로벌 신호에 대하여 이벤트를 발생시킨다. 특징적으로, 각 국부 시퀀서는 서로다른 시퀀서가 동일한 테스트 주기에 서로다른 이벤트를 제공할 수 있도록 개별적으로 프로그램 가능하다. 또한 특징적으로, 각 국부 시퀀서는 이벤트를 저장하는 메모리 및 테스트 벡터를 저장하는 개별 국부 메모리를 지닌다.
테스터는 각 벡터내의 핀 각각 및 가 테스트 주기내의 한 벡터에 1 또는 2 비트의 패턴 데이터를 제공한다. 테스터는 4 비트 이상의 깊이를 갖는 테스트 벡터를 제공할 수 있다. 국부 메모리의 실 데이터 저장 구성요소는 일반적으로 한 세트의 동적 랜덤 액세스 메모리(DRAM)디바이스 또는 동기 DRAM 디바이스인데, 이의 고 평균 데이터 속도는 요구되는 리프레시 사이클 및 셋업 시간에 의해 인터럽트 받기 쉽다. 따라서 공유된 미국특허 제 5,122,988호에 기술된 것과 같은 FIFO(선입선출)구조를 통해 국부 메모리로부터 패턴 데이터를 제공하는 것이 유리한데, 상기 특허는 본원에 참고로 반영되어 있다.
집적회로 디바이스의 사이즈 증가 및 복잡성에 적합하도록, 자동 테스트 장치는 동작 유연성의 증가를 성취해야 한다. 본발명은 테스터가 기능적 테스트를 진행하는 동안 패턴 데이터가 액세스될 수 있는 방법의 유연성(flexibility)을 증가시키는 장치 및 방법에 관한 것이다.
일반적으로, 한 실시태양에서, 본발명은 회로를 테스트하는 테스터에서 테스트 벡터를 제공하는 방법을 특징으로 한다. 본방법은 한 세트의 적어도 두개의 패턴 및 패턴 연결 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계를 포함한다. 각각의 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터에 대한 패턴 데이터를 포함하며; 패턴 연결 정의는 세트내의 패턴에 대한 순차적 순서를 구체화하고 세트내의 각 패턴의 인접 저장된 패턴 데이터의 패턴 데이터 메모리에서 위치를 구체화한다. 본발명의 바람직한 실시예들은 하나 이상의 다음 특징들을 포함한다. 패턴 데이터 메모리는 프로세서-퍼-핀 테스터 구조내의 테스터 핀과 연관된 퍼-핀 국부 메모리를 포함하며, 퍼-핀 국부 메모리는 핀과 연관된 패턴 데이터의 일부를 저장하고 패턴 연결 정의를 저장하도록 동작한다. 테스터는 핀당 국부 시퀀서를 지니는 프로세서-퍼-핀 테스터 구조를 지니며 실질적으로 모든 테스터의 국부 시퀀서는 테스트 벡터를 저장하는 패턴 데이터 메모리를 지닌다. 패턴은 패턴 데이터 메모리에서 비인접한 위치에 저장될 수 있다. 패턴 세트내의 모든 패턴은 패턴 세트내의 기타 모든 패턴과 다를 수 있다. 패턴 연결 정의는 패턴 위치의 리스트를 포함한다. 각각의 패턴은 패턴 데이터 메모리내의 테스트 벡터 위치에서 개시 및 종결될 수 있다. 패턴 연결 정의는 패턴의 개시 주소 및 패턴의 종결 주소에 의해 패턴의 위치를 구체화한다. 개시 주소 및 종결 주소 모두는 패턴 데이터 메모리의 특정 워드에서 특정 비트를 식별하는 비트 주소이다. 패턴 연결 정의는 패턴 데이터 메모리 및 패턴 길이내의 주소에 의해 패턴 위치를 명시한다. 이 방법은 제 2 세트의 적어도 두개의 패턴 및 제 2 패턴 연결 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계를 또한 포함한다. 연속적인 테스트 주기(각 테스트 주기는 테스트 벡터를 필요로함)동안 테스터 상에서 기능적 테스트를 실행하는 경우, 이 방법은 패턴 데이터 메모리로부터 패턴 연결 정의를 판독하는 단계; 순차적으로 각 패턴의 패턴 데이터 메모리에서 위치를 식별하도록 패턴 연결 정의를 사용하는 단계; 및 패턴 연결 정의에서 식별된 위치로부터 순차적으로 패턴을 판독하고 중단없이 각 테스트 주기에 테스트 벡터를 연속적으로 제공하도록 각 패턴의 패턴 데이터를 판독하는 단계를 포함한다. 패턴은 패턴이 실행되는 명령에 무관한 명령으로 패턴 데이터 메모리에 저장될 수 있다. 각 테스트 주기의 길이는 10 나노초 미만일 수 있다. 테스트 벡터는 1, 2, 4 이상의 비트의 깊이를 갖는다. 패턴 데이터 메모리로부터 패턴을 판독하는 동작은 패턴 데이터 메모리로부터 패턴 연결 정의를 판독하는 동작이 개입될 수 있다. 이 방법은 패턴 데이터 메모리로부터 패턴 데이터를 판독하고 나서 버퍼 메모리에 패턴 데이터를 저장하는 단계; 및 버퍼 메모리로부터 각 테스트 벡터에 대한 패턴 데이터를 판독하는 단계를 또한 포함한다. 패턴 데이터는 패턴 데이터 메모리로부터 판독되고 테스트 벡터의 비트 깊이를 초과하는 워드 사이즈를 지니는 패턴 데이터 워드의 유닛내의 버퍼 메모리에 저장되며; 이 방법은 연속적인 각 테스트 주기동안 패턴 데이터 워드로부터 패턴 데이터에 대한 패턴 데이터를 추출하는 단계를 또한 포함한다. 패턴내의 제 1 테스트 벡터를 추출하는 단계는 기타 다른 패턴 데이터 워드 경계선상의 제 1 패턴 데이터 내에서 제 1 테스트 벡터에 대한 패턴 데이터를 검색하는 단계를 포함한다. 테스터는 핀당 국부 시퀀서를 지니는 프로세서-퍼-핀 테스트 구조를 지니며 실질적으로 테스터의 모든 국부 시퀀서는 테스트 벡터를 저장하는 패턴 데이터 메모리를 지닌다.
일반적으로, 또다른 실시태양에서, 본발명은 패턴 프로그램 및 루프 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계를 포함하는 테스트 벡터를 제공하는 방법을 특징으로 한다. 패턴 프로그램은 패턴 데이터 메모리에 저장된 하나 이상의 테스트 벡터의 세트를 포함하는데, 각 테스트 벡터는 시험중 디바이스의 하나 이상의 핀 각각에 대한 한 테스트 주기동안 패턴 데이터를 포함한다. 패턴 프로그램은 테스트 벡터의 세트에 대한 순서를 정의하며, 루프 정의는 테스트 벡터의 세트에서 제 1 루프 테스트 벡터로부터 개시되고 테스트 벡터의 세트에서 최종 루프 테스트 벡터로 종결되는 테스트 벡터의 루프를 구체화한다. 루프를 포함하는 기능적 테스트를 실행하는 단계는 패턴 프로그램에서 테스트 벡터를 판독하는 단계를 포함하는데, 판독 동작은 루프 종결 조건이 발생할 때 까지 제 1 루프 테스트 벡터로부터 최종 루프 테스트 벡터를 통해 무정의의 시간을 판독한다. 본발명의 바람직한 실시예는 하나 이상의 다음의 특징을 포함한다. 패턴 프로그램은 패턴 데이터 메모리내의 인접한 위치에 저장된다. 루프의 제 1 루프 테스트 벡터는 패턴 프로그램의 초기 테스트 벡터일 필요가 없다. 제 1 테스트 벡터 및 최종 테스트 벡터는 패턴 데이터 메모리내의 워드 경계선상에 저장될 필요가 없다. 테스트 벡터를 판독하는 단계는 패턴 데이터 메모리로부터 패턴 데이터를 판독하고 버퍼 메모리에 판독된 패턴 데이터를 저장하는 단계; 기능적 테스트의 각 테스트 주기에 패턴 데이터로부터 테스트 벡터를 제공하도록 버퍼 메모리로부터 패턴 데이터를 판독하는 단계를 부가적으로 포함한다. 루프 사이즈는 버퍼 메모리의 사이즈 보다 더 크다. 패턴 프로그램은 적어도 두개의 패턴 세트 및 패턴 연결 정의를 포함하는데, 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터이며 패턴 연결 정의는 세트내의 패턴에 대한 순차 순서를 구체화하고 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 구체화하며; 테스트 벡터의 루프는 패턴 연결 정의에 의해 구체화된 순서에서 취해진 세트내의 하나 이상의 패턴으로 구성된다. 루프의 제 1 패턴은 개시-루프 플래그에 의해 패턴 연결 정의에서 식별되며; 루프의 최종 패턴은 종결-루프 플래그에 의해 패턴 연결 정의에서 식별된다.
일반적으로, 또다른 실시태양에서, 본발명은 패턴이 기능적 테스트에서 실행되는 순서를 재순서하는 방법을 특징으로 한다. 이 방법은 적어도 두개의 패턴 세트 및 패턴 연결 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계를 포함하는데, 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터를 포함하고, 각 테스트 벡터는 시험중 디바이스의 하나 이상의 핀 각각에 대한 한 테스트 주기동안 패턴 데이터를 포함하며, 패턴 연결 정의는 세트내의 패턴에 대한 순차적 순서를 구체화하며; 상기 방법은 세트내의 패턴에 대한 서로다른 순차적 순서를 구체화하도록 패턴 연결 정의를 변경하는 단계; 및 패턴이 패턴 데이터 메모리로부터 판독되고 기능적 테스트에 사용되는 순서를 결정하도록 기능적 테스트를 실행하는 동안 변경된 패턴 연결 정의를 판독하는 단계를 포함한다.
일반적으로, 또다른 실시태양에서, 본발명은 회로를 테스트하는 테스터에서 기능적 테스트시 실행되는 패턴을 변경하는 방법을 특징으로 한다. 이 방법은 적어도 두개의 패턴 세트 및 패턴 연결 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계를 포함하는데, 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터를 포함하고, 각 테스트 벡터는 시험중 디바이스의 하나 이상의 핀 각각에 대한 한 테스트 주기동안 패턴 데이터를 포함하며, 패턴 연결 정의는 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 구체화하며; 상기 방법은 세트내의 선택된 패턴에 대한 서로다른 위치를 구체화하도록 패턴 연결 정의를 변경하는 단계; 및 기능적 테스트에 사용되는 패턴을 위치결정하도록 기능적 테스트를 실행하는 동안 변경된 패턴 연결 정의를 판독하는 단계를 포함한다. 본발명의 바람직한 실시예는 하나 이상의 다음의 특징을 포함한다. 패턴 연결 정의의 변경은 패턴 데이터 메모리에서 선택 패턴의 테스트 벡터를 이동시키지 않고 선택 패턴의 구체화된 개시 위치를 변경시켜 선택 패턴을 축소하는 단계를 포함한다. 패턴 연결 정의의 변경은 패턴 데이터 메모리에서 선택 패턴의 테스트 벡터를 이동시키지 않고 선택 패턴의 구체화된 종결 위치를 변경시켜 선택 패턴을 축소하는 단계를 포함한다. 패턴 연결 정의는 세트내의 패턴에 대한 순차적 순서를 구체화하고 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 구체화하며; 패턴 연결 정의의 변경은, 패턴 데이터 메모리에 새로운 패턴을 저장하고 패턴내의 선택 패턴의 정의를 새로운 패턴에 대한 정의로 대체시켜 선택 패턴을 대체시키도록 새로운 패턴을 형성하는 단계를 포함하며, 새로운 정의는 새로운 패턴의 패턴 순서에서 장소를 새로운 패턴의 패턴 데이터 메모리에서 위치를 구체화한다.
일반적으로, 또다른 실시태양에서, 본발명은 자동 테스트 장치의 회로 테스터를 특징으로 한다. 테스터는, 테스트 벡터 및 패턴 연결 정의를 저장하도록 동작하고 앞서 저장된 테스트 벡터 및 패턴 연결 정의를 사용가능하도록 부가적으로 동작하는 패턴 데이터 메모리; 패턴 데이터 메모리에 저장된 패턴 연결 정의 를 가리키는 개시 주소 레지스터 및 패턴 데이터 메모리에 저장된 현재 패턴을 가리키는 현재 패턴 포인터 레지스터; 패턴 데이터 출력 시퀀서; 및 패턴 데이터가 패턴 데이터 메모리에 의해 사용가능해지는 동안 패턴 데이터 메모리로부터 판독된 패턴 데이터를 수신 및 저장하도록 커플링되고 패턴 데이터가 패턴 데이터 출력 시퀀서에 의해 요구되는 동안 패턴 데이터를 전달하도록 연결된 패턴 데이터 버퍼 메모리를 포함한다. 패턴 데이터 출력 시퀀서는 테스터 상에서 기능적 테스트가 진행되는 동안 각 테스트 주기에 대한 벡터 비트 깊이에 의해 정의된 많은 패턴 데이터 비트를 제공하도록 동작한다. 본발명의 바람직한 실시예는 하나 이상의 다음의 특징을 포함한다. 현재 패턴 포인터 레지스터는 콘텐츠(contents)가 현재 패턴의 개시 및 종결을 정의하는 한쌍의 레지스터중 하나이다. 테스터는 패턴 연결 정의에서 현재 엔트리를 가리키는 현재 정의 포인터 레지스터를 부가적으로 포함한다. 버퍼 메모리는 선입선출 메모리이다. 테스터는 패턴 데이터의 워드에서 패턴 개시 및 종결의 비트 위치를 식별하도록 동작하는 개시/종결 선입선출 메모리를 부가적으로 포함한다. 테스터는 프로세서-퍼-핀 구조를 지니며, 패턴 데이터 메모리, 연결 제어 레지스터, 버퍼 메모리 및 패턴 데이터 출력 시퀀서 모두는 테스터의 핀과 결부된 국부 시퀀서의 구성요소들이다. 테스터는 루프의 개시에 해당하는 패턴 연결 정의에서 엔트리를 가리키는 최종 루프 패턴 정의 포인터 레지스터를 부가적으로 포함한다.
본발명의 이점들 가운데에는 다음중 한가지 이상이 있다. 연결된 패턴은 한 패턴의 종결과 다음 패턴의 개시 사이에 중단없이 실행될 수 있다. 패턴은 패턴 리스트내의 패턴 개시 및 종결 주소를 단일 벡터의 입상으로 편집하여 편집될 수 있다. 특정한 패턴은 패턴 데이터 메모리에 복사 또는 리로드되지 않고서 기능적 테스트에 여러 번 사용될 수 있다. 기능적 테스트는 중단없이 - 예컨대 집적회로를 진단 평가하는데 몇분동안 - 무정의 반복될 수 있다. 한 패턴 또는 실제 비제한적인 길이의 패턴 세트가 반복될 수 있다. 실제 비제한적인 수의 패턴이 서로 연결될 수 있다. 기능적 테스트에서 패턴의 재순서 및 임의 패턴의 추가 또는 삭제는 패턴 데이터를 리로드 또는 이동시키지 않고 이행될 수 있다. 기능적 테스트에 대한 패턴은 패턴 데이터를 리로드 또는 이동시키지 않고 하나 만큼 작은 벡터를 삭제하도록 편집될 수 있다. 기능적 테스트에 대한 패턴 리스트내의 특정 패턴들은 패턴 데이터를 리로드 또는 이동시키지 않고 패턴의 어느 한 종결로부터 하나 만큼 작은 벡터를 삭제하도록 편집될 수 있다. 특정 패턴은 패턴 데이터를 리로드 또는 이동시키지 않고 하나 만큼 작은 벡터를 삭제하도록 두개의 패턴으로 분할될 수 있다. 두개의 테스트 헤드상에 테스트용 테스트 벡터를 저장하기에 충분히 큰 두개의 테스트 헤드 및 패턴 데이터 메모리를 지니는 테스터에서, 패턴 데이터 메모리내에 패턴 데이터 및 패턴 연결 정의를 지니는 것은 테스터가 테스트 헤드 사이에서 핑퐁(ping-pong)하고 특정 패턴 연결 메모리를 리로드하지 않고서 개별 테스트를 진행하도록 한다. 패턴 연결 정의 및 패턴 데이터를 퍼-핀(per-pin)베이스 상에 물리적으로 저장시키는 것은 현저한 글로벌 테스트 주기 클록에 대하여 현저한 속도로 패턴을 실행시키도록 핀 세트의 분리를 허용한다.
본발명의 기타 특징 및 이점들은 다음의 설명 및 청구항으로부터 명백해질 것이다.
도 1은 본발명에 따른 테스터 시스템 국부 시퀀스의 일부에 대한 블록 선도이다. 테스터 시스템은 프로세서-퍼-핀 구조를 지닌다. 국부 시퀀스는, 테스트 벡터 데이터(패턴 데이터)를 저장하고 메모리 제어, 액세스 제어 및 요구되는 리프레시 회로를 포함하는 국부 메모리(11), 및 패턴 데이터 FIFO 메모리(12)와 이의 연관 회로를 지닌다. 국부 메모리 회로 및 패턴 데이터 FIFO 메모리는 미국특허 제 5,122,988호에 기술되어 있는 바와같이 제공될 수 있다. 동작시, 국부 시퀀서는 패턴 데이터를 포맷하는 포맷터에 패턴 데이터를 제공하고 시험중 다비이스를 테스트하는 경우에 사용되는 핀 전자기기에 패턴 데이터를 제공한다. 1Mx16 또는 4Mx16 동기 DRAM(SDRAM)으로부터 16 비트 워드 형태로 16Mb, 32Mb 또는 64Mb(메가비트) 등의1 비트 벡터를 제공하는 국부 메모리(11)는 통상적으로 크다. 테스터 동작 모드는 벡터당 핀당 비트수("벡터 비트 깊이")를 정의한다. 따라서, 패턴 데이터 출력 시퀀서(13)로부터의 패턴 데이터 출력(14)은 벡터 비트 깊이에 따라 1, 2, 또는 4 비트 또는 이보다 더 넓을 수 있다.
종래의 동작에서, 국부 메모리(11)는 직선(straight-line) 방법으로 액세스된다. 테스트가 개시되기 전에, 개시 주소 레지스터는 패턴 데이터의 제 1 비트의 국부 메모리 주소로 로딩된다. 테스트가 개시되는 경우, 주소 제어(15)는 표시된 주소로부터 판독하기 시작하고 테스트가 종결될 때 까지 연속하는 주소를 계속 판독한다. 국부 메모리(11)의 물리적 종결이 테스트동안에 도착되는 경우, 국부 메모리 주소 카운터는 주소 0으로 래핑된다.
패턴 연결은 패턴 데이터의 비인접 블록이 국부메모리로부터 끊김없이 검색되도록 하는 국부 메모리 접속방법이다. 인접한 국부 메모리 내에서의 패턴 데이터의 블록은 "패턴" 이라 불린다. 한 세트의 패턴에 대한 "패턴 연결 정의" 는 세트내의 패턴이 기능적 테스트에서 판독될 순서를 그리고 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 선택적으로 구체화한다. 패턴 연결 정의의 한 형태는 패턴 리스트이다. 패턴 연결 및 루핑 동작은 주소 제어 회로(15; 도 1)에서 연결 제어 레지스터(20; 도 2A)에 의해 지원된다.
도 2B에 도시된 바와같이, 국부 메모리(11; 도 1)에 저장된 패턴 리스트(26)는 패턴의 개시 주소 및 종결 주소를 정의하는 두개의 엔트리 - 예컨대 쌍(27) - 에 의해 각각 정의된 하나 이상의 패턴의 리스트이다. 패턴이 1 비트 폭인 경우, 개시 주소 및 종결 주소는 임의 비트 위치에 존재할 수 있으며; 패턴이 2 비트 폭인 경우, 주소의 최하위비트는 0 이어야 하며; 보다 넓은 패턴에 대한 주소는 유사하게 정렬되어야 한다. 예시된 패턴 리스트(26)에서, 리스트 엔트리는 32 비트 폭이다. 비트(29:0)는 패턴 개시 주소(PBAi) 또는 패턴 종결 주소(PEAi)를 유지하는데, 이들 각각은 국부 메모리내의 주소이다. 국부 메모리에 패턴 리스트를 저장하는 것은, 실제 임의 길이의 패턴 리스트가 저장되도록 하고 패턴 연결 및 루핑이 최소한의 부가적 회로로 구현되도록 한다는 점에 있어서 유리하다.
레지스터(22-25; 도 2A)는 패턴 연결 및 루핑을 구현하는데 사용되는 레지스터에 속한다. 패턴 리스트 개시 주소 레지스터(PLSA; 22)는 패턴 리스트내의 제 1 엔트리의 국부 메모리에 주소를 포함한다. 연속적인 패턴 리스트 엔트리는 연속적인 국부 메모리 위치에 존재한다. 패턴 리스트 포인터(PLP)레지스터(23)는 실행될 다음 패턴의 패턴 리스트 엔트리의 국부 메모리에 주소를 포함한다. 패턴 시작 주소(PBA)레지스터(24)는 현재 실행되고 있는 패턴의 제1 데이터 비트의 국부 메모리에 주소를 포함하는 현재 패턴 포인터 레지스터이다. 패턴 종결 주소(PEA)레지스터(25)는 현재 실행되고 있는 패턴의 최종 데이터 비트의 국부 메모리에 주소를 포함한다. 따라서, 패턴은 국부 메모리 바이트 또는 워드 경계에 관계없이 임의 비트 위치에서 개시 및 종결될 수 있다. 패턴 시작 또는 종결 주소에서 30 비트가 사용가능한 상태로, 국부 메모리의 1 기가비트 깊이가 어드레싱될 수 있다.
패턴 연결은 PLSA 레지스터(22)가 로딩되는 경우에 인에이블된다. (연결은 종래의 개시 주소 레지스터가 로딩되는 경우에 디스에이블된다.) 연결 모드내에서의 테스트가 개시되는 경우, 주소 제어기(15; 도 1)는 PLSA 레지스터(22)에 의해 참조된 패턴의 개시 주소(PBAi)에서 국부 메모리로부터 판독되기 시작한다. 한 패턴의 종결이 도착되는 경우, 데이터는 리스트 내에서의 다음 패턴의 개시로부터 페칭된다 - 예컨대 패턴 리스트(26)에서 PEA1 이후 PBA2. 메모리 액세스는 패턴 리스트 포인터(PLP)레지스터(23)가 패턴 리스트내의 최종 패턴 종결 주소 엔트리에 도달할 때 까지 이러한 방식으로 계속된다.
패턴 루핑은 테스터가 패턴 리스트내의 지정된 하나 이상의 패턴에 대하여 루핑되도록 한다. 패턴 리스트내의 각 엔트리는 루프를 정의하도록 설정될 수 있는 태그 비트를 포함한다. 태그 비트가 패턴 개시 주소 엔트리에서 설정되는 경우, 패턴이 루프에서 제 1 패턴임을 나타낸다. 패턴 종결 주소 엔트리에서 설정되는 경우, 패턴이 루프에서 최종 패턴임을 나타낸다. 루프 개시 태그와 만나는 경우, 주소 제어(15; 도 1)는 최종 루프 패턴 시스트 포인터(LLPLP)레지스터(21)에 패턴의 개시 주소 엔트리에 대한 패턴 리스트 포인터 값을 저장하고 국부 메모리로부터 데이터를 계속 검색한다. 제 2 루프 개시와 만나는 경우, 제 2 루프 개시는 제 1 루프 개시를 대신한다. 루프 종결과 만나는 경우, 검색된 다음 데이터는 루프 개시 패턴, 즉 LLPLP 레지스터(21)에 저장되는 패턴 리스트 포인터로부터 나온다. 루핑은 글로벌 루프 탈출 신호가 수신될 때 까지 계속되는데, 이는 주소 제어를 비-루핑 패턴 연결 액세스로 귀환시킨다. 글로벌 루프 탈출 신호를 수신하는 경우, 주소 제어는 패턴 리스트내의 루프 다음에 오는 (있다면) 제 1 패턴으로부터 데이터가 계속되기 전에 또다른 루프 반복에 더하여 현재 루프 반복으로부터 나머지 데이터를 전달한다.
도 3에 있어서, 기능적 테스트가 패턴 연결 모드에서 개시되는 경우, 패턴 리스트 포인터(PLP)레지스터는 패턴 리스트 개시 주소(PLSA)레지스터(단계 31)내의 값으로 로딩된다. PLP 레지스터는 패턴 리스트로부터 현재 패턴의 개시 주소 및 종결 주소를 페칭하는데 사용되고 PBA 레지스터 및 PEA 레지스터(단계 32)에서 이들을 저장한다. 패턴 리스트내의 패턴 개시 주소 엔트리가 루프 태그 비트 세트(비트 31로서 도 2에 도시됨)를 지니는 경우, 엔트리는 패턴 루프의 상부(개시)패턴을 정의한다. 이 경우(단계 33의 예 가지)에, 주소 제어는 루프 모드(단계 34)로 들어가고 최종 루프 PLP(LLPLP)레지스터내의 루프-상부 엔트리에 해당하는 PLP를 저장한다. 그리고 나서 PLP 레지스터는 패턴 리스트(단계36)내의 다음 패턴의 개시 주소를 가리키도록 증가된다. 그 다음에 주소 제어는 PEA 레지스터내의 주소가 도달 때 까지 국부 메모리(단계 37)로부터 패턴 데이터를 페칭하도록 PBA 레지스터를 사용한다. PEA 레지스터내의 주소에 도달되는 경우, 이것이 루프의 종결(단계 38의 가지가 아님)이 아니며 패턴 리스트내의 최종 패턴(단계 39의 가지가 아님)이 아닌 경우, 주소 제어는 PLP 레지스터(단계 32)를 통해 다음 패턴의 개시 및 종결 주소를 페칭하고 나서 설명된 바와같이 다음 패턴의 패턴 데이터(단계 37)를 판독하기 시작한다.
이 메모리 액세스 프로세스는 주소 제어가 종결 주소와 만날 때 까지 계속되는데, 이 주소의 종결 태그 비트는 이것이 패턴 리스트(단계 39)내의 최종 패턴임을 나타낸다. 패턴 리스트의 종결과 만나는 경우, 주소 제어는 패턴 데이터에 대한 국부 메모리의 판독을 계속하는 반면, 패턴 데이터 FIFO 메모리가 빌 때 까지 패턴 데이터 FIFO 메모리(12; 도 1)로부터 패턴 데이터를 계속 클록킹한다. 메모리 액세스 프로세스는 테스트를 종결하는 글로벌 신호에 의해 또한 중단될 수 있다.
연이은 테스트가 개시되는 경우, PLP 레지스터는 PLSA 레지스터의 값으로 다시 로딩되고 프로세스는 개시(단계 31)로부터 다시 개시된다.
주소 제어가 루프 모드(단계 33의 예 가지를 참조)에 있고 주소 제어는 루프 태그 비트가 설정(단계 38의 예 가지)되는 종결 주소와 만나며 글로벌 루프 탈출 신호가 수신(단계42의 아니오 가지)되지 않은 경우, 페칭된 다음 패턴은 패턴 리스트 엔트리가 LLPLP 레지스터에 저장된 루프-상부 패턴인데, 이는 PLP 레지스터(단계 40)내로 로딩된다. 주소 제어는 PLP 레지스터(단계 32)를 통해 루프-상부 패턴의 개시 및 종결 주소를 페칭한다.
글로벌 루프 탈출 신호는 탈출신호가 수신되는 패턴 루프 반복의 종결시에 주어지는 효과이다(스텝42). 루프 탈출 신호는 주소 제어기가 루프 모드를 탈출하는 것을 초래한다(스텝 43). 패턴 루프의 종결이 또한 패턴 리스트의 종결이면, 패턴 리스트 프로세스는 종결된다. 그렇지 않으면, 프로세스는 패턴 리스트의 다음 패턴으로 계속된다(스텝32).
다시 도 1에 관해 언급하면, 국부 메모리(11)가 패턴 데이터의 저장을 위하여 DRAM 또는 SDRAM 같은 디바이스를 포함할 때, 요구되는 패턴 데이터 출력 속도는, 이러한 디바이스가 리프레시 및 행 전환 같은 하우스키핑 기능에 주기적으로 시간이 들지라도, 유지되어야만 한다. 유지되어야만 하는 상기 출력 속도는 이벤트(event)당 포맷터에 제공되는 패턴 데이터의 비트수(즉, 테스트 벡터 비트 깊이) 및 테스터의 이벤트 속도의 곱이다. 예를 들면, 각 이벤트당 4 패턴 비트가 제공되고 테스트 벡터가 200MHZ에서 가동된다면, 유지 패턴 데이터 출력 속도는 800Mb/S(초당 메가비트)이어야 한다.
국부 메모리(11)의 어떤 실시예에 있어서, 패턴 데이터는 SDRAM에 저장된다. SDRAM은 2개의 버스트 길이로써 작동되고, 그러므로 액세스는 항상 쌍으로 일어나며, 쌍의 제 1 워드는 짝수 주소이다. 행의 연속되는 워드에 대한 액세스는 빠르게 진행하지만, 하우스키핑은 높은 시간 손실을 가진다. 이 손실은 행 전환에 요구되는 시간을 포함하는데, 행전환은 SDRAM에 대한 다음 액세스가 현재의 활성 행 및 리프레시에 대해 요구되는 시간 이외의 것일 때마다 발생한다. 하나의 행 전환은 패턴의 종결로부터 패턴 리스트의 다음 엔트리로 통상 발생한다. 패턴 리스트는 16-비트 경계선에서 시작하고, 32-비트 경계선에서 시작할 것을 요구하지 않으므로, 패턴 주소 쌍의 판독은 2개의 16-비트 워드 각각의 3개 버스트만큼의 판독을 요구할 것이다. 기껏해야 하나의 행 전환이 이 동작에서 발생할 것이고, 3개 버스트의 어떠한 2개 사이에서 발생할 것이다. 제 3 행 전환은 PBA 레지스터가 참조하는 행이 활성화되었을 때 발생할 것이다.
패턴 데이터(FIFO)는 최고일 때(full), 행 전환, 패턴 전환 및 리프레시의 최악- 경우 조합일 경우에 인터럽트되지 않고 패턴 데이터 공급을 계속할 수 있을 만큼 충분히 길어야 한다. 20나노초 버스트에서 2개의 16-비트 워드를 전달하는 SDRAM으로써 800Mb/S의 출력 데이터 속도를 유지하기 위하여, 42 워드 크기의 패턴 데이터 FIF0는 최악- 경우 요구조건에 대한 약 20%의 여유분을 제공한다. 리프레시 및 행 전환 사이의 기타의 최악- 경우 상호작용의 가능성을 배제하기 위하여, 주소 제어기는 행 종결의 2개의 판독내의 리프레시를 방해한다. 추가적으로, SDRAM 디바이스로부터의 최악- 경우 데이터 전달 드롭아웃을 수용하기 위하여, 만약 패턴 데이터 FIFO의 워드수와 SDRAM에 대한 현저한 실제 액세스의 수의 합계가, 최악- 경우 드롭아웃 도중 패턴 데이터 FIFO로부터 전달되어야만 하는 워드의 수보다 작은 경우, 리프레시가 저지된다.
최악-경우 드롭아웃에 연이은 드롭아웃은, 리프레시, 패턴 전환, 또는 행 전환에 기인한다. 최초의 패턴 전환이 일어나는 시간은 최소 패턴 길이에 의해 결정된다. 행 전환은 워드의 행이 페칭된 이후 또는 패턴 전환의 결과로서 발생한다. 최소 패턴 길이는 패턴 데이터 FOFO가, 최악- 경우 드롭아웃을 만드는 다음 상황을 만나기 이전에 리필하는 것을 허용하도록 선택되어져야 한다. 최악- 경우 드롭아웃은 행의 처음에서 시작하는 액세스로 끝나기 때문에, 국부 메모리가 256 비트 길이인 행을 가진 SDRAM의 16 뱅크로 순서될 때, 패턴이 4K비트(각 16 메모리 뱅크로부터의 단일 행으로부터의 256 비트)보다 길지 않는 한 더 이상의 행 전환은 다음 패턴이전에는 일어나지 않는다. 패턴 데이터 FIFO가 다음 최악- 경우 상황(다음 리프레시에서 일어날 수 있는)을 조종하기에 충분한 워드를 함유하는 것을 보증하기 위하여, 최소 패턴 길이는 패턴 전환 손실 그 자체보다 길지 않은 몇 개의 워드로 보존적으로 특정화되고, 그리하여, 각 최소-길이 패턴 판독에 대하여, 패턴 데이터 FIFO는 다음 리프레시 이전에 궁극적인 최종적으로 최고일 때까지 몇 개의 워드를 얻는다. 각 이벤트당 1, 2 또는 4 비트가 전달되느냐에 따라, 최소 패턴 길이는, 200MHZ에서 가동하고 SDRAM을 사용하는 테스터를 사용하여, 대략 80, 176, 및 512 비트이다. 패턴 길이 요구조건은 제 1 및 최종 패턴이 패턴 루프 내에 있지 않는 한, 제 1 및 최종 패턴에는 적용하지 않는다; 패턴 데이터 FIFO는 테스트가 시작되기 이전에 예비부하되고, 패턴 리스트의 최종 패턴은 테스트의 최종 패턴이다. 패턴 길이 요구조건의 실시는 기능 테스트를 만들고 편집하는데 사용되는 테스트 개발 소프트웨어에 유리하게 맡겨질 것이다.
글로벌 루브 탈출 신호가 각 국부 시퀀서의 주소 제어의 작동으로 동기화되는 것을 요구하지 않고, 다중 국부 시퀀서가 동일한 횟수의 패턴 메모리 루프를 수행하는 것을 보증하기 하기 위한 간편한 방법으로서, 루프 몸체의 길이는 패턴 데이터 FIFO의 길이를 초과할 것이 요구된다. 예를 들면, 40개 16-비트 워드의 패턴 데이터 FIFO이면, 루프 몸체의 길이는 최소한 640 비트이어야만 한다. 패턴 데이터 출력 시퀀서(13)에 의한 패턴 데이터(14)의 전달은 테스터 글로벌 이벤트 클록과 동기화되어야만 하고, 반면 국부 메모리(11)로부터의 패턴 데이터의 페칭은 글로벌 이벤트 클록과 동기화할 필요가 없는 클록상에서 유리하게 행해진다. 이러한 배경에서, 최소 루프 몸체 길이 요구조건은 루프 몸체의 하나 이하의 반복이 어떠한 때에도 패턴 데이터 FIFO(12)내에 존재하고, 그럼으로써, 각 국부 시퀀서 주소 제어기에 동기화될 필요없이, 테스터의 모든 국부 시퀀서를 가로지르는 동일한 반복을 글로벌 루프 탈출 신호가 종결시키는 것을 가능하게 한다. 이것은 예정된 또는 프로그램된 반복수 없이도, 신호가 예를 들면 테스트하의 디바이스상에서 검출될 때까지, 테스터의 모든 국부 시퀀서가 루프되도록 정의되는 것을 가능하게한다. 루프 몸체 길이 요구조건의 실시는 기능 테스트를 만들고 편집하는데 사용되는 테스트 개발 소프트웨어에 유리하게 맡겨질 수 있다.
패턴 데이터 FIFO(12)는 패턴 데이터 출력 시퀀서(13)에 18-비트의 워드를 제공한다. 이들 중, 16 비트는 국부 메모리(11)로부터 수신한 패턴 데이터 워드이다. 추가의 2 비트는 루프 비트 및 패턴 종결 비트이다. 루프 비트는 루프 몸체의 일부분인 주소 제어기(15)에 의해, 각 워드마다 설정된다; 패턴 종결 비트는 패턴 리스트의 종결시에 설정된다-이것은 패턴 리스트 엔트리 상의 비트 30(종결 태그)에 상응한다(도 2B 참조).
개시/종결 FIFO(17)은 패턴을 개시 또는 종결하는 워드내의 비트를 인식하기 위하여 시퀀서(13)에 의해 요구되는 정보를 제공하는데, 패턴은 16-비트 워드의 어떠한 비트 상에서도 개시 또는 종결할 수 있기 때문이다. 이것은 유리하게도, 패턴 데이터 FIFO가 완전 워드로 채워지는 것이 가능하게 한다. 개시/종결 FIFO(17)의 요구되는 크기는 한번에 얼마나 많은 패턴이 패턴 데이터 FIFO(12)에 고정될 수 있는지에 달려있다. 개시/종결 FIFO(17)은
(식중, [...]은 첨부된 몫보다 큰 최소 정수를 의미한다.
도 4는 개시/종결 FIFO(17)을 사용하는 논리가 패턴 데이터의 워드내의 적절한 비트에서 패턴을 개시하고 종결하는 것을 도시한다. 개시/종결 FIFO 내의 각 엔트리는 비트 인덱스 쌍을 저장한다-(신호 라인(102)상에 전달된) 패턴의 종결 주소의 낮은 오더(low order) 4 비트 및 (신호 라인(100)상에 전달된) 연속 패턴의 개시 주소의 낮은 오더 4 비트. 패턴 데이터 FIFO(12)의 18-비트 출력은 (신호 라인(50)상에 전달된) 패턴 데이터의 16 비트와 (신호 라인(104)상에 전달된) 패턴 비트 종결을 포함한다. 패턴 비트의 종결은 출력 워드가 패턴 경계선을 함유할 때 온(on)이다. 각 테스트 주기에 대하여, (신호 라인(50)에 전달된) 패턴 데이터의 1, 2, 또는 4개의 16 비트가, 레지스터(54)에 의해 멀터플렉서(52)에 제공되는 선택값에 따르는 멀티플렉서(52)에 의해 선택된다. 선택된 비트는 테스트 주기에 대한 패턴 데이터이다. 각 주기에 대해 선택된 비트수는 상술한 바와 같은, 테스터의 작동 모드에 의해 결정된다. 테스트 주기는 테스터의 국부 시퀀서를 가로질러서 동기화가 유지되는 이벤트 클록 신호 TZ에 의해 정의된다. 공동출원되어, 동시계류중인 미국특허출원 번호 08/790,141호에서 개시된 바와 같이, 스플리트 타이밍(split timing)을 지원하는 테스터내에서, 기능 테스트는 2개의 분리된 이벤트 클록신호 TZ를 가질수 있어서, 핀의 2개의 비결합 세트 각각은 자신의 분리된 테스트 주기 클록에 의해 동기화되는 이벤트를 수행한다. 스플리트 타이밍을 가지더라도, 각 국부 시퀀서는 클록 신호 TZ를 글로벌 동기화 신호로서 처리하고, 이것은 본명세서에 기술될 것이다.
패턴의 개시에서, 레지스터(54)는 패턴의 시작 어드레스의 낮은 오더 4 비트로써 개시되는데, 이 낮은 오더 4 비트는 멀티플렉서(58)가 신호 라인(100)상의 개시/종결 FIFO(17)로부터 수신한다. 레지스터(54)내에 이 값을 가지는 것은 패턴 데이터 FIFO(12)로부터 수신된 16-비트 데이터로부터의 패턴내에서, 멀터플렉서(52)가 적절한 제 1비트를 선택하는 것을 초래한다. 연속하는 각 테스트 주기동안, 레지스터(54)내의 값은 가산기(56)에 의해 1, 2, 또는 4(테스터의 작동 모드에 의해 결정됨)로 증가한다. 추가는 모듈(16)인데, 왜냐하면 16 비트가 패턴 데이터 FIFO로부터 수신되기 때문이다. 결과적인 합계는 멀티플렉서(58)을 통하여 레지스터(54)내에 저장된다. 레지스터(54)는 패턴의 종결에 도달할 때까지, 패턴 데이터 FIFO로부터 데이터가 수신됨에 따라 계속 증가된다. 라인(104)상의 패턴 비트의 종결은 개시/종결 FIFO로부터 엔트리를 페칭할 필요성을 신호하고 비교회로(110)를 인에이블한다. 비교회로(110)는 (신호 라인(102)상) 패턴의 종결 어드레스의 낮은 오더 4비트를 레지스터(54)의 증가된 값(아직 저장되지는 않음)과 비교한다. 이들 값이 같으면, 비교회로(110)은 인에이블되고, 신호 라인(108)상의 비교회로 출력은 실렉터(58)가 (신호 라인(100)으로부터 수신된) 연속 패턴의 개시 어드레스의 낮은 오더 4 비트를 선택하는 것을 초래하는데, 이것은 4 비트 어드레스 비트가 레지스터(54)내로 로딩되는 것을 초래한다. 이 신호는 또한 패턴 데이터 FIFO가 멀터플렉서(52)에 새로운 데이터 워드를 제공하는 것을 초래한다.
도 5는 패턴 리스트 및 글로벌 루프 탈출 신호 내에서 루프 태그 효과를 주는 주소 제어 논리를 도시한다. 도 1, 2A, 및 2B를 참조하여 기술한 바와 같이, 마지막 루프 패턴 리스트 포인터(LLPLP) 레지스터(21)는 루프 개시 주소를 제공하는데, 패턴 종결 주소 내에서 루프 종결 태그 비트를 만나면, 프로세스가 개시 주소로 되돌아온다. 루프 개시 주소는 루프의 제 1 패턴을 가리키는 패턴 리스트 내로의 포인터이다. 루프 개시 주소는 신호 라인(76)에 전달되어 멀티플렉서(75)를 통하여 로딩가능 주소 계수기(86)내로 로딩된다. 주소 계수기(86)의 신호 라인(87)상의 출력은 현재 패턴 리스터 내의 엔트리에 대한 국부 메모리를 어드레스하는데 사용되는 패턴 리스트 포인터 메모리 주소이다.
로딩 신호가 라인(82)에 표명되면(asserted), 패턴 리스트 포인터 주소는 주소 계수기(86)내로 로딩된다. 멀티플렉서(75)에 주어진 선택 신호에 따라서, 주소 계수기(86)내에서 로딩된 패턴 리스트 포인터는 신호 라인(76)으로부터의 루프 개시 주소이거나 또는 신호 라인(77)로부터의 패턴 리스트 개시 주소이다. 만약 현재의 패턴이 루프의 마지막 패턴인 경우, 루프 신호의 마지막 패턴은 라인(78)에 표명되어 멀티플렉서(75)가, 주소 계수기(86)내로 로딩되는 라인(76)상의 루프 개시 주소를 선택하는 것을 초래한다. 그렇지 않은 경우, 패턴의 종결시, 주소 계수기(86)는 그 저장값을 증가시켜서 현재 패턴 리스트내의 다음 패턴의 개시 주소의 국부 메모리 주소를 발생시키고 다시 상응하는 종결 주소의 국부 메모리 주소를 발생시킨다. 주소 계수기(86)는 신호 라인(83)상에 수신된 CLK 신호에 의해 클록된다. 주소 계수기(86)는 적절한 경우 인에이블 신호(도시 안됨)에 의해 증가하도록 인에이블된다.
신호 라인(82)상의 로딩 신호는 다음과 같이 발생된다. 루프의 마지막 패턴의 패턴 종결 주소가 PEA 레지스터(25)(도 2A)로부터 판독될 때, 설정된 루프 태그 비트(비트 31)는 루프 신호의 마지막 패턴이 신호 라인(78)상에 표명되는 것을 초래한다. 국부 메모리로부터 판독된 현재의 메모리 주소가 PEA 레지스터(25)내의 패턴 종결 주소와 동일한 경우, 패턴 종결 주소 도달 신호는 신호 라인(79)상에 표명된다. 통상, 인버터(74)의 출력은 온이고, 그리하여 루프의 마지막 패턴의 마지막 주소에의 도달은 통상 로딩 신호가 AND 게이트(80)와 같이 신호 라인(82)을 로딩하는 것을 초래하고, 이것은 주소 계수기(86)가 루프 개시 주소를 로딩하고 다시 개시로부터 루프 판독을 개시하는 것을 초래한다. 이 프로세스는 루프 탈출 신호가 입력에서 인버터(74)내로 표명될 때 인터럽트되고, 루프 탈출 신호는 루핑 프로세스가 종결하는 것을 초래하는데, 왜냐하면, 루프 탈출 신호는 로딩 신호가 게이트(80)에 의해 발생되는 것을 방해하기 때문이고, 이 결과 루프 조건의 종결은 무시되고 주소 계수기(84)는 루프 개시 주소와 함께 재로딩되지 않는다.
제 2 로딩가능 주소 계수기(88)는 패턴 포인터, 즉 국부 메모리 내의 패턴 데이터를 포인트하는 주소를 제공한다. 통상, 페칭 PBA/PEA 신호는 라인(91)상에 표명되지 않고, 그리하여 신호 라인(92)상의 주소는 주소 계수기(88)로부터 선택되고 국부 메모리내의 패턴 데이터를 포인트한다. 패턴의 종결시, 페칭 PBA/PEA 신호는 라인(91)상에 표명되고 패턴 리스트 포인터는 주소 계수기(86)로부터 선택되고 국부 메모리로부터 패턴 엔트리(개시 및 종결 주소)를 판독하는데 사용된다. 새로운 패턴 개시 주소(PBA)는 신호 라인(84)상에서 주소 계수기(88)로 전달되고, 여기서 패턴 개시 주소는 CLK 신호상에서 증가되고 신호 라인(85)상에 전달된다. 주소 계수기(88)는 적절한 인에이블 신호(도시 안됨)에 의해서 클록상에서 증가되도록 인에이블된다.
글로벌 루프 탈출 신호가 표명되면, 이것은 신호 라인(61)상에서 주소 제어 회로에 도달하고, 여기서 신호 라인(62)상의 테스트 주기 마커 신호 TZ에 의해서 랫치(64)내에서 랫칭된다. 랫칭된 루프 탈출 신호는 AND 게이트(66)내로의 입력으로서 신호 라인(63)상에 제공된다. 게이트(66)내로의 다른 입력은 신호 라인(65)상에서의 루프 신호의 종결이고, 이것은 루프 종결 비트가 패턴 데이터 FIFO(12)로부터의 워드 판독내에서 표명될 때 표명된다. 양 신호가 표명될 때, 게이트(66)는 신호 TZ에 의해서 랫치(68)내에서 랫칭되는 루프 탈출 신호를 표명한다. 랫치(68)로부터 루프 탈출 신호는 신호 라인(71)상의 CLK 신호에 의해서 랫치(70)내에 랫칭된다. 랫치(70)로부터 루프 탈출 신호는 신호 라인(72)상의 인버터(74)의 입력 내로 전달되고, 여기서 탈출 신호의 존재는 상기한 바와 같이, 주소 계수기(86)내로 루프 개시 주소의 재로딩을 방해한다. 두 개의 랫치(68) 및 (70)은 대부분의 주소 제어기 및 FIFO 회로가, 테스트 주기 클록 TZ과 동기화할 필요가 없는 국부 클록 CLK상에서 작동하는 것이 가능하게 한다.
AND 게이트(66)에서 신호 라인(65)상의 루프 신호의 종결이 동시에 모든 국부 시퀀서에 대해 표명되는데, 왜냐하면 국부 시퀀서는 글로벌 신호 TZ에 의해 동기화되기 때문이다. 이것은 각 국부 시퀀서가 루프의 동일한 반복수의 페칭 후 동시에 글로벌 루프 탈출 신호를 보는 것을 보증한다. 이러한 이유로, 각 국부 시퀀서는 동일한 수의 루프를 수행한 후 루프를 탈출한다.
다른 실시예는 다음의 청구범위의 범위내이다. 예들들면, 패턴 리스트는 도시된바와 같이 단순 리스트일 수도 있고 또는 링크된 리스트, 이중 링크된 리스트, 또는 패턴의 포인터 리스트같이 더 복잡한 데이터구조일 수도 있다. 어떤 실시예에서는, 패턴 리스트가 별도의 메모리에 저장될 수 있다. 패턴 데이터 FIFO 및 개시/종결 FIFO의 기능은 단일 구조 내에서 조합될 수 잇다. 패턴을 정의하는 개시 및 종결 주소 쌍은 주소-길이 쌍에 의해 대체될 수 있다. 패턴 루프의 종결을 정의하는 종결 루프 비트 대신, 루프의 길이가 저장될 수 있다. 패턴 리스트의 종결을 정의하는 패턴 리스트 종결 비트 대신, 패턴 리스트의 길이가 저장될 수 있다. 체인 제어 레지스터는 별도의 레지스터로서 수행되거나 또는 요구되는 데이터를 저장하는 보다 큰 메모리 구조로서 수행될 수 있다.
패턴 연결 정의는 패턴에 대한 순차적 순서를 구체화하고 각 패턴의 패턴 데이터 메모리에서 위치를 구체화한다. 패턴은 중단없이 판독되는 비인접 위치에 저장될 수 있다. 각 패턴은 패턴 데이터 메모리내의 임의 테스트 벡터 위치에서 개시 및 종결될 수 있다. 연속적인 테스트 주기에 걸쳐 진행하는 기능적 테스트를 실행하는 경우, 패턴 연결 정의는 패턴 데이터 메모리로부터 판독되고 각 패턴을 위치결정하는데 사용되며, 각 패턴의 패턴 데이터는 중단없이 기능적 테스트의 테스트 주기에 테스트 벡터를 제공한다. 또다른 실시태양에서, 하나 이상의 테스트 벡터를 포함하는 패턴 프로그램 및 루프 정의는 패턴 데이터 메모리에 저장된다. 패턴 프로그램은 테스트 벡터의 세트에 대한 순서를 정의하며, 루프 정의는 테스트 벡터의 루프를 구체화한다. 루프를 포함하는 기능적 테스트를 실행하는 경우, 루프의 테스트 벡터는 루프 종결 조건이 발생될 때 까지 무정의 수의 시간을 판독한다. 루프의 제 1 루프 테스트 벡터는 패턴 프로그램의 초기 테스트 벡터일 필요가 없다. 또다른 실시태양에서, 테스터는 패턴 데이터 메모리에 저장된 패턴 연결 정의를 가리키는 시작 주소 레지스터 및 패턴 데이터 메모리에 저장된 현재 패턴을 가리키는 현재 패턴 포인터 레지스터를 포함하는 연결 제어 레지스터; 패턴 데이터 출력 시퀀서; 및 패턴 데이터 메모리와 패턴 데이터 출력 시퀀서 사이에 연결된 패턴 데이터 버퍼 메모리를 지닌다.
도 1은 본발명에 따른 테스트 시스템의 국부 시퀀서의 일부에 대한 블록 선도;
도 2A는 본발명에 따른 국부 시퀀서에서 사용되는 한쌍의 레지스터를 예시하는 블록 선도;
도 2B는 본발명에 따른 패턴 리스트를 예시하는 블록 선도;
도 3은 본발명에 따른 패턴을 연결 및 루핑(chaining and looping)하는 방법에 대한 흐름도;
도 4는 패턴 데이터 비트 경계선을 찾는 테스트 시스템 국부 시퀀서내의 패턴 데이터 출력 시퀀서에서의 로직에 대한 블록 선도;
도 5는 루프 태그 및 글로벌 루프 탈출 신호를 실행하는 테스트 시스템 국부 시퀀서내의 주소 제어 로직에 대한 블록 선도이다.

Claims (43)

  1. 회로를 테스트하는 테스터에서, 한 세트의 적어도 두 패턴 및 패턴 연결 정의를 패턴 데이터 메모리에 저장하는 단계를 포함하는 테스트 벡터를 제공하는 방법에 있어서,
    각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터에 대한 패턴 데이터로 구성되며;
    상기 패턴 연결 정의는 세트내의 패턴에 대한 순차적 순서를 구체화하고 세트내의 각 패턴의 인접 저장된 패턴 데이터의 패턴 데이터 메모리에서 위치를 구체화하는 테스트 벡터의 제공 방법.
  2. 제 1항에 있어서,
    상기 패턴 데이터 메모리는 프로세서-퍼-핀(processor-per-pin)구조내의 테스터의 핀과 연관된 퍼-핀 국부 메모리를 포함하며,
    상기 퍼-핀 국부 메모리는 상기 핀과 연관된 패턴 데이터의 일부를 저장하고 상기 패턴 연결 정의를 저장하도록 동작하는 방법.
  3. 제 1항에 있어서, 상기 테스터는 핀당 국부 시퀀스를 갖는 프로세서-퍼-핀 테스터 구조를 지니며 실질적으로 모든 테스터의 국부 시퀀스는 테스트 벡터를 저장하는 패턴 데이터 메모리를 지니는 방법.
  4. 제 1항에 있어서, 상기 적어도 두 패턴은 패턴 데이터 메모리내의 비인접 위치에 저장되는 방법.
  5. 제 1항에 있어서, 상기 패턴 세트내의 모든 패턴은 패턴 세트내의 기타 모든 패턴과 서로 다른 방법.
  6. 제 1항에 있어서, 상기 패턴 연결 정의는 패턴 위치의 리스트를 포함하는 방법.
  7. 제 1항에 있어서, 각 패턴은 패턴 데이터 메모리내의 임의 테스트 벡터 위치에서 개시 및 종결될 수 있는 방법.
  8. 제 1항에 있어서, 상기 패턴 연결 정의는 패턴의 개시 주소 및 패턴의 종결 주소에 의해 패턴의 위치를 구체화하는 방법.
  9. 제 8항에 있어서, 상기 개시 주소 및 종결 주소 모두는 패턴 데이터 메모리의 특정 워드내의 특정 비트를 식별하는 비트 주소인 방법.
  10. 제 1항에 있어서, 상기 패턴 연결 정의는 패턴 데이터 메모리내의 주소와 패턴 길이에 의해 패턴의 위치를 구체화하는 방법.
  11. 제 1항에 있어서,
    제 2 세트의 적어도 두 패턴 및 제 2 패턴 연결 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계를 부가적으로 포함하는 방법으로서,
    상기 제 2 세트내의 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터로 구성되며;
    상기 제 2 패턴 연결 정의는 상기 제 2 세트내의 패턴에 대한 순차적 순서를 구체화하고 제 2 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 구체화하는 방법.
  12. 제 1항에 있어서,
    연속적인 테스트 주기에 걸쳐 동작하고 연속된 각 테스트 주기동안 테스트 벡터를 필요로 하는 기능적 테스트를 테스터 상에서 실행하는 단계를 부가적으로 포함하는 방법으로서, 상기 기능적 테스트는
    상기 패턴 데이터 메모리로부터 패턴 연결 정의를 판독하는 단계;
    연속된 각 패턴의 패턴 데이터 메모리에서 위치를 식별하도록 패턴 연결 정의를 사용하는 단계; 및
    패턴 연결 정의에서 식별된 위치로부터 연속적으로 패턴을 판독하고 중단없이 연속된 각 테스트 주기에 테스트 벡터를 제공하도록 각 패턴의 패턴 데이터를 판독하는 단계
    를 포함하는 방법.
  13. 제 12항에 있어서, 상기 패턴은 패턴이 실행되는 순서에 무관한 순서로 패턴 데이터 메모리에 저장되는 방법.
  14. 제 12항에 있어서, 각 테스트 주기의 길이는 10 ns 미만인 방법.
  15. 제 12항에 있어서, 모든 테스트 벡터는 1 비트의 깊이를 지니는 방법.
  16. 제 12항에 있어서, 모든 테스트 벡터는 2 비트의 깊이를 지니는 방법.
  17. 제 12항에 있어서, 모든 테스트 벡터는 4 비트 이상의 깊이를 지니는 방법.
  18. 제 12항에 있어서, 패턴 데이터 메모리로부터 패턴을 판독하는 동작은 패턴 데이터 메모리로부터 패턴 연결 정의를 판독하는 동작이 포함되는 방법.
  19. 제 12항에 있어서, 패턴을 판독하고 테스트 벡터를 제공하는 단계는
    패턴 데이터 메모리로부터 패턴 데이터를 판독하고 나서 버퍼 메모리에 패턴 데이터를 저장하는 단계; 및
    버퍼 메모리로부터 각 테스트 벡터에 대한 패턴 데이터를 판독하는 단계
    를 부가적으로 포함하는 방법.
  20. 제 19항에 있어서, 상기 버퍼 메모리는 선입선출 메모리인 방법.
  21. 제 19항에 있어서,
    패턴 데이터는 패턴 데이터 메모리로부터 판독되고 테스트 벡터의 비트 깊이를 초과하는 워드 사이즈를 지니는 패턴 데이터 워드의 유닛으로 버퍼 메모리에 저장되며;
    연속된 각 테스트 주기동안 패턴 데이터 워드로부터 테스트 벡터에 j대한 패턴 데이터를 추출하는 단계를 부가적으로 포함하는 방법.
  22. 제 21항에 있어서, 패턴내의 제 1 테스트 벡터를 추출하는 단계는 기타 다른 패턴 데이터 워드 경계선상의 제 1 패턴 데이터 워드내에서 제 1 테스트 벡터에 대한 패턴 데이터를 검색하는 단계를 포함하는 방법.
  23. 제 1항에 있어서, 상기 테스터는 핀당 국부 시퀀서를 지니는 프로세서-퍼-핀 구조를 지니며 실질적으로 모든 테스터의 국부 시퀀서는 테스트 벡터를 저장하는 패턴 데이터 메모리를 지니는 방법.
  24. 회로를 테스트하는 테스터에서, 테스트 벡터를 제공하는 방법에 있어서,
    패턴 프로그램 및 루프 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계로서, 상기 패턴 프로그램은 패턴 데이터 메모리에 저장된 하나 이상의 테스트 벡터의 세트를 포함하고, 각 테스트 벡터는 시험중 디바이스의 하나 이상의 각 핀에 대한 한 테스트 주기동안 패턴 데이터를 포함하며, 상기 패턴 프로그램은 테스트 벡터의 세트에 대한 순서를 정의하고, 상기 루프 정의는 테스트 벡터 세트내의 제 1 루프 테스트 벡터에서 개시되고 테스트 벡터 세트내의 최종 루프 테스트 벡터로 종결하는 테스트 벡터의 루프를 구체화하는 단계;
    상기 패턴 프로그램에서 테스트 벡터를 판독하여 루프를 포함하는 기능적 테스트를 실행하는 단계로서, 판독 동작은 루프 종결 조건이 발생할 때 까지 제 1 루프 테스트 벡터로부터 최종 루프 테스트 벡터를 통해 무한정 수의 시간을 판독하는 단계
    를 포함하는 방법.
  25. 제 24항에 있어서, 상기 패턴 프로그램은 패턴 데이터 메모리에서 인접한 위치에 저장되는 방법.
  26. 제 24항에 있어서, 상기 루프의 제 1 루프 테스트 벡터는 패턴 프로그램의 초기 테스트 벡터가 아닌 방법.
  27. 제 24항에 있어서, 상기 제 1 테스트 벡터 및 최종 테스트 벡터는 패턴 데이터 메모리내의 워드 경계선상에 저장되지 않는 방법.
  28. 제 24항에 있어서, 상기 테스트 벡터를 판독하는 단계는
    패턴 데이터 메모리로부터 패턴 데이터를 판독하고 버퍼 메모리에 판독된 패턴 데이터를 저장하는 단계; 및
    기능적 테스트의 각 테스트 주기에 패턴 데이터로부터 테스트 벡터를 제공하도록 버퍼 메모리로부터 패턴 데이터를 판독하는 단계
    를 부가적으로 포함하는 방법.
  29. 제 28항에 있어서, 상기 루프 사이즈는 버퍼 메모리의 사이즈보다 더 큰 방법.
  30. 제 24항에 있어서,
    상기 패턴 프로그램은 적어도 두 패턴 세트 및 패턴 연결 정의를 포함하는데, 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터로 구성되고 패턴 연결 정의는 상기 세트내의 패턴에 대한 순차적 순서를 구체화하며 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 구체화하며;
    상기 테스트 벡터의 루프는 패턴 연결 정의에 의해 구체화된 순서로 취해진 세트내의 하나 이상의 패턴으로 구성되는 방법.
  31. 제 30항에 있어서,
    상기 루프의 제 1 패턴은 개시-루프 플래그에 의해 패턴 연결 정의에서 식별되며;
    상기 루프의 최종 패턴은 종결-루프 플래그에 의해 패턴 연결 정의에서 식별되는 방법.
  32. 패턴이 기능적 테스트에서 실행되는 순서를 재순서하는 방법에 있어서,
    적어도 두 패턴 세트 및 패턴 연결 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계로서, 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터를 포함하고, 각 테스트 벡터는 시험중 디바이스의 하나 이상의 각 핀에 대한 한 테스트 주기동안 패턴 데이터를 포함하며, 패턴 연결 정의는 상기 세트내의 패턴에 대한 순차적 순서를 구체화하는 단계;
    상기 세트내의 패턴에 대한 서로다른 순차적 순서를 구체화하도록 패턴 연결 정의를 변경하는 단계; 및
    패턴이 패턴 데이터 메모리로부터 판독되고 기능적 테스트에 사용되는 순서를 결정하도록 기능적 테스트가 실행되는 동안 변경된 패턴 연결 정의를 판독하는 단계
    를 포함하는 방법.
  33. 회로를 테스트하는 테스터에서 기능적 테스트에 실행되는 패턴을 변경하는 방법에 있어서,
    적어도 두 패턴 세트 및 패턴 연결 정의를 테스터의 패턴 데이터 메모리에 저장하는 단계로서, 각 패턴은 패턴 데이터 메모리에 인접 저장된 하나 이상의 테스트 벡터를 포함하고, 각 테스트 벡터는 시험중 디바이스의 하나 이상의 각 핀에 대한 한 테스트 주기동안 패턴 데이터를 포함하며, 패턴 연결 정의는 상기 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 구체화하는 단계;
    상기 세트내의 선택된 패턴에 대한 서로다른 위치를 특정하도록 패턴 연결 정의를 변경하는 단계; 및
    기능적 테스트에 사용되는 패턴을 위치결정하도록 기능적 테스트가 실행되는 동안 변경된 패턴 연결 정의를 판독하는 단계
    를 포함하는 방법.
  34. 제 33항에 있어서, 상기 패턴 연결 정의의 변경은 패턴 데이터 메모리내의 선택된 패턴의 테스트 벡터를 이동시키지 않고 선택된 패턴의 특정한 개시 위치를 변경시켜 선택된 패턴을 단축시키는 단계를 포함하는 방법.
  35. 제 33항에 있어서, 상기 패턴 연결 정의의 변경은 패턴 데이터 메모리내의 선택된 패턴의 테스트 벡터를 이동시키지 않고 선택된 패턴의 특정한 종결 위치를 변경시켜 선택된 패턴을 단축시키는 단계를 포함하는 방법.
  36. 제 33항에 있어서,
    상기 패턴 연결 정의는 상기 세트내의 패턴에 대한 순차적 순서를 구체화하고 세트내의 각 패턴의 패턴 데이터 메모리에서 위치를 구체화하며;
    상기 패턴 연결 정의의 변경은, 패턴 데이터 메모리에 새로운 패턴을 저장하고 패턴 연결 정의에서의 선택된 패턴의 정의를 새로운 패턴에 대한 새로운 정의로 대체하여 선택된 패턴을 대체하도록 새로운 패턴을 형성하는 단계를 포함하며, 상기 새로운 정의는 새로운 패턴의 패턴 순서에서 장소를 새로운 패턴의 패턴 데이터 메모리에서 위치를 구체화하는 방법.
  37. 자동 테스트 장치 회로 테스터에 있어서,
    테스트 벡터 및 패턴 연결 정의를 저장하도록 동작하고 앞서 저장된 테스트 벡터 및 패턴 연결 정의를 사용가능하도록 부가적으로 동작하는 패턴 데이터 메모리;
    패턴 데이터 메모리에 저장된 패턴 연결 정의를 가리키는 시작 주소 레지스터, 및 패턴 데이터 메모리에 저장된 현재 패턴을 가리키는 현재 패턴 포인터 레지스터를 포함하는 연결 제어 레지스터;
    패턴 데이터 출력 시퀀서; 및
    패턴 데이터가 패턴 데이터 메모리에 의해 사용가능한 동안 패턴 데이터 메모리로부터 판독된 패턴 데이터를 수신 및 저장하도록 커플링되고 패턴 데이터가 패턴 데이터 출력 시퀀서에 의해 요구되는 동안 패턴 데이터를 전달하도록 연결된 패턴 데이터 버퍼 메모리
    를 포함하며, 상기 패턴 데이터 출력 시퀀서는 테스터 상에서 기능 테스트가 진행되는 동안 각 테스트 주기에 대한 벡터 비트 깊이에 의해 정의된 다수 비트의 패턴 데이터를 제공하도록 동작하는 자동 테스트 장치 회로 테스터.
  38. 제 37항에 있어서, 상기 현재 포인터 레지스터는 콘텐츠(contents)가 현재 패턴의 개시 및 종결을 정의하는 한쌍의 레지스터중 하나인 테스터.
  39. 제 37항에 있어서, 패턴 연결 정의내의 현재 엔트리를 가리키는 현재 정의 포인터 레지스터를 부가적으로 포함하는 테스터.
  40. 제 37항에 있어서, 상기 버퍼 메모리는 선입선출 메모리인 테스터.
  41. 제 37항에 있어서, 패턴 데이터의 워드에서 패턴 개시 및 종결의 비트 위치를 식별하도록 동작하는 개시/종결 선입선출 메모리를 부가적으로 포함하는 테스터.
  42. 제 37항에 있어서, 테스터는 프로세서-퍼-핀 구조를 지니며 패턴 데이터 메모리, 연결 제어 레지스터, 버퍼 메모리, 및 패턴 데이터 출력 시퀀서 모두는 테스터의 핀과 연관된 국부 시퀀서의 구성요소인 테스터.
  43. 제 39항에 있어서, 패턴 연결 정의내의 엔트리(루프의 개시에 해당함)를 가리키는 최종 루프 패턴 정의 포인터 레지스터를 부가적으로 포함하는 테스터.
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