KR960005590Y1 - 스피드 제네레이션 출력회로 - Google Patents

스피드 제네레이션 출력회로 Download PDF

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Abstract

내요없음.

Description

스피드 제네레이션 출력회로
제 1 도는 종래 스피드 제네레이션 출력회로의 블럭도.
제 2 도는 본 고안의 스피드 제네레이션 출력회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 10 : 스피드 제네레이션부 2, 30 : 롬, 램 또는 주변회로의 리딩부
15 : 스피드 제네레이션 선택부 CON1 : 제 1 제어신호
CON2 : 제 2 제어신호
본 고안은 스피드 제네레이션 회로에 관한 것으로, 특히 동일 칩(Chip)내에 여러종류의 스피드 제네레이션 회로를 구성시켜 사용자의 선택에 의하여 원하는 스피드 제네레이션 회로를 선택하도록 한 스피드 제네레이션 출력회로에 관한 것이다.
종래의 스피드 제네레이션 회로는 제 1 도에 도시된 바와 같이, 롬, 램, 또는 주변회로의 리딩속도를 결정하기 위하여 스피드 제네레이션 신호를 발생시키는 스피드 제네레이션부(1)와, 이 스피드 제네레이션부(1)에서 발생되는 스피드 제네레이션 신호를 입력받아 특정속도로 리딩작업을 수행하여 데이타를 출력하는 롬, 램 또는 주변 회로의 리딩부(2)로 구성되어 있다.
종래 스피드 제네레이션 출력회로의 작용을 첨부한 제 1 도를 참조로 상세히 설명하면 다음과 같다.
칩내에 구성되어 있는 하나의 속도만을 가진 스피드 제네레이션부(1)는 롬, 램 또는 기타 주변회로의 리딩속도를 결정하기 위하여 스피드 제네레이션 신호를 발생시켜 롬, 램 또는 주변회로의 리딩부(2) 출력시킨다.
이에따라 롬, 램 또는 주변회로의 리딩부(2)는 상기 스피드 제네레이션부(1)에서 발생되는 스피드 제네레이션 신호를 입력받아 이 신호에 의하여 정해진 속도로 롬, 램 또는 주변회로가 리딩작업을 수행하여 데이타를 출력시킨다.
그러나, 이와같이 구성된 종래 회로는 단지 하나의 스피드 제네레이션부만을 가짐으로 인하여 롬, 램 또는 주변회로가 빠른속도의 리딩작업을 요구하는데 스피드 제네레이션부의 출력이 요구되는 속도보다 늦을 경우 상기 회로가 리딩작업을 수행할 수 없고, 또한 이와 반대로 롬, 램 또는 주변회로가 늦은 속도의 리딩작업을 요구하는데 스피드 제네레이션부의 출력이 요구되는 속도보다 빠를 경우 상기 회로가 리딩작업을 수행하면 불필요하게 속도를 낭비하게 되어 효율적으로 마이크로프로그램 제어 유니트(NCU)나 마이크로프로세싱 유니트(MPU)를 동작시킬 수 없는 문제점이 있었다.
본 고안은 이와같은 종래의 문제점을 감안하여, 동일 칩 내에 서로 다른 속도를 가진 다수의 스피드 제네레이션 회로를 형성한 후 사용자의 선택에 따른 제어신호에 의해 상기 다수의 스피드 제네레이션 회로의 출력신호 중 하나를 선택하여 출력하는 스피드 제네레이션 출력회로를 안출한 것으로, 이하 첨부한 도면을 참조하여 상세히 설명한다.
본 고안은 스피드 제네레이션 출력회로는 제 2 도에 도시한 바와같이 롬, 램 또는 주변회로의 리딩속도를 결정하기 위하여 다수의 스피드 제네레이션 회로(11-14)에 의해 서로 다른 스피드 제네레이션 신호를 발생시키는 스피드 제네레이션(10)와, 사용자의 선택에 따른 제1, 제2 제어신호(CON1), (CON2)에 따라 상기 스피드 제네레이션부(10)의 스피드 제네레이션 회로(11-14)에서 발생되는 서로 다른 스피드 제네레이션 신호중 어느 한 신호를 선택하여 출력하는 스프드 제네레이션 선택부와(15)와, 이 스피드 제네레이션 선택부(15)에서 선택되어 출력되는 스피드 제네레이션 신호를 입력받아 그 신호의 지정한 속도로 롬, 램 또는 주변회로가 리딩작업을 수행하여 데이타를 출력하는 롬, 램 또는 주변회로의 리딩부(30)로 구성한다. 상기 스피드 제네레이션 선택부(15)는 스피드 제네레이션 회로(11, 14)의 출력이 앤드게이트(19, 20)의 일측단에 인버터(16, 17)를 통해 인가되고, 스피드 제네레이션 회로(12, 13)의 출력이 노아게이트(22, 23)의 일측단에 인가되며, 상기 앤드게이트(19, 20) 및 노아게이트(22, 23)의 타측단에 제 1 제어신호(CON1)가 인가되고, 앤드게이트(19) 및 노아게이트(22)의 출력은 노아게이트(24)를 통한 후 인버터(18)를 통하여 앤드게이트(21)의 일측단에 연결되고, 앤드게이트(20) 및 노아게이트(23)의 출력은 노아게이트(25)를 통하여 노아게이트(26)의 일측단에 연결되고, 앤드게이트(21) 및 노아게이트(26)의 타측단에는 제 2 제어신호(CON2)가 인가되고, 이 앤드게이트(21) 및 노아게이트(26)의 출력이 노아게이트(27)를 통하여 롬, 램 또는 주변회로의 리딩부(30)로 인가되도록 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.
먼저, 일례로 4종류로 분류된 스피드 제네레이션부(10)의 스피드 제네레이션 회로(11, 12, 13, 14)의 출력이 스피드 제네레이션 선택부(15)에 입력되면, 제 1 제어신호(CON1)에 의해 이 4 개의 스피드 제네레이션 신호들중 2개의 스피드 제네레이션 신호가 선택되며, 다시 제 2 제어신호(CON2)에 의해 상기 선택된 2개의 스피드 제네레이션 신호들중 1개의 스피드 제네레이션 신호만 선택되어 롬, 램 또는 주변회로의 리딩부(30)로 출력 되므로 이 신호가 지정한 속도로 롬, 램 또는 주변회로가 리딩작업을 수행하여 데이타를 출력한다.
스피드 제네레이션 선택부(15)의 작용을 다시 상세히 설명하면, 제 1 제어신호(CON1)가 로우인 경우 앤드게이트(19),(20)의 한쪽 입력이 로우가 되어, 그 앤드게이트(19),(20)의 출력 (A), (D)은 그의 다른쪽 입력인 인버터(16), (17)의 출력에 상과없이 로우가 되고, 결국 이때 스피드 제네레이션 회로(12), (13)의 출력이 노아게이트(22),(23)를 통하고 노아게이트(24), (25)를 다시통해 선택 출력된후 그 노아게이트(24)의 출력은(E)은 인버터(18)를 통해 앤드게이트(21)의 입력단자에 입력되고, 노아게이트(25)의 출력(F)은 노아게이트(26)의 입력단자에 입력된다. 이때 제 2 제어신호(CON2)가 로우이면 앤드게이트(21)의 한쪽단자에 로우신호가 입력되어 이 앤드게이트(21)의 출력은 상기 인버터(18)의 출력에 상관없이 항상 로우로 되고, 이에따라 상기 노아게이트(25)의 출력(F)이 노아게이트의(26)를 통한후 노아게이트(27)를 통해 출력된다. 결국 이때 스피드 제네레이션 선택부(15)는 스피드 제네레이션 회로(13)에서 발생되는 스피드 제네레이션 신호를 선택하여 롬, 램 또는 주변회로의 리딩부(30)로 인가한다. 또한 제 1 제어신호(CON1)가 로우이고 제 2 제어신호(CON2)가 하이이면 노아게이트(26)의 한쪽단자에 하이신호가 입력되어 이 노아게이트(26)의 출력은 항상 로우로 되고, 이에따라 상기 노아게이트(24)에서 출력되어 인버터(18)를 통한 신호가 앤드게이트(21) 및 노아게이트(27)를 통해 출력된다. 결국 이때 스피드 제네레이션 선택부(15)는 스피드 제네레이션 회로(12)에서 발생되는 스피드 제네레이션 신호를 선택하여 롬, 램 또는 주변회로의 리딩부(30)로 인가한다.
이상에서 설명한 것과 유사하게 제 1 제어신호(CON1)가 하이이면 노아게이트(24), (25)의 출력(E), (F)은 스피드 제네레이션 회로(11), (14)의 출력신호에 의해 결정되고, 이때 제 2 제어신호(CON2)가 로우이면 노아게이트(27)의 출력(G)은 노아게이트(25)의 출력(F)에 의해 결정되므로, 결국 스피드 제네레이션 선택부(15)는 스피드 제네레이션 회로(14)에서 발생되는 스피드 제네레이션 신호를 선택하여 롬, 램 또는 주변회로의 리딩부(30)로 인가한다. 마찬가지로 제 1 제어신호(CON1)가 하이이고 제 2 제어신호(CON2)가 하이이면 노아게이트(27)의 출력(G)은 노아게이트(24)의 출력(E)에 의해 결정되므로, 결국 스피드 제네레이션 선택부(15)는 스피드 제네레이션 회로(11)에서 발생되는 스피드 제네레이션 신호를 선택하여 롬, 램 또는 주변회로의 리딩부(30)로 인가한다.
이상과 같이 구성된 본 고안의 회로를 사용하면 서로다른 속도를 가지고 있는 스피드 제네레이션 회로를 동일칩에 구성시켜서 사용자의 필요에 따라 적당한 속도를 가지는 스피드 제네레이션 신호를 선택하여 사용할 수 있는 효과가 있게 된다.

Claims (2)

  1. 다수의 스피드 제네레이션 회로(11-14)에 의해 서로 다른 스피드 제네레이션 신호를 발생시키는 스피드 제네레이션부(10)와 상기 스피드 제네레이션부(10)의 스피드 제네레이션 회로(11-14)에서 발생되는 서로 다른 스피드 제네레이션 신호중 어느 한 신호를 사용자의 선택에 따른 제 1, 제 2 제어신호(CON2)에 따라 선택하여 출력하는 스피드 제네레이션 선택부(15)와, 상기 스피드 제네레이션 선택부(15)에서 선택되어 출력되는 스프드 제네레이션 신호를 입력받아 그 신호의 지정한 속도로 롬, 램 또는 주변회로가 리딩작업을 수행하여 데이타를 출력하는 롬, 램 또는 주변회로의 리딩부(30)로 구성하여 된 것을 특징으로 하는 스피드 제네레이션 출력회로.
  2. 제 1 항에 있어서, 스피드 제네레이션 선택부(15)는 스피드 제네레이션 회로(11, 14)의 출력이 인버터(16, 17)를 각각 통해 앤드게이트(19, 20)의 일측단에 인가되고, 스피드 제네레이션 회로(12, 13)의 출력이 노아게이트(22, 23)의 일측단에 인가되게 접속함과 아울러 그 앤드게이트(19, 20) 및 노아게이트(22, 23)의 타측단에 제 1 제어신호(CON1)가 인가되게 접속하고, 상기 앤트게이드(19) 및 노아게이트(22)의 출력은 노아게이트(24)를 통한후 인버터(18)를 통하여 앤드게이트(21)의 일측단에 인가되고, 앤드게이트(20) 및 노아게이트(23)의 출력은 노아게이트(25)를 통하여 노아게이트(26)의 일측단에 인가되게 접속함과 아울러 그 앤드게이트(21) 및 노아게이트(26)의 타측단에 제 2 제어신호(CON2)가 인가되에 접속하고, 상기 앤드게이트(21) 및 노아게이트(26)의 출력이 노아게이트(27)를 통하여 롬, 램 또는 주변회로의 리딩부(30)에 인가되게 접속하여 구성된 것을 특징으로 하는 스피드 제네레이션 출력회로.
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