JPH0778498A - 半導体メモリ装置およびその検査方法 - Google Patents

半導体メモリ装置およびその検査方法

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JPH0778498A
JPH0778498A JP6220906A JP22090694A JPH0778498A JP H0778498 A JPH0778498 A JP H0778498A JP 6220906 A JP6220906 A JP 6220906A JP 22090694 A JP22090694 A JP 22090694A JP H0778498 A JPH0778498 A JP H0778498A
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Abstract

(57)【要約】 【目的】 ページモードＤＲＡＭに対して一般に用いら
れている市販品の製造テスターにより実質的に２倍にさ
れたクロック周波数により検査を行い得る半導体メモリ
装置を提供する。 【構成】 メモリ制御信号バーＣＳ、バーＲＡＳ、バー
ＣＡＳ、バーＷＥ、ＡＤＤ及び外部クロック信号ＣＬＫ
により駆動されるモード選択装置１７と、外部クロック
信号ＣＬＫ及びモード選択装置１７の出力により駆動さ
れるパルス変換器装置１６とを備え、パルス変換器装置
１６の出力端よりクロック信号ＣＫＩを取り出す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、行および列に編成され
たメモリセル領域と、メモリセル領域に対応付けられた
行アドレスデコーダと、メモリセル領域に対応付けられ
た列アドレスデコーダと、メモリセル領域および列アド
レスデコーダと接続されたデータ伝送装置と、データ伝
送装置と接続されたデータ入力／出力装置と、列アドレ
スデコーダを駆動するアドレスカウント装置と、行アド
レスデコーダ、アドレスカウント装置およびデータ入力
／出力装置を駆動する、少なくともアドレス信号、行ア
ドレスストローブ信号、列アドレスストローブ信号およ
び書込みレリーズ信号に対する一時メモリとを含んでお
り、一時メモリ、アドレスカウント装置およびデータ入
力／出力装置がクロック信号により駆動される半導体メ
モリ装置およびこの半導体メモリ装置を検査するための
方法に関する。
【０００２】
【従来の技術】このような半導体メモリ装置はヨーロッ
パ特許第 0468480A2号明細書から公知であり、また同期
ＤＲＡＭまたはＳＤＲＡＭと呼ばれる。このようなＳＤ
ＲＡＭの特徴は、アドレス信号の入力、データの読出し
および書込みならびにメモリ制御信号の状態の認識がク
ロック信号と同期して進行することである。
【０００３】このようなＳＤＲＡＭの検査の際には１０
０ＭＨｚを越えるクロック周波数が生ずるが、いわゆる
ページモードＤＲＡＭではクロック周波数は最大３０Ｍ
Ｈｚにとどまる。ＤＲＡＭに対する自動的な製造テスタ
ーはたいてい６０ＭＨｚまで使用可能である。いくつか
のテスターモデルは確かにチャネル多重化を介して所望
の２倍されたクロックレートを提供するが、通常の並列
測定の際のスループットは半減され、それによってこの
作動の仕方の際にはＳＤＲＡＭに対する検査費用が倍増
されることになる。市場で得られる１００ＭＨｚテスタ
ーの購入費用は数１００万ＤＭの投資を必要とし、１０
０ＭＨｚのクロック周波数以上での検査作動はこの装置
でもスループットの半減に通ずる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ペー
ジモードＤＲＡＭに対して一般に用いられている市販品
の製造テスターにより実質的に２倍にされたクロック周
波数により検査を行い得る半導体メモリ装置を提供する
ことである。
【０００５】
【課題を解決するための手段】この課題を解決するた
め、冒頭に記載した種類の半導体メモリ装置において、
メモリ制御信号および外部クロック信号により駆動可能
なモード選択装置と、外部クロック信号およびモード選
択装置により駆動可能でありクロック信号を供給するパ
ルス変換器装置とを含んでいる。パルス変換装置から発
せられるクロック信号は、正常作動中に現れないメモリ
制御信号の状態の組み合わせに関係して、外部クロック
信号と同一の周波数もしくはその２倍の周波数を有す
る。このことは、検査作動中に、正常作動中に現れない
メモリ制御信号の組み合わせがモード選択装置に与えら
れることを意味する。それに基づいてパルス変換器装置
が製造テスターから供給された外部クロック信号から２
倍の周波数のクロック信号を発生し、従って内部では処
理が２倍の速度で進行する。
【０００６】正常作動中に現れないメモリ制御信号の状
態の組み合わせが定められた時点で、たとえば外部クロ
ック信号の立上りで生じなければならないと有利であ
る。
【０００７】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。図１には、行２および列３に
編成されているメモリセル領域１が示されており、行２
はワード線により、また列３はビット線により与えられ
ている。ワード線とビット線との交差点にメモリセル４
が配置されている。
【０００８】メモリセル領域１に、ワード線と接続され
ている行アドレスデコーダ１０が対応付けられている。
列アドレスデコーダ１１はデータ伝送装置１２を介して
ビット線と接続されている。データ伝送装置１２はメモ
リセル領域１からのデータＤ、Ｑの書込みおよび読出し
のためにデータ入力／出力装置１３と接続されている。
列アドレスデコーダ１１は、たとえば通常のカウンタで
あってよいアドレスカウント装置１５から、アドレスビ
ットＡ０ないしＡｍから成るアドレスＡを与えられる。
【０００９】アドレスビットＡ０ないしＡｋから成る外
部アドレスＡＤＤ、行アドレスストローブ信号バーＲＡ
Ｓ、列アドレスストローブ信号バーＣＡＳおよび書込み
レリーズ信号バーＷＥは一時メモリ１４のなかに読入れ
られ、またそこに一時記憶され、一時メモリ１４に与え
られるクロック信号ＣＫＩによりそれぞれ行アドレスデ
コーダ１０、アドレスカウント装置１５およびデータ入
力／出力装置１３に伝達される。行アドレスデコーダ１
０もアドレスカウント装置１５もデータ入力／出力装置
１３もこの目的で一時メモリ１４と接続されている。さ
らにアドレスカウント装置１５およびデータ入力／出力
装置１３はクロック信号ＣＫＩも与えられる。
【００１０】クロック信号ＣＫＩはパルス変換器装置１
６により供給される。これは外部クロック信号ＣＬＫに
よってもモード選択装置１７からの信号バーＴＥによっ
ても駆動される。このモード選択装置１７は同じく外部
クロック信号ＣＬＫおよびメモリ制御信号バーＣＳ、バ
ーＲＡＳ、バーＣＡＳ、バーＷＥ、ＡＤＤを与えられ
る。
【００１１】図２には本発明によるモード選択装置１７
の１つの例の詳細な回路図が示されている。そこに示さ
れている回路ではチップ選択信号バーＣＳ、行アドレス
ストローブ信号バーＲＡＳ、列アドレスストローブ信号
バーＣＡＳおよび書込みレリーズ信号バーＷＥがそれぞ
れノアゲート２０の４つの入力端の１つに与えられる。
このノアゲート２０の出力端は第１のナンドゲート２１
の入力端及び第２のナンドゲート２２の入力端と接続さ
れている。外部クロック信号ＣＬＫは第１のナンドゲー
ト２１の入力端にも第２のナンドゲート２２の入力端に
も与えられる。さらに第１のナンドゲート２１はアドレ
ス信号ＡＤＤのアドレスビットＡ７を、また第２のナン
ドゲート２２はインバータ２３により反転されたアドレ
スビットＡ７を与えられる。第１のナンドゲート２１の
出力端は２つのナンドゲート２４、２５により形成され
たＲＳフリップフロップ２６のセット入力端バーＳと接
続されている。第２のナンドゲート２２の出力端はＲＳ
フリップフロップ２６のリセット入力端バーＲと接続さ
れている。フリップフロップ２６の出力端バーＱはモー
ド選択装置１７の出力端を形成し、これに出力信号バー
ＴＥを供給する。
【００１２】図４の信号流れ図はこのモード選択装置１
７の機能を示す。行アドレスストローブ信号バーＲＡ
Ｓ、列アドレスストローブ信号バーＣＡＳ、書込みレリ
ーズ信号バーＷＥおよびチップ選択信号バーＣＳが低レ
ベル状態を有し、アドレス信号ＡＤＤのアドレスビット
Ａ７が高レベル状態を有すると、モード選択装置１７の
出力信号バーＴＥは時点ｔ１での外部クロック信号ＣＬ
Ｋのすぐ次の正の状態切換わりの際に低レベル状態に移
行する。等価の仕方でモード選択装置１７の出力信号バ
ーＴＥはメモリ制御信号バーＲＡＳ、バーＣＡＳ、バー
ＷＥ、バーＣＳの等しい状態で、またアドレスビットＡ
７の低レベル状態で時点ｔ２での外部クロック信号ＣＬ
Ｋの最初の正の状態切換わりの際に再び高レベル状態に
移行する。メモリ制御信号バーＲＡＳ、バーＣＡＳ、バ
ーＷＥ、バーＣＳの状態の定められた組み合わせによ
り、外部クロック信号ＣＬＫが正の状態切換わりを有す
る時点ｔ１またはｔ２でのアドレスビットＡ７のそのつ
どの状態によりモード選択装置１７の出力信号バーＴＥ
の状態が変化し得る。正常作動中は存在しないメモリ制
御信号の状態の他のどの組み合わせも本発明による機能
に対して使用され得ることはもちろん明らかである。モ
ード選択装置１７は次いで相応に、たとえばノアゲート
２０の入力端の前にインバータを接続することにより変
更されなければならない。さらにもちろんどの任意のア
ドレスビットＡｉまたはアドレス信号ＡＤＤの複数のア
ドレスビットの定められた組み合わせも状態ビットとし
て使用され得る。加えて切換は外部クロック信号の負の
状態切換わりの際にもたとえばインバータの挿入により
行われ得る。
【００１３】パルス変換器装置１６の一つの例が図３に
示されている。そこで外部クロック信号ＣＬＫはナンド
ゲート３０の第１の入力端およびノアゲート３３の第１
の入力端にも、またそれぞれ遅延回路３１とインバータ
３２の直列回路および遅延回路３４とインバータ３５の
直列回路を介してナンドゲート３０の第２の入力端およ
びノアゲート３３の第２の入力端にも与えられる。遅延
回路３１、３４はたとえば偶数個のインバータの直列回
路により構成することができる。モード選択装置１７の
出力信号バーＴＥはノアゲート３３の第３の入力端に与
えられる。ナンドゲート３０およびノアゲート３３の出
力端はそれぞれ別のノアゲート３６の入力端と接続され
ており、その出力端はクロック信号ＣＫＩを供給する。
【００１４】このパルス変換器装置１６の機能は同じく
図４により説明される。モード選択装置１７の出力信号
バーＴＥの低レベル状態の間はクロック信号ＣＬＫの各
状態切換わりはパルス変換器装置の出力端におけるパル
スに通じ、一方モード選択装置１７の出力信号バーＴＥ
の高レベル状態の際には外部クロック信号ＣＬＫの正の
状態切換わりのみがクロック信号ＣＫＩのパルスに通ず
る。このことは、モード選択装置１７の出力信号バーＴ
Ｅの低レベル状態によりクロック信号ＣＫＩの周波数が
２倍にされることを意味する。
【００１５】図１による半導体メモリ装置の可能な検査
作動の仕方は図５による信号流れ図に示されている。時
点ｔ１で外部クロック信号ＣＬＫのクロック立上りによ
り行アドレス信号Ｒａが、また時点ｔ２でクロック立下
りにより列アドレス信号Ｃｘが受け渡され、それに基づ
いて時点ｔ３で読出しデータの読出しが相続くクロック
立上り及び立下りにより行われる。時点ｔ４で新しい行
アドレス信号Ｒｂが、また時点ｔ５で新しい列アドレス
信号Ｃｙが受け渡され、それに基づいて同じく時点ｔ５
で書込みレリーズ信号バーＷＥの低レベル状態により書
込みデータｂｙ０…ｂｙ３の書込みが開始される。時点
ｔ６で新しい列アドレス信号Ｃｚが受け渡され、これは
時点ｔ７で読出しデータｂｚ０…ｂｚ３の読出しに通ず
る。
【００１６】本発明による半導体メモリ装置およびこの
半導体メモリ装置を検査するための方法により、外部ク
ロック信号ＣＬＫの各クロックエッジにおいてアドレス
を受け渡しまたデータを読出しまたは書込むことも可能
である。それにより外部クロック信号ＣＬＫは等しいデ
ータレートにおいて半分の周波数を有するだけでよく、
従ってＳＤＲＡＭにおける通常の製造テスターの使用が
可能である。
【図面の簡単な説明】
【図１】本発明による半導体メモリ装置のブロック回路
図。
【図２】本発明のモード選択装置の一例の詳細な回路
図。
【図３】本発明のパルス変換器装置の一例の詳細な回路
図。
【図４】本発明のモード選択装置およびパルス変換器装
置の信号流れ図。
【図５】本発明の検査作動の信号流れ図。
【符号の説明】
１ メモリセル領域 ２ 行 ３ 列 ４ メモリセル １０ 行アドレスデコーダ １１ 列アドレスデコーダ １２ データ伝送装置 １３ データ入力／出力装置 １４ 一時メモリ １５ アドレスカウント装置 １６ パルス変換器装置 １７ モード選択装置

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 行（２）および列（３）に編成されたメ
    モリセル領域（１）と、メモリセル領域（１）に対応付
    けられた行アドレスデコーダ（１０）と、メモリセル領
    域（１）に対応付けられた列アドレスデコーダ（１１）
    と、メモリセル領域（１）および列アドレスデコーダ
    （１１）と接続されているデータ伝送装置（１２）と、
    データ伝送装置（１２）と接続されているデータ入力／
    出力装置（１３）と、列アドレスデコーダ（１１）を駆
    動するアドレスカウント装置（１５）と、行アドレスデ
    コーダ（１０）、アドレスカウント装置（１５）および
    データ入力／出力装置（１３）を駆動する、少なくとも
    アドレス信号（ＡＤＤ）、行アドレスストローブ信号
    （バーＲＡＳ）、列アドレスストローブ信号（バーＣＡ
    Ｓ）および書込みレリーズ信号（バーＷＥ）に対する一
    時メモリ（１４）とを含んでおり、一時メモリ（１
    ４）、アドレスカウント装置（１５）およびデータ入力
    ／出力装置（１３）がクロック信号（ＣＫＩ）により駆
    動される半導体メモリ装置において、メモリ制御信号
    （バーＣＳ、バーＲＡＳ、バーＣＡＳ、バーＷＥ、ＡＤ
    Ｄ）および外部クロック信号（ＣＬＫ）により駆動可能
    なモード選択装置（１７）と、外部クロック信号（ＣＬ
    Ｋ）およびモード選択装置（１７）により駆動可能であ
    り、クロック信号（ＣＫＩ）を供給するパルス変換器装
    置（１６）とを含んでいることを特徴とする半導体メモ
    リ装置。
  2. 【請求項２】 請求項１による半導体メモリ装置を検査
    するための方法において、正常作動中に現れないメモリ
    制御信号（バーＣＳ、バーＲＡＳ、バーＣＡＳ、バーＷ
    Ｅ、ＡＤＤ）の状態の組み合わせに関係して、パルス変
    換装置（１６）から発せられるクロック信号（ＣＫＩ）
    が外部クロック信号（ＣＬＫ）と同一の周波数もしくは
    その２０の周波数を有することを特徴とする半導体メモ
    リ装置の検査方法。
  3. 【請求項３】 正常作動中に現れないメモリ制御信号
    （バーＣＳ、バーＲＡＳ、バーＣＡＳ、バーＷＥ、ＡＤ
    Ｄ）の状態の組み合わせが定められた時点で生じなけれ
    ばならないことを特徴とする請求項２記載の方法。
JP6220906A 1993-08-26 1994-08-22 半導体メモリ装置およびその検査方法 Withdrawn JPH0778498A (ja)

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AT93113670.9 1993-08-26
EP93113670A EP0640986A1 (de) 1993-08-26 1993-08-26 Halbleiterspeicheranordnung und Verfahren zum Testen dieser Halbleiterspeicheranordnung

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ID=8213213

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JP6220906A Withdrawn JPH0778498A (ja) 1993-08-26 1994-08-22 半導体メモリ装置およびその検査方法

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JP (1) JPH0778498A (ja)
KR (1) KR950006878A (ja)
TW (1) TW265443B (ja)

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Also Published As

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KR950006878A (ko) 1995-03-21
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