CN111033621A - 并入了过渡时间信号节点感测的方法和电路装置 - Google Patents

并入了过渡时间信号节点感测的方法和电路装置 Download PDF

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Abstract

公开了通常执行信号节点上的电压变化的时间延迟确定以确定导致电压变化的另一个节点上的对应信号值的方法、装置和系统。在示例中，所述电路装置包括：第一电路，其被配置为在被使能时将信号值耦合到第一节点上；以及读取电路，其具有耦合到所述第一节点的输入端。所述读取电路被配置为以对应于所述第一节点的电压的可变速率实现信号节点的电压过渡，并且基于所述信号节点的过渡时间测量来确定所述信号值。

Description

并入了过渡时间信号节点感测的方法和电路装置
相关申请的交叉引用
本申请根据35 U.S.C.§119(e)要求2018年3月29日提交的题为“存储器结构和相关操作方法(Memory Structures and Related Methods of Operation)”的美国临时申请No.62/650,067的权益，并且进一步根据35 U.S.C.§119(e)要求2017年10月17日提交的题为“存储器操作(Memory Operation)”的美国临时申请No.62/573,460的权益，其全部公开内容每个都通过引用整体并入本文。
技术领域
本公开涉及并入了用于信号节点感测的过渡时间(time-to-transition)测量电路的电子装置的电路、系统和操作方法，并且更具体地涉及并入了此过渡时间测量电路的存储器装置。
背景技术
存储器可以用于计算系统中的许多不同类型的目的。例如，存储器可以用于存储数据或执行数学运算。不同类型的存储器可以用于这些不同的目的。动态随机存取存储器(DRAM)可以用于受益于低成本和高容量存储器的情况，并且可以用于计算系统的主存储器部件中。DRAM可能比其他类型的存储器(诸如静态随机存取存储器(SRAM))慢。
发明内容
公开了通常执行信号节点上的电压变化的时间延迟确定以确定导致电压变化的另一个节点上的对应信号值的方法、装置和系统。
在一个公开的实施例中，一种电路装置包括：第一电路，其被配置为在被使能时将信号值耦合到第一节点上；以及读取电路，其具有耦合到第一节点的输入端。读取电路被配置为以对应于第一节点的电压的可变速率实现信号节点的电压过渡，并且基于信号节点的过渡时间测量来确定信号值。在一些实施例中，所述读取电路被配置为在所述信号值耦合到所述第一节点上之前执行所述信号节点的校准过渡时间测量以校准所述第一节点的参考条件，并且还被配置为在所述信号值耦合到所述第一节点上之后执行所述信号节点的第二过渡时间测量，以及还被配置为将所述第二过渡时间测量与所述校准过渡时间测量进行比较以确定所述信号值。在一些实施例中，读取电路包括过渡时间测量电路，所述过渡时间测量电路具有耦合到所述信号节点的输入端并且具有包括多个延迟级的延迟线，每个延迟级都耦合到响应于共同选通时钟的多个寄存器中的相应一个。
在另一个公开的实施例中，提供一种用于集成电路中用于确定信号值的方法。在一些实施例中，所述方法包括使能第一电路以将信号值耦合到第一节点上。所述方法还包括使用具有耦合到第一节点的输入端的读取电路，以对应于第一节点的电压的可变速率实现信号节点的电压过渡。所述方法还包括使用所述读取电路基于所述信号节点的过渡时间测量来确定所述信号值。在一些实施例中，确定步骤包括：在使能第一电路之前，在第一节点上建立参考条件，并且在信号节点上建立预充电条件；然后，使用读取电路执行信号节点的校准过渡时间测量，以校准第一节点的参考条件；然后在第一节点上重新建立参考条件和在信号节点上重新建立预充电条件；然后使能第一电路以将信号值耦合到第一节点上；然后，使用读取电路执行信号节点的第二过渡时间测量；然后将第二过渡时间测量与校准过渡时间测量进行比较，以确定信号值。
附图说明
对于各种实施例的详细描述，现在将参考附图，在附图中：
图1以块图的形式示出了根据至少一些实施例的包括存储器结构的示例计算系统；
图2以部分块图的形式示出了DRAM存储器单元以及与每种类型的DRAM存储器单元相关联的特性；
图3示出了描绘晶体管中的电流和电压之间的关系的示例曲线图；
图4示出了根据至少一些实施例的DRAM存储器单元和对应的读取操作；
图5示出了根据至少一些实施例的存储器单元和对应的读取操作；
图6示出了展示电荷共享的电路图；
图7示出了根据至少一些实施例的存储器单元和对应的读取操作；
图8示出了根据至少一些实施例的电路配置和对应的读取操作；
图9示出了根据至少一些实施例的电路配置和对应的读取操作；
图10示出了根据至少一些实施例的电路配置
图11示出了根据至少一些实施例的存储器单元和对应的读取操作；
图12示出了根据至少一些实施例的NAND布置中的多个存储器单元以及对应的读取操作；
图13示出了根据至少一些实施例的1T DRAM存储器单元和对应的读取操作；
图14示出了根据至少一些实施例的电路配置；
图15以块图的形式示出了根据至少一些实施例的延迟时间测量电路和读取操作；
图16示出了根据至少一些实施例的示例方法；
图17示出了根据至少一些实施例的示例方法；
图18示出了根据至少一些实施例的示例方法；
图19示出了根据至少一些实施例的示例方法；
图20以块图的形式示出了根据至少一些实施例的电路配置；
图21示出了根据至少一些实施例的电路配置；
图22示出了根据至少一些实施例的电路配置；
图23以块图的形式示出了根据至少一些实施例的电路配置；
图24以块图的形式示出了根据至少一些实施例的电路配置；
图25示出了根据至少一些实施例的电路配置；
图26以部分块图的形式示出了根据至少一些实施例的电路配置；
图27以部分块图的形式示出了根据至少一些实施例的电路配置；
图28示出了根据至少一些实施例的对应读取操作，其包括图27中所示的实施例；
图29示出了根据至少一些实施例的电路配置和对应的读取特性；和
图30以部分块图的形式示出了根据至少一些实施例的电路配置。
图31以部分块图的形式示出了根据至少一些实施例的电路配置。
图32以部分块图的形式示出了根据至少一些实施例的电路配置。
图33示出了根据至少一些实施例的示例方法的流程图。
图34以块图的形式示出了根据至少一些实施例的过渡时间测量电路配置。
图35以块图的形式示出了根据至少一些实施例的电路配置。
应注意，各图中描绘的结构和定时图不一定是按比例绘制的，而是以更清楚地说明其中描绘的教导的方式绘制的。
具体实施方式
在下面的描述和权利要求中使用了某些术语来指代特定的系统部件。本领域技术人员将会理解，不同的公司可以用不同的名称来指代一个部件。本文件并不意图区分名称不同但功能相同的部件。
在下面的讨论和权利要求中，术语“包括(including)”和“包括(comprising)”以开放式的方式使用，且因此应被解释为意味着“包括但不限于……”。此外，术语“耦合(couple)”或“耦合(couples)”意在表示间接或直接连接。因此，如果第一装置耦合到第二装置，则所述连接可以通过直接连接或者通过经由其他装置和连接的间接连接。
下面的讨论涉及本发明的各种实施例。尽管这些实施例中的一个或多个可能是优选的，但是所公开的实施例不应被解释或以其他方式用于限制包括权利要求的本公开的范围。另外，本领域技术人员将理解，以下描述具有广泛的应用，并且对任何实施例的讨论仅意味着所述实施例的示例，而不意味着暗示包括权利要求在内的本公开的范围限于所述实施例。
在单个存储器单元中存储多个位的能力对于计算机用户来说可能是有益的。在单个存储器单元中存储多个位的能力允许在同一物理空间中存储更多数据。此外，使用存储器单元执行数学运算的能力对于机器语言程序员来说可能是有益的。为了实现在单个存储器单元中存储多个位的能力以及提高使用存储器单元执行数学运算的能力两者，下面描述了针对解译存储在存储器单元中的数据的各种方法和系统。
图1示出了可在其中使用根据本文描述的实施例的存储器的环境。特别地，图1示出了根据本文描述的实施例的可以利用存储器的计算系统100。计算系统100可以是例如膝上型计算机、台式计算机、几台计算机的节点内的计算机、蜂窝电话、平板计算机或根据本文描述的实施例可以利用存储器的任何其他计算系统的说明。特别地，说明性计算系统100中的各种部件可以使用根据本文所描述的实施例的存储器。计算机系统100包括集成电路(IC)102和耦合到IC 102的一个或多个存储器104，其中一个或多个存储器104可以包括根据本文描述的实施例的存储器。
IC 102表示系统中存在的任何计算元件。例如，IC 102可以是中央处理单元(CPU)、处理元件、图形处理单元(GPU)、硬件加速器、片上系统(SOC)、数字信号处理器(DSP)、机器学习单元、矩阵运算单元(MOU)等。在一些实施例中，IC 102可以包括根据本文描述的实施例的存储器。
例如，IC 102可以包括根据本文描述的实施例的L3高速缓存存储器。另外，根据本文描述的实施例的存储器可以用作计算过程的一部分，诸如在GPU中以及在各种芯片(诸如为机器学习定制的MOU)中。MOU可以执行矩阵转置和变换操作。MOU还可以执行矩阵算术。
另外，IC 102和一个或多个存储器104可以耦合到存储装置106和网络接口装置108。在一些实施例中，存储装置106可以包括硬盘驱动器、固态盘、存储器棒、光盘等。存储装置106可以包括非暂时性计算机可读存储介质，IC 102可执行的程序可在所述非暂时性计算机可读存储介质上存储并在需要时由IC 102存取。存储装置106不限于仅由一种类型的存储器组成。例如，在一些实施例中，存储装置106可以包括用作固态盘(存储装置106)的缓冲器的存储器106a和存储器106b。存储器106a可以是用于存储器106b的缓冲器，所述缓冲器是用于存储装置106的缓冲器。
存储在存储装置106上的程序可以包括用于在计算机系统100上实现各种处理的程序。在一些情况下，程序从存储装置106复制到存储器104，并且程序从存储器104执行。因此，存储器104和存储装置106都应被视为计算机可读存储介质。
在各种实施例中，网络接口装置108可以允许计算机系统100通过无线网络或有线网络交换数据。在一些实施例中，计算机系统100可以连接到共享网络内的多个其他计算机。
另外，尽管已经描述了计算系统100来说明其中可以存在根据本文所描述的实施例的存储器的环境，但是本文所讨论的存储器的实施例不限于该特定环境。例如，根据本文所讨论的实施例的存储器可以用于车辆、互联网装置、无线局域网(LAN)硬件、交换机、网络接口装置、音频播放器、快闪存储卡、电视机、相机、录像机等中。
现在转向图2，讨论了根据本文描述的存储器的各种实施例的各种存储器的特征。在本文描述的存储器可以用于例如IC 102中的情况下，讨论存储器104或存储装置106。特别地，块图201、203和205分别示出了一晶体管(1T)DRAM单元、二晶体管(2T)DRAM单元和三晶体管(3T)DRAM单元。在每个存储器单元中，值V数据作为逻辑0(“0”)或逻辑1(“1”)存储在存储节点中。在图207中示出V数据的值。
1T DRAM存储器单元201包括与电容器211串联连接的晶体管209。晶体管209的栅极端子连接到字线(WL)213，而晶体管209的源极端子或漏极端子连接到位线(BL)215。
1T DRAM存储器单元201在晶体管209和电容器211之间的存储节点处存储数据V数据。在操作期间，BL 215被充电到电平V/2，并且在读取操作期间，BL 215的电压将改变德尔塔V(即，ΔV)。也就是说，在读取操作期间，BL 215的电压将相对于V/2增加或减少量ΔV，指示存储在存储器单元中的逻辑值。线图217和线图219示出了读取操作期间1T DRAM存储器单元201的WL 213和BL 215的特性。
特别地，线图217示出在读取操作期间的WL 213的电压值，并且线图219示出在相同的读取操作期间的BL 219的电压值。在时间t1，字线213的电压电平增加。在时间延迟之后，在随后的时间t2处，BL 219的电压电平取决于存储在存储器单元中的逻辑值而开始增大或减小。在时间t3，BL 315的电压值达到足以被处理并解译为逻辑“0”或“1”的阈值电压值。
2T DRAM存储器单元203包括两个晶体管221和223，其中晶体管221的漏极端子连接到晶体管223的栅极端子。V数据也存储在包括晶体管221与晶体管223之间的连接的存储节点处。写字线225连接到晶体管221的栅极端子，而写位线227连接到晶体管221的源极端子。晶体管223的源极端子和漏极端子连接到读位线229和读字线231。
值得注意的是，本文讨论的任何NMOS晶体管中的源极端子和漏极端子都是可互换的。因此，如果一个示例描述了识别源极端子和漏极端子的配置，则还设想其中源极端子和漏极端子指定被切换的实施例。此外，本文描述的实施例根据使用NMOS晶体管的实现方式。还设想了使用PMOS晶体管的实现方式，并且还设想了与本文提供的描述互补的描述。
在线图233中所描绘，在读取操作期间读字线231上的电压电平被示出，并且读位线229上的对应电压电平在线图235中示出。最初，在时间t4处，读字线231和读位线229的电压电平为“高”或高于0V的某个值。
关于存在于晶体管的端子处的电压，“高”值可以对应于逻辑“1”值。“高”值可以对应于“VDD”电压值。如本文所引用的“低”值可以对应于在足以使晶体管保持截止的“高”值之间引入电势差的电压值。“高”值可能存在于漏极端子，而“低”值存在于晶体管的源极端子。在一个示例中，“低”值可以是比“高”值低阈值电压量的任何电压值，其中阈值电压限定保持晶体管截止所需的两个端子之间的最小电势差(电压)。因此，“低”值不一定为零，尽管在一些实施例中它可以为零。
继续讨论线图233，在时间t4之后，在读取操作期间，读字线电压电平下降到初始“高”值以下。在时间t5处，读字线电压电平达到“低”电平。在时间延迟之后并且在时间t5之后，取决于V数据的值，读位线电压电平可能保持不变(保持“高”)或开始变为“低电平”(时间t6)。读位线电压电平是保持相同还是移位指示存储在存储器单元中的V数据的值。在时间t7处，读字线电压电平返回到初始“高”电平。
3T DRAM存储器单元205包括三个晶体管237、239和241。两个晶体管239和241串联连接，而晶体管237的漏极端子连接到晶体管239的栅极端子。V数据被存储在晶体管237的漏极端子连接到晶体管239的栅极端子的节点处。晶体管237的源极端子连接到写位线243，而写字线245连接到晶体管237的栅极端子。读字线247连接到晶体管241的栅极端子，而晶体管241的漏极端子连接到读位线249。
在线图251中所描绘，在读取操作期间读字线247上的电压电平被示出，并且读位线253上的对应电压电平在线图253中示出。最初在时间t8处，读字线电压电平开始为“低”，而读位线电压电平开始为“高”。在时间t9的读取操作期间，读字线251上的电压电平增加。随后在时间延迟之后，在时间t10处，取决于存储为V数据的值，读位线249的电压电平将保持不变或下降。在时间t11处，读字线247上的电压电平返回到“低”电平。
如在线图219、235和253中示出的，读位线上的电压的改变是逐渐的并且在时间延迟之后发生。电压的变化率可以基于晶体管的特性和栅极端子上的电压的量而变化。另外，栅极端子上的电压的量还与将流过晶体管的电流量相关。
现在转向图3，描述了晶体管的电流电压特性以及晶体管的块图。晶体管303中示出的电流使用常规的流动符号(与电子流符号相反)来示出。特别地，施加在晶体管303的栅极端子301上的电压的量可以确定流过晶体管的电流305的量。如本文描述的，晶体管303的曲线图305中所讨论的以下特性可以用于在单个存储器单元中存储多个值。
在图2中所讨论的DRAM存储器单元的各种配置中，读位线(例如，215、229、249)连接到晶体管的漏极端子或源极端子。晶体管303可以表示晶体管209、223和241中的任一个，其中读位线连接到漏极端子309。当向栅极端子301施加足够的栅极电压311以导通晶体管303时，电流307开始从漏极端子309流向源极端子313。
如先前所提及，典型的负沟道金属氧化物(NMOS)晶体管(诸如，晶体管303)的源极端子和漏极端子是可互换的。源极端子和漏极端子可以被称传导电极。给定足够的电压(诸如大于阈值电压量的电压量)被施加在栅极端子301处，则电流将基于一个传导电极是否相对于另一个传导电极处于较低电势而在传导电极之间流动。在将足够的电压施加到栅极端子301的示例场景中，如果在传导电极之间不存在电势差，则电流将不会在传导电极之间流动。
在应用中，分配给相应传导电极的源极或漏极指定可以反映晶体管的给定状态和两个传导电极之间的电流流动的方向。在一些场景中，漏极端子处于比源极端子更高的电势。然而，对于本文描述的给定示例，在本文件内分配的源极和漏极指定并不意味着暗示电流流动的方向。为了便于讨论，在本文讨论的示例中，晶体管的一个传导电极已经被标记为漏极端子并且另一端子被标记为源极端子。对于其中相应的传导电极已经被指定为源极和漏极的给定示例，还设想源极和漏极指定从本文描述的切换的实施例。
继续对晶体管303的讨论，当读位线(例如，215、229或249)连接到漏极端子或源极端子时，在晶体管(例如，晶体管209、223、239、241)的漏极端子和源极端子之间流动的电流可以对应于位线放电。相对于源极端子施加在晶体管的栅极端子上的电压311的量或相对于栅极端子施加在晶体管的源极端子上的电压311的量也可以确定例如位线所花费的时间量和放电速率。例如，在1T或3T DRAM单元中，相对于源极端子在栅极端子处施加电压。在2TDRAM单元中，相对于栅极端子在源极端子上施加电压。因此，基于用于位线放电的测量时间延迟，可以测量和检测多个值。
在曲线图305中，x轴表示跨越晶体管303的源极端子和漏极端子(分别为313和309)的电压值，而y轴表示在源极端子和漏极端子(313和309)之间流动的电流307的量。在曲线图305中，不同的VGS曲线(例如317、316、318和325)表示施加在栅极端子301上的不同电压量VGS以及用于每个VGS的对应电流(iDS)和电压(VDS)特性。
如不同的VGS曲线所示，施加到栅极端子301的不同电压量可以确定流过晶体管303的电流量以及跨越源极端子和漏极端子(313和309)测量的电压量。例如，VGS曲线317描绘了对于特定的VGS电平315以及随着跨越源极端子和漏极端子的电压增加(VDS)时，可以流过晶体管303的电流量。
每个VGS电压电平被设定为高于阈值电压(Vth)达被限定为过驱动电压(例如，VOV1)的量，其中VOV6表示大于VOV0的量。因此，等于阈值电压加VOV6的VGS电平大于等于阈值电压加VOV0的VGS电平。对于给定的VGS电平，流过晶体管303的电流量随着VDS最初增加而增加(线性操作区域321)。
在达到VDS的某个值之后，对于每条VGS曲线，VDS的另外增加实质上不会影响流过晶体管303的电流(iDS)，并且晶体管被视为在饱和操作区域319中操作。在线性操作区域321中，VDS的变化对流过晶体管303的电流具有更大的影响。对于每条VGS曲线，由虚线327标记从线性操作区域321到饱和操作区域319的操作模式之间的过渡。
如曲线图305所示，iDS是过驱动电压(VOV)的函数，所述过驱动电压是栅极-源极电压(VGS)超过阈值电压(Vth)的量。特别地，如在列323中所示，以曲线317为示例：
iOS＝K’(VOV0)2 (1)
其中K’是进一步表示晶体管的技术和装置参数常数的参数，更具体地说：
K’＝μnCox(W/L) (2)
其中μn表示表面迁移率，Cox表示每单位面积的栅极氧化物电容，W是晶体管的宽度，并且L表示晶体管的长度。
基于在栅极端子311处施加的VGS值，晶体管303可以不同地且根据曲线图305中所示的各种VGS曲线(即，曲线316、317、318和325)表现。因此，晶体管303可以作为可变电阻器操作，其中iDS的变化量和变化率(在线性操作区域321中)对于每条曲线是不同的。特别地，在给定的读取操作期间，其中读位线连接到晶体管303的源极或漏极，栅极电压(VGS)的值支配表示流经晶体管303的iDS的量的iDS对VDS的曲线。栅极电压(VGS)的值可以确定读取线可以放电的速率。在各种实施例中，可以使用对读位线放电所花费的时间的测量来确定存储于存储器单元中的特定电压或值。
现在转向图4，讨论了根据各种实施例的存储器单元。电压变化发生的速率可以用来辨别存储在存储器单元中的值。以三晶体管(3T)DRAM单元(205)为示例，描述了用于在存储器单元中存储多个值的方法。
在该示例中，在曲线图403中以二进制命名法表示的用于V数据的八个逻辑值0-7可以被编程到3T DRAM单元205中。在曲线图403中，沿着x轴表示电压值。每个逻辑值都被存储为不同的电压值。
例如，逻辑值“0”可以存储为大约零伏的电压值，逻辑值“1”可以近似地存储为电压值“V1”。逻辑值“2”可以近似地存储为电压值“V2”，其中“V2”的值高于“V1”，并且剩余的逻辑值可以相应地被编程，其中连续的逻辑值被编程为越来越大的电压值。
在3T DRAM单元205的操作期间，表示每个逻辑值的电压值可能不恰好为零或“V1”、“V2”等。相反，例如，电压值可在目标电压值零、“V1”、“V2”以上或以下的某个电压值之内。因此，可以记录为特定逻辑值的电压值在曲线图403中被表示为单条钟形曲线。每条钟形曲线捕获可能对应于相应逻辑值的电压值的电势分布。
分配电压值以表示不同逻辑值的方式不限于该示例，并且可以使用其他分配方案。也就是说，讨论电压值和对应逻辑值之间的分配方案是为了说明实施例，并且不意味着限制可以使用的分配方案的类型。例如，逻辑值“0”可以存储为电压值“0”，而逻辑值“7”存储为电压值“V7”。曲线图403捕获其中可以使用不同电压值来表示不同逻辑值的一个示例方式。另外，在文件中讨论的任何分配方案被视为示例并且不应构成限制示例。
在3T DRAM单元205的读取操作期间，在时间t-1处，时钟可以变高，如在线图405中表示的。接下来在时间t-0.5处，读字线(RWL)变高。随后，流过晶体管239的iDS的量和iDS的变化率取决于V数据401的电压值。最后，多个选通时钟中的选通时钟可以响应于位线的电压电平下降到阈值电压电平VREF 409以下而变高。
位线放电的方式和速率取决于V数据401的电压值，其中V数据401被存储在存储节点处。回想曲线图305中针对VGS的不同值示出的不同VGS曲线。VGS的较高电压值(曲线325)将对应于比VGS的较低电压值(诸如曲线317)更快的位线放电速率。也就是说，如果“V7”的电压值被存储为V数据(在该示例中，“V7”可以遵循由曲线图305中的曲线325表示的曲线)，则放电可在时间t0发生(407)。由于“V7”可能遵循曲线325(曲线图305)，因此放电可能比曲线图305中的其他VGS曲线更快地发生。
在检测位线放电时，在位线达到预定阈值量(诸如等于VREF 409的电压电平)之后，就视为所述位线已经充分放电。可以使用各种电路来评估位线的电压电平，并且确定位线是否已经充分放电。例如，可以利用电压比较器来将位线与参考电压(诸如，由带隙参考电路提供的参考电压或其他参考电压)进行比较。在另一个示例中，可以使用具有高于通常跳变点的“时滞”反相器。此类时滞反相器可以通过将PMOS晶体管的大小定为比NMOS晶体管更强来实现。
在一些实施例中，可将选通时钟编程为在预定义时间窗口期间触发，其中在预定义时间窗口期间捕获指示符。可由用于评估位线的电压电平的各种电路产生指示符。在一些实施例中，各种电路可以包括比较器、能够捕获位线的电压电平的电路等。因此，指示符可以包括各种形式。例如，指示符可以是由比较器输出的值，或者所述值可以反映位线的电压值。总的来说，指示符包含可以用于确定位线的电压电平是否已经下降到预定阈值量以下的数据。
在一个示例中，被表示为STRCLK0的选通时钟在时间t0附近的预定义时间窗口或时间间隔处捕获指示符。在曲线图405所示的示例中，可将多个选通时钟设定为在不同的预定义时间窗口处或附近触发。例如，在曲线图405中，可将多达七个选通时钟设定为在不同的预定义时间窗口或时间间隔处触发。基于捕获具有在读取操作期间位线已经下降到预定阈值电压值以下的数据的指示符的选通时钟，可以确定V数据401的电压值，并且进而与逻辑值相关。
在具有七个选通时钟的该示例中，七个选通时钟中的捕获具有位线已经下降到预定阈值以下的数据的指示符的最早的选通时钟可以用于确定逻辑值。在一些实施例中，多个选通时钟的子集可以被设定为触发。因此，在给定的读取操作期间，并非所有七个选通时钟都可能触发。
在另一个示例中，如果电压值“V7”存储在V数据401中，则在跨越从时间t0之前和时间t0与时间t1之间的时间窗口中，STRCLK0设定为触发(例如，切换到高状态)。由于V数据401存储电压值“V7”，因此位线的电压值将下降到VREF 409以下。因此，由STRCLK0捕获的指示符将反映位线已经下降到VREF 409以下。
在另一个示例中，如果V数据是电压电平低于“V7”的电压电平的“V6”的电压值，则“V6”的电压电平可能比“V7”作为V数据存储时花费更长的时间来对位线放电。因此，位线可在时间t0之后的时间t1附近放电。
在该示例中，STRCLK0将在从时间t0之前和在时间t0与时间t1之间跨越的时间窗口中触发(例如，切换到高状态)。然而，由STRCLK0捕获的指示符将反映位线没有下降到VREF409以下。STRCLK1将在从时间t1之前和在时间t1与时间t2之间跨越的时间窗口中触发(例如，切换到高状态)。随着RBL 249的电压值在STRCLK1被设定为触发时附近将下降到VREF409以下，当STRCLK1触发时，当STRCLK1触发时捕获的指示符将反映位线已经下降到VREF 409以下。
总的来说，存储的V数据的电压电平越低，则其可花费的对位线放电的时间越长。因此，在图4中提供的示例中，在时间t0附近，具有“V7”的电压电平的V数据401将经历充分放电的位线，或者已经达到VREF 409的电压电平的位线。在时间t1附近，具有“V6”的电压电平的V数据401将经历充分放电的位线，或者已经达到VREF的电压电平的位线。在时间t2附近，具有“V5”的电压电平的V数据401将经历充分放电的位线，或者已经达到VREF 409的电压电平的位线。在时间t3附近，具有“V4”的电压电平的V数据401将经历被充分放电的位线，或者已经达到电压电平VREF 409的位线，等等。对于V数据401等于零伏的情况，读位线将继续保持高。因此，在设定的时间量内继续保持高的读位线可以指示V数据401等于零伏。
如先前简要所述，为了检测位线充分放电或达到VREF 409的电压电平所花费的时间跨度，可将多个选通时钟耦合到位线。多个选通时钟中的每一个被设定为在不同的时间窗口触发，并且使周围电路选通位线或使连接到位线的比较器确定是否已经发生充分的放电。一旦检测到位线电压已经下降到预定电压电平(VREF 409)以下，对应的选通时钟就可以支配捕获指示符的时间窗口。基于捕获反映所述位线已经下降到预定阈值量以下的指示符的特定选通时钟，周围电路可以确定所述位线放电到VREF 409的电压量所花费的时间跨度。
可以通过本领域中的任何已知方法来确定是否已经发生充分的放电。例如可以通过检查连接到读位线249的比较器的状态来确定已经发生充分的放电。可将读位线249的电压电平与预定阈值量(诸如VREF 409电压)进行比较以评估读位线249是否已经放电足够量。
基于位线充分放电所花费的时间长度，周围电路可以确定存储于存储器单元中的V数据的电压值，所述电压值进而与逻辑值相关。在V数据等于零伏的情况下，在检测到位线保持高达超过预定阈值时间量的时间量之后，周围电路可以确定V数据为零伏。将用于放电的时间窗口与电压值相关并进而与逻辑值相关的概念可以应用于诸如2T或1T DRAM单元的其他类型的存储器单元。
现在转向图5，描述了能够存储多个值的二晶体管(2T)DRAM单元。如先前所描述的，2T DRAM单元203包括晶体管221和223，其中晶体管221的漏极端子连接到晶体管223的栅极端子。晶体管221的栅极端子连接到写字线WWL 225，而晶体管221的源极端子连接到写位线WBL 227。晶体管223的漏极端子连接到读位线229，而晶体管223的源极端子连接到读字线231。源极端子和漏极端子的标记继续是为了便于讨论该示例；这些端子是可互换的。V数据501被存储在包括晶体管221和晶体管223之间的连接的存储节点处。
在2T DRAM单元203的操作期间，RBL 229和RWL 231被预充电到高电压值，例如VDD。为了理解检测存储在2T DRAM单元203中的逻辑值的机制，注意晶体管223的源极端子和漏极端子都处于相同的电平，并且即使当晶体管223例如通过施加到栅极端子的电压(V数据>0)导通时，电荷也不会在端子之间流动。给定在晶体管223的栅极端子和源极端子之间存在足够的电压或V数据501电压值，在晶体管223的栅极端子和源极端子之间形成电压差会导致电流流过晶体管223。
该特性可以用于读取存储在存储器单元203中的存储节点中的V数据的电压值。在一个实施例中，RBL 229和RWL 231之间的电压差被递增地形成以确定V数据501的电压值。也就是说，RWL 231的电压值可以递增地减小，并且RBL 229被充分放电期间的增量可以与存储的V数据501的电压值相关，所述电压值进而可以对应于相应的逻辑值。
RWL 231处的递增地减小的电压增加了晶体管223的栅极端子和源极端子之间的电压。取决于存储在晶体管223的栅极端子处的V数据501电压，当RWL 231相对于晶体管223的栅极端子处的V数据501递增地减小到低于晶体管223的阈值电压时，晶体管223可以导通。
类似于3T DRAM单元，2T DRAM单元203可以存储V数据501的不同值，其中V数据501可以是零伏、“V1”、“V2”、…“V7”。可以被编程为存储器单元203中的V数据501的不同电压电平可以各自表示逻辑值0-7，其在曲线图503中以二进制命名法表示。例如，具有约零伏的电压值的V数据501可以对应于逻辑值“0”，具有约“V1”的电压值的V数据501可以对应于逻辑值“1”，具有约“V2”的电压值的V数据501可以对应于逻辑值“2”，等等。
类似于3T DRAM单元的操作，在2T DRAM单元203的操作期间，表示每个逻辑值的电压值是目标电压值，其中可以被解译为对应逻辑值的实际电压值包括大于和小于给定目标电压值的电压值的扩展。因此，曲线图503示出了可以作为特定逻辑值记录为钟形曲线的电压值，所述钟形曲线捕获可以对应于相应逻辑值的电压值的电势分布。
在2T DRAM单元203的读取操作期间，RWL 231的电压可以递增地降低，如曲线图519中所示。在曲线图519中，x轴表示时间，而y轴表示电压值。当RWL 231最初被充电为高时，RWL 231的电压可以处于电平521，并且随后，RWL 231的电压可降低到电平523。RWL 231的电压继续以一定的时间增量递增地降低到电平525、527、529、531、533和535。
对于与晶体管223的栅极端子处的电压对应的给定电压值V数据501，一旦存储在栅极端子处的V数据501和RWL 231之间的电压差超过阈值电压量或足以导通晶体管223的电压量，RBL 229可以开始放电。此外，给定在RBL 229和RWL 231之间存在足够量的电压差，RBL229放电的速率以及RBL 229是否放电完全取决于V数据501的电压值。例如，与较低的V数据电压电平相比，较高的V数据电压电平将导致RBL 229在RWL 231处的较高电压下放电(即，较小的递减电压值539、541、543等)。
此外，RBL 229放电到的电压电平将取决于RWL 231的电压电平。例如，在RWL 231的电压电平下降一次到电平523之后RBL 229放电的情况下，RBL 229的电压电平将下降，直到它等于RWL 231的电压电平。因此，在曲线图519和555中，电压电平523和539大致相同。
曲线图519和555分别展示了在2T DRAM单元203的读取操作期间RWL 231和RBL229的示例电压电平。线521表示读取操作期间RWL 231的电压电平，而线537描述RBL 229的电压电平。此外，曲线图537中的虚线561表示预定电压电平(诸如VREF)，所述预定电压电平用于确定RBL 537是否已经充分放电。
在各种实施例中，RWL 231的不同电压电平523、525、527、529、531、533和535可以被称为步进。可以评估在RBL 229开始放电之前RWL 231的电压电平已经步进降低的次数，以确定V数据501的值。
在示例中，在V数据501存储“V7”的电压值的情况下，其中“V7”是比“V6”、“V5”、“V4”、“V3”、“V2”和“V1”高的电压值，在RWL 231的电压电平降低到电平523之后，RBL 229可以开始放电。因此，到时间t0处，RBL 229的电压电平可以放电到电压电平539。回想RBL 229的电压电平539将在RWL 231的电压电平523附近，因为当RBL 229开始放电时，它将继续放电，直到RBL 229的电压电平达到约与RWL231相同的电压电平。
在V数据501存储“V6”的电压值的示例中，其中“V6”是比“V7”低的电压值，RBL 537可能在RWL 231的电压电平第一次步进降低之后不放电。由于“V6”是比“V7”低的电压值，因此在晶体管223开始传导(即，RBL 229开始放电)之前，可能需要栅极端子和漏极端子之间的电压差更大。因此，如曲线图519和537中所示，RBL 229可在RWL231上的电压第二步进下降(电平525)之后开始放电。
在V数据501存储零伏电压值的示例中，RBL 229将不放电。也就是说，当RWL 231处于电压电平535时，晶体管的栅极和源极端子之间的电压小于导通晶体管223所需的阈值电压。
在一些实施例中，RWL的电压电平向下步进的次数可以被转换为存储为V数据501的电压值，所述电压值进一步与对应于V数据501的电压值的逻辑值相关。例如，如果在RWL 231处于电压电平527(第三步进)时RBL 229开始放电，则诸如计数器的周围电路可以存储反映RWL 231的电压电平已经被步进降低三次的数据。该电平已经降低三次的该数据可以与存储电压值“V5”的V数据相关，并且随后被转换为逻辑值“101”。
尽管已经描述了使用计数器来评估RWL 231的电压电平已经降低了多少次的示例，但是计数器不是可以用来评估该信息的唯一方法。可以使用其他方法。例如，可以测量电压电平，其中每个电压电平对应于特定步进，并且可以使用比较器来确定RWL 231处于哪个步进。类似于关于3T DRAM单元205讨论的示例，时钟和选通技术可以用于评估V数据501的电压值。
RWL 231的电压电平被步进降低(或在一些情况下升高)的次数可以是预设次数。如果RBL 229在预设次数RWL 231被步进降低期间没有放电，则可以得出V数据501存储为零的电压值的结论。更一般来说，预设次数可由可以存储为V数据501的值的可能数量来确定。
在一个实施例中，预设次数可以是小于可以存储为V数据501的值的可能数量的次数。例如，可将2T DRAM单元203编程为将可能数量的值“n”存储为V数据501。因此，预设次数可等于“n-1”。如果RBL229在RWL 231步进降低的当前次数n-1期间没有开始放电，则可以得出结论，V数据501正在存储存储在V数据501中的最后可能的值，而没有在RWL 231上引入任何另外的电压步进。
设想另一个实施例，其中2T DRAM单元203是多个2T DRAM单元中的一个。所述多个2T DRAM单元可以包括一行存储器。如果读取操作读取单个存储器单元而不是行中的剩余的单元，则随着感兴趣的存储器单元中RWL的电压值步进降低，周围单元中WWL的电压值也可以步进降低，以阻止其他单元中的V数据电压值通过位线放电。换句话说，在未选定行上的未选定存储器单元中，选定的RBL节点当其电压减小时，可以充当未选定2T DRAM单元的源极端子，而处于VDD的未选定RWL可以充当未选定2T DRAM单元的漏极端子。
现在转向图6，描述了电荷共享的概念。该概念适用于对一晶体管(1T)DRAM单元的描述，如图7中所描述。块图601示出了晶体管623，其具有栅极端子631，以及分别连接到电容器621和625的源极端子和漏极端子。栅极端子631具有电压值VG。电容器621保持电荷和相应的电压量V0，而电容器625保持电荷和相应的电压量V1。
当V0电压和V1电压都大于VG–Vth时，晶体管623截止，其中Vth是晶体管623的阈值电压(块图603)。当源极端子或漏极端子(传导电极)比栅极端子(控制电极)低阈值电压量(块图605)时，晶体管601可以导通。回想，在电流在传导电极之间流动的情况下，传导电极之间也存在电势差。一旦栅极电极和两个传导电极之间的电压差不再超过晶体管的阈值电压，则晶体管将截止(即，将不再传导)。
现在转向图7，描述了能够存储多个值的1T DRAM单元。如先前所描述的，1T DRAM单元201包括晶体管201和电容器211。晶体管209的栅极端子连接到字线(WL)213，而晶体管209的源极端子或漏极端子连接到位线(BL)215。未连接到BL 215的源极端子或漏极端子连接到电容器211，并且V数据被存储在包括晶体管209和电容器211之间的连接的存储节点处。
在该示例中，在曲线图711中，以二进制命名法表示用于V数据的八个逻辑值0-7。这八个逻辑值可以被编程到1T DRAM单元201中，作为沿着x轴表示的相应电压值。如曲线图711中所示，每个逻辑值都被存储为不同的电压值。
例如，逻辑值“0”可以存储为大约零伏的电压值，逻辑值“1”可以近似地存储为电压值“V1”。逻辑值“2”可以近似地存储为电压值“V2”，其中“V2”的值高于零伏和“V1”，并且剩余的逻辑值可以相应地被编程，其中连续的逻辑值被编程为越来越大的电压值。
在1T DRAM单元201的操作期间，表示每个逻辑值的电压值可能不恰好为零或“V1”、“V2”等。相反，例如，电压值可在目标电压值零、“V1”、“V2”以上或以下的某个电压值之内。因此，可以记录为特定逻辑值的电压值在曲线图711中被表示为单条钟形曲线。每条钟形曲线捕获可能对应于相应逻辑值的电压值的电势分布。分配电压值以表示不同逻辑值的方式不限于该示例，并且可以使用其他分配方案。
在1T DRAM单元201的读取操作期间，BL 215被充电为高，而WL 213为低。WL 213的电压值递增地步进升高以确定V数据745的电压值。如曲线图709和747所示，当WL 213充分导通晶体管209时，BL 215将放电(通过晶体管209和电容器211朝向地)。在曲线图709中，示出了WL 213的读取操作期间的示例电压值，其中电压值随着y值的增加而增加。在曲线图747中，示出了BL 215的读取操作期间的可能电压值，其中电压值随着y值的增加而增加。
在1T DRAM单元201中，电荷共享施加在BL 215和电容器211之间。因此，当WL 213的电压值递增地步进升高到比V数据745的每个可能电压值高预定量的相应电压时，当V数据745的电压值首先被WL 213的电压超过(小于阈值电压)时，BL 215将最初放电到约相同的电压值，而与V数据745电压无关，因为相同量的电荷最初从单元201耦合到BL 215(此时存取晶体管209截止)。因此，BL 215放电的不同场景由在约相同的初始值处趋于稳定的电压值(例如，电压731、733、735等)表示。此外，曲线图747中的虚线749表示预定电压电平(诸如VREF)，所述预定电压电平用于确定BL 215是否已经充分放电。在存取晶体管209首先导通且随着WL 213递增到甚至更高电压之后，另外的电荷从存储器单元201耦合到BL 215中，且BL 215的电压进一步减小(例如，参见图13)。
类似于2T DRAM单元203的读取操作，在1T DRAM单元201的读取操作期间，WL 213的电压递增地步进。然而，WL 213的电压值可以递增地增加，而不是降低。WL 213的不同电压电平713、715、717、719、721、723、725和727可以被称为步进。可以评估在BL215开始放电之前WL 213的电压电平已经步进升高的次数，以确定V数据745的值。
在V数据745存储零伏的电压值的示例中，BL 215可在WL 713的电压电平增加到电平715之后开始放电。当V数据745存储零伏时，晶体管209的源极端子和漏极端子之间的电势差可以最大，并且因此当晶体管209的源极端子处于零电压并且连接到WL 213的栅极端子处于比导通晶体管209所需的阈值电压更高的电势时，WL 213的电压电平的小增加可能足以导通晶体管209。因此，当V数据745存储零伏时，到时间t0，BL 215的电压电平可以放电到电压电平731。
在步进715处，WL 213的电压电平可以大于V数据745的电压值至少阈值电压量。为了展示这种差异，在曲线图709中示出了与WL 213的电压电平有关的V数据745各种可能的电压值。
在V数据745存储“V1”的电压值的示例中，BL 215可在WL 213的电压电平递增地步进到第二电平717之后开始放电。可以用WL 213的电压电平中的连续步进来检测可以存储为V数据745的每个连续电压值。在V数据745存储“V7”的电压值的示例中，BL 215可在WL 213的电压电平的递增变化期间不放电。在该示例中，如果BL 215在WL 213的电压电平的七次增量增加之后没有开始放电，则周围电路可以得出结论，V数据745正在存储电压电平“V7”。
WL 213的电压电平步进升高的次数可以被转换为存储为V数据745的电压值，所述电压值进一步与对应于V数据745的电压值的逻辑值相关。例如，如果在WL 213处于电压电平721(第四步进)时BL 215开始放电，则周围电路(诸如计数器)可能会存储反映WL 213的电压电平已经步进升高四次的数据。可将电平已经被步进升高四次的数据与存储电压值“V3”的V数据相关，并且随后转换为逻辑值“011”。
尽管已经描述了使用计数器来评估WL 213的电压电平步进升高了多少次的示例，但是计数器不是可以用来评估该信息的唯一方法。可以使用其他方法。例如，可以测量电压电平，其中每个电压电平对应于特定步进，并且可以使用比较器来确定WL 213处于哪个步进。类似于关于3T DRAM单元205讨论的示例，时钟和选通技术可以用于评估V数据745的电压值。
类似于2T DRAM单元203的读取操作，WL 213的电压电平步进升高或降低的次数可以是预设次数。如果BL 215在WL 213步进升高或降低的预设次数期间没有放电，则可以得出结论，V数据745正在存储最后可能的值。
例如，可将1T DRAM存储器单元201编程为将可能数量的值“n”存储为V数据745。在步进通过预设次数n-1之后，在没有检测到BL215开始放电的情况下，可以得出结论，存储在V数据745中的数据是最后可能的值，而没有在WL 213上引入任何另外的电压步进。避免步进升高到再一个电压电平有助于节能。
现在转向图8，块图示出了可以利用本文讨论的实施例的示例电路配置。图801包括串联连接的两个晶体管811和813，其中晶体管811的源极端子或漏极端子耦合到读位线(RBL)815。晶体管811的栅极端子耦合到读字线(RWL)817。V数据807存储在包括晶体管813的栅极端子的存储节点上。
诸如图801中所示的电路配置可在诸如3T DRAM存储器单元(图2，晶体管241和239)的各种电路中找到。为了确定V数据807的电压值，根据各种实施例，RWL 817可以被预充电到高值。
V数据807可以表示两个以上的可能逻辑值，其中逻辑值被存储为不同的电压值。曲线图803展示了可以存储为V数据807的不同电压值与对应于相应电压值的逻辑值之间的一种示例相关性。
电压值可以使用先前描述的任何方法来确定，其包括选通或实现电压步进。用于确定V数据的电压值的另一种方法可在预定时间间隔检查RBL 815的电压电平，并且将预定时间间隔期间的RBL 815的电压电平与由V数据表示的逻辑值相关。
曲线图805示出了根据该实施例执行的方法期间时钟(CLK)、RWL 817和RBL 815的电压电平。在时间t-1处，时钟可能变高，随后，在时间t-0.5处，RWL 817变高。由于先前解释的半导体装置物理原理(图3)，RBL 815将基于V数据807的电压值开始以不同的速率放电。
因此，在预定的时间间隔，诸如在时间t0处，基于V数据807的电压值，RBL 815的电压电平将处于不同的电平。曲线图805中示出了RBL 815的可能放电曲线。可在可能的电压曲线之间存在较大差异的位置处设定预定时间间隔。因此，可以更清楚地识别并更准确地识别测量的电压值。
在时间间隔t0期间，RBL 815的测量电压值可以被测量为模拟值，所述模拟值随后被转换为数字值。然后可将数字值与对应的逻辑值相关。
现在转向图9，块图示出了可以利用本文所讨论的实施例的电路配置的另一个示例。图901包括串联连接的三个晶体管911、913和915。晶体管911的源极端子或漏极端子可以连接到读位线(RBL)919。晶体管913和915的每个栅极端子可在存储节点处存储电压值(例如，Vg1和Vg0)。
曲线图905展示了读取存储为Vg1和Vg0的电压值的又一种方法。值得注意的是，所确定的电压值将对应于电压值Vg1和Vg0的和。基于存储的电压值(例如，Vg1和Vg0)，晶体管913和915将或多或少地传导。
所讨论的任何方法都可以用来确定存储的电压值的和(例如，在给定时间选通、测量电压电平)。在图9中，示出了将测量的延迟时间与电压值相关的放电时间方法。所述时间延迟可以被限定为时间t0与RBL 919已经达到预定阈值电平931时之间的时间间隔，所述时间t0可以对应于时钟变高。在曲线图905中，延迟时间被标记为D0、D1、D2、D3、D4、D5和D6。时间延迟将基于Vg1和Vg2的电压值而变化。
图903是等效于图901的电路图。本质上，串联连接的晶体管913和915可以被视为以类似于串联连接的可变电阻器923和925的方式起作用。其中RBL 929的总放电时间等于电路电阻和电路电容的乘积。
RC时间常数＝(R0+R1)×CBL (3)
其中R0和R1表示可变电阻，并且CBL表示RBL 929的电容。对于R0和R1的不同值，RC时间常数值改变，这改变了放电的时间延迟。在上面的等式3中，晶体管921的电阻值被视为比电阻R0和R1小得多，使得晶体管921的电阻是可以忽略的。因此，晶体管921的电阻值不包括在RC时间常数计算中。在晶体管921的电阻值较大以至于不可忽略的实施例中，电阻值也可以作为偏移包括在RC时间常数计算中。
图901中的RBL 919的输出端可以耦合到反相器，所述反相器随后耦合到放电时间转换器(其示例在下文中描述)。因此，可以测量延迟时间，并且可以确定存储在晶体管913和915的栅极端子处的电压的和。
在曲线图907中，示出了先前讨论的确定存储的电压值的方法。在曲线图907中，在时间tx处测量RBL 929的电压值。给定RBL 929的不同放电速率，基于可变电阻器的值，可以基于在时间tx处测量的电压值来确定电阻值。
在图901和图903中，最终和可由存储在多个晶体管中的值的多种组合得出。例如，电阻值R0和R1的若干组合可能导致相同的和。RC延迟是所有串联的可变电阻器的线性组合。此外，对于给定的固定电容，总时间延迟是串联的电阻的线性组合。此外，如果相应的电阻值表示对数值，则时间延迟与对数值的和相关。这是一个可以获得乘积项的示例，下面将结合图10进一步讨论。
图901和图903中所示的电路可以包括用于执行矩阵算术的矩阵运算的电路的构建块。例如，所描述的确定串联连接的晶体管的栅极处存储的电压的和的方法可以用于加数值，其中Vg1和Vg0的值表示数值。可以执行另外的操作，例如，Vg0和Vg1可以表示对数值log(a)和对数值log(b)。也就是说，
Vg0＝log(×)和Vg1＝log(y) (4A)
因此，Vg0和Vg1的测量和可以表示x和y的乘积的对数。因此，这些电路可能对许多操作有用。例如，这些电路可以用于执行笛卡尔加法、矢量加法以及求解笛卡尔积。另外，块图901和块图903中所示的电路可以被偏置以执行类似于跨线性电路操作。晶体管偏置在弱反转区域中，晶体管在所述区域内表现出指数电流电压特性。因此，偏置在弱反相区域的晶体管可以执行log-log运算。
现在转向图10，以可以用于数字域信号处理的配置示出了本文所讨论的各种实施例。特别地，在块图1001中，多个晶体管1011、…、1013和1015串联连接。尽管示出了三个晶体管串联连接，但是图1001可以具有比示出的三个晶体管更多的串联连接的晶体管。在一些实施例中，块图1001可以包括负与型(NAND型)非易失性存储器，其包括串联连接的多个晶体管。
晶体管1011的栅极端子耦合到接收使能信号的使能线1017(先前描述中的WL)。晶体管1013和1015的栅极端子分别耦合到以电压形式传输信号1007(Vg1)和1009(Vg0)的导线。在各种实施例中，信号1007和1009可以源自存储节点或受控制的信号。通过本领域已知的各种手段，可以控制信号1007和1009的电压值。
使用本文描述的读取操作方法，可以通过RBL 1019读取存储在多个晶体管1007和1009的每个栅极处的电压值的和。例如，测量RBL 1019放电的时间延迟(放电时间)、递增地步进升高使能线1017上的电压、或者确定RBL 1019在某个预定时间的电压电平是根据本文公开的实施例的一些读取操作方法。存储在多个晶体管的栅极端子的每个处的电压值的和可以用于执行(存储在栅极端子处的电压值的)乘法或加法。
在各种实施例中，在多个晶体管(例如，晶体管1013或1015)的晶体管的相应栅极端子处接收的信号可以被设定为至少大于所述晶体管的阈值电压。因此，在读取操作期间，可以读取来自多个晶体管中的所有晶体管的值，因为所有晶体管将在读取操作期间的某个时刻“导通”。在其他情况下，在晶体管的相应栅极端子处接收的信号可以低于阈值电压。
继续图10的讨论，块图1003展示了电路诸如存储器的一部分，其中电路包括以行和列布置的多个晶体管。使用本文描述的读取操作方法，可以使用存储器中的行及列来执行笛卡尔积运算。
在图1003中，多个晶体管1021、1023和1025串联连接。使能线1027耦合到晶体管1021的栅极端子。另外，列字线(CWL)1035耦合到晶体管1023的栅极端子。晶体管1023可以耦合到并联的其他晶体管，称为列。CWL 1035可以被配置为使得可以读取特定列(例如，包括晶体管1023和彼此和与晶体管1023并联连接的其他晶体管)。因此，可以选择行和列来执行笛卡尔积运算。
使用本文描述的读取操作方法，可以读取电压值的和，其中每个电压值存在于串联连接的一行晶体管的相应栅极端子处。另外，可以读取电压值的和，其中每个电压值存在于并联连接的一列晶体管的相应栅极端子处。电压值可以表示数值，或者电压值可以表示对数值。
通常，包括自然对数在内的对数会将乘法映射为加法。所述对数函数是在乘法下的正实数到加法下的实数的群组的群组同构，被表示为函数。也就是说：
log(a)+log(b)＝log(ab) (4B)
因此，在电压值表示对数值的情况下，这些对数值的和可以间接地映射为数值的乘积。也就是说，一旦表示对数值的电压值被相加，或者使用用于RBL的时间延迟方法达到预定值或者使用在预定时间处RBL的电压值，可以推断数值的乘积而不是逻辑值。因此，可以绕开反对数步骤所需的额外电路。因为，对于一组给定的n个数值，存在有限数量的加法运算产生的唯一和或乘法运算产生的唯一乘积。
从块图1003输出的和随后可由诸如块图1001的电路相加，其中从块图1003读取的每个和作为电压信号(例如，信号1007和1009)发送到串联连接晶体管的相应栅极端子。因此，使用本文描述的和图1001中描述的读取技术，可以确定最终和。结合图1001使用图1003可以实现执行矩阵计算、线性代数运算等的能力。
在各种实施例中，图1001和1003可以用于信号混合目的。例如，图1001和1003可以用于加法混合目的。信号混合可以用于各种通信目的。另外，块图1003可以用于检测两个信号的相位差。
现在转向图11，在块图1101中示出了包括NOR型非易失性快闪存储器的实施例。在块图1101中，示出了单个快闪存储器单元，所述单个快闪存储器单元包括浮动栅极1111、连接到线1117的栅极端子以及连接到BL 1113的源极端子或漏极端子。
使用本文描述的读取操作概念，单个读取操作可以确定编程到浮动栅极1111中的电压的值。在曲线图1103中捕获的一个示例中，四个电压值“V0”、“V1”、“V2”和“V3”可以存储在快闪存储器单元中(块图1101)。电压值“V0”、“V1”、“V2”和“V3”可以对应于曲线图1103中以二进制格式表示的不同逻辑值。
为了确定哪个电压值存储在快闪存储器单元中，可将单个“V读取”电压值设定为电压值“V2”和电压值“V3”之间的值。使用前面描述的概念，可以使用BL 1113放电的延迟时间，或者可以使用在预定时间对BL 1113的电压值的测量来确定四个电压值中的哪一个存储在快闪存储器单元中。
区别于现有技术中的快闪存储器读取操作
该方法以若干不同的方式不同于现有技术中的快闪存储器的读取操作。对于在现有技术中进行的读取操作，可以实现三个不同的“V读取”电平以读取存储在快闪存储器单元中的电压值。另外，对于特定“V读取”电平的读取操作，收集的数据对应于BL 1113是否已经放电。
本文描述的实施例不简单地使用三个特定的“V读取”值来查找BL1113是否在三个单独的读取尝试的过程中放电。相反，单个“V读取”值可以用于确定存储在快闪存储器单元中的值。另外，可以评估位线放电的延迟时间，而不是简单地评估位线是否已经放电。在另一个实施例中，评估位线的电压值，而不是简单地评估位线是否已经放电。
此外，本文所讨论的实施例可以读取有效值，而不是像现有技术中的快闪存储器那样读取单个值。另外，本文讨论的实施例不像现有技术中的快闪存储器那样通过在字线上施加电压序列来执行顺序读取。相反，在本文讨论的实施例中，一个电压值被施加到字线以读取存储在存储器单元中的V数据。
返回到图11的讨论，曲线图1105展示了使用如先前所描述的延迟放电时间技术的BL 1113的可能电压电平。回想，取决于浮动栅极1111中存储的电压，BL 1113将以不同的速率放电。因此，BL 1113放电的时间延迟可以对应于可能存储的逻辑值中的一个。
在曲线图1105中捕获的示例中，选通时钟可以通过确定达到Vref所需的时间段来确定位线达到诸如Vref的指定电压电平需要多长时间。延迟D0、D1和D2可以对应于相应的电压电平“V0”、“V1”和“V2”。如果比较器在时间延迟“D1”内检测到BL 1113已经达到Vref，则周围电路可以确定“V1”电压值存储在快闪存储器单元中。如果BL 1113未能在预定时间延迟中的一个内放电，则可以得出电压值“V0”存储在快闪存储器单元中的结论。
曲线图1107展示了在预定时间窗口期间使用BL 1113的测量电压值进行的可能测量。因为放电速率将基于存储在浮动栅极1111中的电压值而变化，所以BL 1113的电压电平在给定时间将不同。在曲线图1107中捕获的示例中，在时间tx处测量BL 1113的电压电平。
现在转向图12，使用本文描述的读取操作来描述读取快闪存储器单元块的方法。在电路图1201中，多个快闪存储器单元1219、1217、1215、1213和1211串联连接，以形成快闪存储器单元块1237。块1237可以包括“N”字线，其中N表示块1237中的快闪存储器的数量。块1237的一端与晶体管1219串联连接，而块1237的另一端与晶体管1211串联连接。
此外，晶体管1219的栅极端子连接到位线选择BLS线1223，而晶体管1211的栅极端子连接到源极线选择SLS线1225。晶体管1219的源极端子或漏极端子连接到位线(BL)1221，而剩余的源极端子或漏极端子(未连接到BL 1221的端子)连接到块1237。晶体管1211的源极端子或漏极端子连接到源极线SL线1227，而剩余的源极端子或漏极端子(未连接到SL1227的端子)连接到块1237。
在读取单个快闪存储器单元中的数据的场景中，除正被读取的存储器单元之外的多个快闪存储器单元保持在V经过状态。处于V经过状态的快闪存储器单元的栅极电压量设定为“V经过”，这确保快闪存储器单元保持导通。因此，在多个晶体管总数为“N”的情况下，“N-1”个快闪存储器单元保持在V经过状态，使得正在读取的存储器单元中的感兴趣值可以步进通过块1237中的多个快闪存储器单元。在曲线图1203中示出了可以存储为V数据的逻辑数据。
使用本文所描述的读取操作技术，基于检测到的位线(BL)1221的放电速率或放电时间，可以确定存储在块1237中的栅极电压的和。在一个实施例中，所有快闪存储器单元都可以被置于“V经过”状态。使用本文描述的读取操作技术，可以确定块1237的电阻的总和。
在一个示例中，块1237的读取电流(I)可以被限定为：
I＝VBL/(n＊R导通) (5)
其中VBL是位线的电压，n表示串联的晶体管的数量，其栅极端子电压为V经过，并且R导通表示当传导电流时快闪存储器单元的电阻。对于在欧姆区域(即，线性区域，其中(VGS-VTH)＞VDS)中操作的块1237中的快闪存储器单元，漏极电流IDS可以被限定为：
IDS＝K[(VGS-VTH)＊VDS-(VDS 2/2)] (6)
其中K表示迁移率因子，VGS表示栅极端子和源极端子之间的电压，VTH表示使快闪存储器单元“导通”的阈值电压量，并且VDS表示漏极端子和源极端子之间的电压。在一些实施例中，当VDS小时，IDS可以被限定为：
IDS＝K[(VGS-VTH)＊VDs] (7)
快闪存储器单元的电阻(R导通)可以被限定为：
R导通＝VOS/IDS＝1/[K＊(VGS-VTH)] (8)
在曲线图1205和曲线图1207中示出了两个读取操作技术和示例位线电压电平。在曲线图1205中，捕获BL 1221放电延迟时间技术，其中BL 1221花费的时间跨度被测量为延迟时间，并且基于测量的延迟时间，可以确定存储在块1237中的快闪存储器单元中的电压值。在曲线图1207中，可以测量BL 1221的放电速率，其中在预定时间tx处测量BL 1221的电压值。
现在转向图13，讨论了用于1T DRAM单元的另一种读取操作技术。在块图1302中，再现了先前描述的1T DRAM图201。回想，BL 215连接到晶体管209的源极端子或漏极端子。此外，BL 215可以连接到可变电容器1313(以补偿存储器单元电容和标称位线电容的过程变化)。BL 215可以设定在“高电压”，其中可变电容器1313的电容可以变化。在时间t0处，字线(WL)213可以被导通。
基于V数据1345的值，电荷共享将在BL 215上发生。取决于电荷共享稳定所处的值，可以确定V数据1345的电压值。也就是说，BL 215可以放电到某个电压电平并且在一时间跨度之后稳定在所述电压电平。基于BL 215的电压稳定所处的电平，可以确定V数据1345的电压值。
曲线图1311展示了可由存储为V数据1345的相应电压值表示的各种逻辑值。曲线图1309展示了由于电荷共享，BL 215在一时间跨度后可能稳定所处的不同电平。因此，在时间t0之后，当WL 213变高时，在预定时间t1的时间处，可以测量BL 215的电压电平以确定V数据1345的电压值。
现在转向图14，示出了具有比较不同的V数据电压值的能力的电路的块图。块图1401分别描绘了以2T DRAM配置连接的晶体管的两个块1490和1492。在块1490中，晶体管1441的栅极端子连接到写字线(WWL1)1417，而晶体管1441的源极端子连接到写位线(WBL)1407。如先前所述，本文讨论的晶体管的源极和漏极是可互换的。因此，在一些实施例中，源极端子可以是漏极端子，且反之亦然。
晶体管1441的漏极端子连接到晶体管1443的栅极端子，其中晶体管1443的源极端子连接到数据字线(DWL1)1415。晶体管1443的漏极端子连接到晶体管1433的源极端子，并且晶体管1433的源极端子连接到读位线(RBL)1409。第一数据V数据1可以存储在2T DRAM单元(块1490)中。
晶体管1433的源极端子还连接到晶体管1423的源极端子，其中晶体管1423包括在由块1492表示的2T DRAM单元中两个晶体管中的一个。晶体管1423的漏极端子连接到DWL0线，并且晶体管1423的栅极端子连接到晶体管1421的漏极端子。晶体管1421的源极端子连接到写位线(WBL)1407。晶体管1421的栅极端子连接到写字线0(WWL0)1411。第二数据V数据0可以存储在2T DRAM单元(块1492)中。
为了比较两个块1490和1492之间哪个数据更大，最初，RBL1409可以被充电到诸如VDD的“高”值。DWL0可以处于约零的电压电平，并且DWL1可以处于约“高”的电压电平。取决于V数据1和V数据0的值，RBL 1409可能会不同地放电。
块图1451类似于块图1401，然而，包括2T DRAM单元的相应块，即块1496和1498，连接到单独的写位线(WBL1和WBL0)。而在块图1451中，两个块1490和1492共享单根写位线1407。
现在转向图15，讨论了可以用于将测量的延迟时间与存储的电压值相关的电路的示例。先前讨论的读取操作中的一者包括使所测量的延迟时间与电压值相关的放电时间方法。从图9再现了曲线图905，所述曲线图905捕获了读字线(RWL)、读位线(RBL)的电压值以及在预定时间测量的延迟时间。另外，选通时钟1510被示出为叠加在曲线图905上。
块图1501以块图的形式示出了可将延迟时间与电压值相关的一些电路。在块图1501中，延迟线1505连接到RBL 1503。延迟线1505进而连接到捕获触发电路1507。选通时钟信号1510被输入到捕获触发电路1507。输出捕获触发电路1507可以具有若干位(例如，S0、S1、S2、...、Sk-1、Sk)。在一些实施例中，延迟线1505可以包括非反相缓冲器的串行链，每个缓冲器都具有耦合到输出捕获触发电路1507内的单个触发电路的输入端的相应输出端。
各种延迟时间D0、D1、D2、...、D6通过延迟线1505传播。最小延迟D0通过延迟线1505传播最多的时间量。最大延迟D6通过延迟线传播最少的时间量。并且对于RBL 1503不切换的情况，延迟线1505中的值没有变化。通过延迟线1505的延迟时间的传播长度可以与存储在3T DRAM单元中的逻辑值相关。
例如，可以设定D0以确定位线是否在第一预定时间窗口内下降到阈值电压值931以下。如果位线在第一预定时间窗口内下降到阈值电压值以下，则D0开始通过延迟线1505传播“1”。
如果位线在第一预定时间窗口内没有下降到阈值电压值内，则D0将不传播“1”。进一步考虑这种场景，可以设定D1以确定位线是否在第二预定时间窗口内下降到阈值电压值以下，其中第二预定时间窗口在时间上晚于第一预定时间窗口发生。如果位线在第二预定时间窗口内下降到阈值电压值以下，则D1开始通过延迟线1505传播“1”。因此，与D0开始传播的情况相比，D1将传播“1”的时间更少。也就是说，延迟线1505可以反映相应延迟时间的以下值：
D0：1111111111111111000 (9)
D1：1111111111111100000 (10)
…
D6：1100000000000000000 (11)
在所有延迟时间过去之后，选通时钟1510可以被设定为在时间t8处触发。选通时钟可以捕获反映“1”已经通过延迟线传播了多长时间的数据，并且这可以与V数据的电压值相关，并且进而与逻辑值相关。
现在转向图16，讨论了根据至少一些实施例的用于执行读取操作的示例方法。所述方法测量位线放电的时间。在各种实施例中，图16中所示的块中的一些可以同时执行，以与所示出的顺序不同的顺序执行，或者省略。可以根据需要执行另外的方法要素。
最初，可以设定一个或多个时钟以在一个或多个预定时间窗口处选通3T DRAM单元的输出(块1601)。接下来，可在一个或多个预定时间窗口中的一个期间获得3T DRAM单元的输出端处的电压电平(块1603)。可以对获得的电压电平是否低于预定阈值进行评估(判定块1605)。
如果获得的电压电平低于预定阈值，则可以基于预定时间窗口确定逻辑值，在所述预定时间窗口期间电压电平下降到预定阈值以下(块1609)。如果获得的电压电平不低于预定阈值，则对自读取操作开始以来是否经过了阈值时间量进行第二评估(判定块1607)。
如果确定阈值时间量已经过去，则得出存储在3T DRAM单元中的电压值为零的结论(块1611)。回想，当在3T DRAM单元中存储较低电压值时，所述单元的位线放电可能比存储较高电压值时慢。如果确定没有经过阈值时间量，则所述方法进行到块1603，在块1603处，在一个或多个预定时间窗口中的一个处测量电压电平。
现在转向图17，讨论了根据至少一些实施例的用于执行读取操作的示例方法。所述方法可以跟踪位线开始放电之前字线的电压电平已经改变的次数。在各种实施例中，图17中所示的块中的一些可以同时执行，以与所示出的顺序不同的顺序执行，或者省略。可以根据需要执行另外的方法要素。
最初，2T或1T DRAM单元的字线的电压电平可以改变预定量(块1701)。接下来，可以使用计数器或某一其他机制来跟踪字线的电压电平已经改变的次数(块1703)。
评估电压电平已经改变的次数是否大于预设数(判定块1705)。如果电压电平已经改变的次数大于预设数，则得出存储在单元中的电压值为零的结论(块1713)。
如果电压电平已经改变的次数小于预设数，则获得2T或3T DRAM单元的位线的电压电平(块1707)。接下来，确定获得的电压电平是否低于预定阈值(判定块1709)。
如果获得的电压电平不低于预定阈值，则所述方法进行到块1701，在块1701中，字线的电压电平被改变预定量。如果获得的电压电平低于预定阈值，则确定存储在2T或1TDRAM单元中的逻辑值(块1711)。如先前所讨论，电压电平已经改变的次数与存储为V数据的电压值相关，并且进而V数据与逻辑值相关。
现在转向图18，讨论了根据至少一些实施例的用于执行一行存储器单元的读取操作的示例方法。一旦确定存储器单元行中的所有值已经被确定，所述方法就停止读取操作。在各种实施例中，图16中所示的块中的一些可以同时执行，以与所示出的顺序不同的顺序执行，或者省略。可以根据需要执行另外的方法要素。
最初，改变连接到包括一行的多个DRAM单元的字线的电压电平(块1801)。接下来，跟踪已经确定存储的逻辑值的行中的DRAM单元的数量(块1803)。接下来，作出关于存储在DRAM单元中的逻辑值是否已经被确定用于行中的所有DRAM单元的评估(判定块1805)。
如果在DRAM单元的行中还没有确定一些逻辑值，则所述方法进行到块1801，在块1801处字线的电压电平改变预定量。如果已经确定了DRAM单元行中的所有逻辑值，则所述方法停止(块1807)。
图18中描述的方法实现了用于根据本文描述的读取操作方法读取一行存储器单元的节能方法。例如，八个存储器单元可以连接到单根字线。存储器单元可以被编程为存储八个逻辑值中的一个。
为了确定存储在每个存储器单元中的逻辑值，可以根据图5中描述的读取操作以递增的方式步进降低读取字线电压。读取操作可以同时读取八个存储器单元。在该示例中，类似于图5中讨论的示例，逻辑值被分配给电压值“V1”-“V7”。
在存储在相应存储器单元中的电压值大于“V1”的情况下，节能方法可以节能。例如，如果存储器单元行中存储的电压值都不低于“V4”，则读取操作最初将字线的电压值步进降低一个增量。如果所述行中的任何存储器单元包含电压值“V7”，则将在相应的输出位线上检测到这些值。接下来，字线的电压电平将步进降低另一个增量。如果所述行中的任何存储器单元包含电压值“V6”，则将在相应的输出位线上检测到这些值。字线电压的步进降低一直持续到确定所有八个存储器单元的电压值为止。
计数器可以跟踪已经确定存储的电压值的八个存储器单元的单元数量。在该示例中，在存储在行中的最低电压值是“V4”的情况下，一旦读取“V4”值，则步进降低字线的电压值的方法可以结束。跟踪存储值已经被确定的存储器单元的数量的计数器将反映所有八个值都已经被确定。相应地，所述方法将不必继续将字线的电压电平步进降低到超过用于读取“V4”的电平。因此，在该示例中，代替进行七次字线的电压改变，可在四次改变字线的电压电平之后读取整行。该示例说明了在读取操作期间可以节能。
现在转向图19，讨论了根据至少一些实施例的用于执行一行存储器单元的读取操作的示例方法。一旦确定存储器单元行中的所有值已经被确定，所述方法就停止读取操作。在各种实施例中，图19中所示的块中的一些可以同时执行，以与所示出的顺序不同的顺序执行，或者省略。可以根据需要执行另外的方法要素。
最初，在包括一行的多个DRAM单元的相应输出端测量电压电平(块1901)。接下来，跟踪已经确定存储的逻辑值的行中的DRAM单元的数量(块1903)。接下来，作出关于存储在DRAM单元中的逻辑值是否已经被确定用于行中的所有DRAM单元的评估(判定块1905)。
如果在DRAM单元的行中还没有确定一些逻辑值，则所述方法进行到块1901，在块1901处测量在DRAM单元的行的相应位线上的电压电平。在各种实施例中，可在该方法中使用的读取操作包括测量位线放电的延迟时间。如果已经确定了DRAM单元行中的所有逻辑值，则所述方法停止(块1907)。
类似于图18中描述的方法，图19中描述的方法实现了用于根据本文描述的读取操作方法读取一行存储器单元的节能方法。
现在转向图20，块图2001和2003示出了允许在一个或多个阵列2005中布置的诸如位单元2007的位单元的行-列操作的配置。块图2003可以实现正交读写操作。块图2003可以包括二维阵列，其中一个或多个行被示出为写字线WWL0、WWL1、…、和WWLm，并且一个或多个列被示出为读字线RWL0、RWL1、…、和RWLm。行和列的指定在写字线和读字线之间是可互换的。读字线和写字线相对彼此正交，并且类似地对应的读位线和写位线也相对彼此正交。
位单元2007使能使用阵列2003的正交读写操作，所述位单元2007可以包括3TDRAM存储器单元。如块图2001所示，3T DRAM存储器单元包括三个晶体管2037、2039和2041。两个晶体管2039和2041串联连接，而晶体管2037的漏极端子连接到晶体管2039的栅极端子。V数据2035被存储在晶体管2037的漏极端子连接到晶体管2039的栅极端子的节点处。晶体管2037的源极端子连接到写位线2043，而写字线2045连接到晶体管2037的栅极端子。读字线2047连接到晶体管2041的栅极端子，而晶体管2041的漏极端子连接到读位线2049。除了读字线和写字线彼此相互正交之外，块图2001类似于位单元205(图2)。
块图2003可以存储维度(m，n)的矩阵，其中m和n可以相等或不同。此外，由块图2003执行的写入操作和读取操作可以执行矩阵转置操作。例如，写字线对应于矩阵的行取向，然后在写入操作期间，数据以行取向写入矩阵。并且在读取操作期间，以列取向读取来自矩阵的数据，其是矩阵的转置操作。
现在转向图21，块图2101和2103示出了可以与具有正交读取的4T DRAM一起使用的配置。块图2101包括4T DRAM，并且具有另外的晶体管2117，所述另外的晶体管2117能够在写入操作的相同取向上进行读取操作。块图2103包括4T DRAM，并且与3T DRAM(图20)相比时，具有另外的晶体管2137。与块图2003中讨论的位单元阵列相比，2101的位单元阵列具有另外的一组读字线和对应的读位线。类似地，与块图2003中讨论的位单元阵列相比，位单元2103的阵列具有与对应的写字线共享共同位线的另外的读字线组。除了正常矩阵读取操作之外，在写入和读取操作期间，块图2101和2103中的位单元的阵列执行类似于块图2003中的位单元阵列的矩阵转置操作。
现在转向图22，块图2201和2203示出了可以与具有正交读和写的5T DRAM一起使用的配置。与2101和2103示出的4T DRAM相比，2201和2203示出的5T DRAM分别具有一对另外的晶体管2211、2215和2261、2265。具有对应的读字线和写字线的这对另外的晶体管使能在位单元阵列中的行和列取向两者上进行读取和写入操作。与块图2003中讨论的位单元阵列相比，块图2201中的位单元的阵列具有另外组的读字线和写字线以及对应的读位线和写位线。类似地，与块图2003中讨论的位单元阵列相比，块图2203中的位单元的阵列具有另外的读字线和写字线组。两组相互正交的读字线和写字线共享对应的共同位线组。同样，共同位线组彼此相互正交。在写入和读取操作期间，块图2201和2203中的位单元的阵列执行类似于块图2003中的位单元阵列的矩阵运算，并且另外执行列取向读取和写入操作，以向矩阵的列读取和写入数据。与图21中示出的4T DRAM相比，所述5T DRAM具有另外的写入端口，以在行和列取向两者上执行写入操作。
图4中描述的3T DRAM以及本文所描述的若干实施例，诸如图9、图10、图12等中的实施例，适用于图20、图21和图22中示出的DRAM。
现在转向图23，块图2301示出了可以与2T DRAM一起使用的配置，所述2T DRAM具有类似于5T DRAM的正交读和写。块图2303示出了允许布置在一个或多个阵列2305中的诸如位单元2307的位单元的行-列操作的配置。块图2303可以包括二维阵列，其中一个或多个行被示出为字线WL0、WL1、…、和WLm，并且一个或多个列被示出为正交字线OWL0、OWL1、…、和OWLm。行和列的指定在字线和正交字线之间是可互换的。字线和正交字线相对彼此正交，并且类似地，对应的位线和正交位线也相对于彼此正交。
在写入和读取操作期间，块图2303中的位单元阵列执行类似于块图2201和2203中的位单元阵列的矩阵运算。在图7和图13中描述的1T DRAM连同本文描述的若干实施例适用于在图23中示出的2T DRAM。
现在转向图24，示出了可以用于比较两个信号的电路的块图2401。块图2401包括串联连接的三个晶体管2405、2407和2409。晶体管2405的栅极端子连接到使能线(EN)2421，晶体管2407的栅极端子连接到输入线(IN)2415，并且晶体管2409的栅极端子连接到参考线(REF)2413。晶体管2405的传导电极(例如，源极或漏极)连接到读位线(RBL)2411。
可以应用图9中描述的放电时间方法来测量两个信号2417和2419的相位重叠。两个信号2417和2419可以对准以导通晶体管2407和2409。此外，使能线2421上的信号也可在信号2417和2419被施加到晶体管2407和2409的同时导通晶体管2405。信号2415和2413可以被施加到晶体管2407和2409达足以使RBL 2411放电的持续时间。可以基于RBL 2411的放电时间来确定信号2417和2419是否同相对准。例如，如果信号2417和2419同相对准，则与信号2417和2419异相时相比，RBL 2411的放电时间将更短。因此，放电时间方法可以用于评估至少两个信号的相位对准。
在另一个示例中，多个块图(诸如，块图2401)可以并联或串联连接。使用多个块图2401，可以使用多个参考信号(即，2417)来评估输入信号的相位。多个参考信号可在相位和/或频率两者上不同。块图2451是说明性示例，其包括具有共同使能信号EN(2461)和输入信号IN(2459)的多个块图2401，其中多个参考信号REF1、REF2、REF3、…REFm用于评估输入信号IN的相位。通过应用如本文所讨论的放电时间方法，可以确定输入信号的相位，并且这在块2455中执行。
现在转向图25，块图示出了可以利用本文所讨论的实施例的电路配置的另一个示例。图2501包括并联连接的两个晶体管2509和2507，其中相应的电压Vgs1和Vgs0耦合到它们相应的栅极。另外，晶体管2505的传导电极(例如，源极或漏极)连接到晶体管2509和2507的相应传导电极。晶体管2505的栅极端子连接到读字线(RWL)2513，而传导电极(例如，未连接到并联晶体管的源极或漏极)连接到读位线(RBL)2511。
图2503是等效于图2501的电路图。然而，晶体管2509和2507被表示为并联连接的可变电阻器2539和2537。其中RBL 2531的总放电时间等于电路电阻和电路电容的乘积。
RC时间常数＝(R0||R1)×CBL (12)
Figure BDA0002383266120000431
其中R0和R1表示可变电阻，并且CBL表示RBL 2531的电容。对于R0和R1的不同值，RC时间常数值改变，这改变了放电的时间延迟。在上面的等式12中，晶体管2535的电阻值被视为比电阻R0和R1小得多，使得晶体管2535的电阻是可以忽略的。因此，晶体管2535的电阻值不包括在RC时间常数计算中。在晶体管2535的电阻值较大以至于不可忽略的实施例中，电阻值也可以作为偏移包括在RC时间常数计算中。
现在转向图26，块图2601示出了可以与包括光电二极管传感器的单元的存储器阵列一起使用的配置。每个存储器单元2602都包括耦合在内部V光电节点2606和地之间的光电二极管传感器2604。当复位信号RST激活时，该V光电节点2606由晶体管2608驱动到耦合到晶体管2608的漏极端子的复位电压VRST。当复位信号RST非激活时，响应于入射光，通过光电二极管传感器2604产生的电流导致V光电节点2606上的电压减小，这是入射光的量值乘以累积时间的函数。为了询问存储器单元2602，激活行选择信号ROWSEL以将存储器单元2602耦合到也标记为COL的列线2614，所述列线2614由偏置电流(I偏置)2616加载到地。由于晶体管2610的漏极端子耦合到VDD，并且由于晶体管2610的栅极端子(即，V光电节点2606)的电压通常低于其漏极端子，因此晶体管2610用作源极跟随器。选择晶体管2612可以被视为开关，并且因此列线2614上的所得电压被驱动为近似为低于V光电节点2606电压阈值电压的值。换句话说，包括晶体管2610、2612和电流源2616的电路用作电压转换或电平移位电路，以在列2614上施加偏离(即，对应于)选定的存储器单元2602中的V光电节点2606的电压的电压。
可以通过使用如本文中较早所描述的放电时间技术来确定列线2614的电压。在该实施例中，感测块(即，放电电路)2620包括串联连接在放电节点2630和地之间的两个N沟道晶体管2626和2624。晶体管2626的栅极端子耦合到列线2614，并且晶体管2624的栅极端子耦合到在节点2618上传送的使能信号EN。第三P沟道晶体管2622将放电节点2630耦合到VDD，当耦合到其栅极端子的使能信号EN非激活(例如，低)时。类似于关于图8的描述，当使能信号EN激活(例如，高)时，放电节点2630将基于列线2614的电压来以一速率放电，如上文所提及，所述电压同样取决于V光电节点2606的电压。
放电时间电路2632，诸如本文关于图15或图34所描述的，可以耦合到放电节点2630，并且由节点2634上传送的选通时钟信号STROBE CLK驱动，以产生反映落在存储器单元2602上的入射光的数字输出。在一些实施例中，给定单元(诸如单元2602)的累积时间可由询问耦合到同一列线2614的所有其他单元(图26中未示出其他单元)所需的时间长度来确定。
设想了并入了光电二极管传感器的存储器单元的其他实施例。例如，可以使用如图4所示的配置，其中V光电节点耦合到晶体管239的栅极(即，V数据节点401)。
现在转向图27，块图2701示出了可以与诸如图2所示的存储器单元201的1T DRAM存储器单元的阵列一起使用的配置。示出了四个此类存储器单元201，每个都耦合到字线2702、2704中的相应一个和位线2706、2708中的相应一个，尽管在预期的实施例中将存在另外的此类字线(未示出)，每个都耦合到相应的一对另外的存储器单元201(未示出)。在激活周期之间，一对互补的预充电信号PCH、PCHB被断言。在此时间期间，由于节点2716上传送的预充电信号PCH为高，第一预充电晶体管2768将位线2706耦合到GND，并且由于节点2714上传送的互补预充电信号PCHB为低，第二预充电晶体管2766将位线2708耦合到VDD。互补预充电信号PCH、PCHB随后被解除断言，并且在相应节点2712、2710上传送的一对互补平衡信号EQ、EQB随后被断言，以通过P沟道平衡晶体管2762和N沟道平衡晶体管2764将位线对2706、2708耦合在一起，从而在位线2706、2708两者上建立平衡电压(即参考条件)，所述平衡电压是VDD和地之间的中间电压。在该示例中，两条位线2706、2708上的平衡电压近似地为VDD/2。
可以通过使用如本文所描述的放电时间技术来确定位线2706、2708的电压。在该实施例中，感测或放电电路2720包括串联连接在读位线(RBL0)节点2730和地之间的两个N沟道晶体管2726和2724。晶体管2726的栅极端子耦合到位线2706，并且晶体管2724的栅极端子耦合到在节点2718上传送的使能信号EN。P沟道晶体管2722将读位线节点2730耦合到VDD，当耦合到其栅极端子的使能信号EN非激活(例如，低)时。类似于关于图8的描述，当使能信号EN激活(例如，高)时，读位线节点2730将基于位线2706的电压以不同的速率放电。放电时间电路2732，诸如以上关于图15或图34所描述的，耦合到读位线节点2730，并且由节点2734上传送的选通时钟信号STROBE CLK驱动，以产生数字输出OUT0(在(一个或多个)节点2736上传送)，其反映读位线2730的放电速率，其进而反映BL0(即位线2706)上的电压。
第二感测或放电电路2740包括串联连接在读位线(RBL1)节点2750和地之间的两个N沟道晶体管2746和2744。晶体管2746的栅极端子耦合到位线2708，并且晶体管2744的栅极端子耦合到在节点2718上传送的使能信号EN。P沟道晶体管2742将读位线节点2750耦合到VDD，当耦合到其栅极端子的使能信号EN非激活(例如，低)时。当使能信号EN激活(例如，高)时，读位线节点2750将基于位线2708的电压以不同的速率放电。第二放电时间电路2752耦合到读位线节点2750，并且由节点2734上传送的选通时钟信号STROBE CLK驱动，以产生数字输出信号OUT1(在一个或多个节点2756上传送)，其反映读位线2750的放电速率，其进而反映BL1(即，位线2708)上的电压。
现在转向图28，块图2801示出了对应于图27所示配置的示例波形，并且示出了自参考操作，其中在读取操作之前首先执行校准，以确定每个相应列的相应参考延迟，然后存取每个相应列的相应存储器单元，并且将其与相应参考延迟进行比较，以确定正在读取的相应单元是“0”还是“1”。
在块图2801中，波形2810表示时钟信号CLK，其可以对应于启动存储器读取周期的外部或内部定时信号。WL波形2812对应于选择的字线，诸如字线WL0(节点2702)或字线WLn(节点2704)。EN波形2814对应于在节点2718上传送的使能信号EN。BL波形2816对应于位线中的一个，诸如位线BL0(节点2706)或位线BL1(节点2708)。RBL波形2818对应于读位线中的一个，诸如读位线RBL0(节点2730)或读位线RBL1(节点2750)。最后，STROBE CLK波形2820对应于节点2734上传送的选通时钟信号。
如上所描述的，在块图2801中示出的波形假设位线(例如BL0、BL1)已经在VDD/2处平衡，并且读位线(例如，RBL0、RBL1)已经被预充电到VDD。波形在时间t0处以时钟信号CLK的断言开始以启动存储器读取周期。在时间t1处，使能信号EN(波形2814)被断言以使相应的放电电路2720、2740能够开始对耦合到每个相应输出节点2730、2750的相应读位线RBL0、RBL1放电。为了便于讨论，现在将讨论单根位线、读位线和对应的输出，尽管应理解，所有此类节点和相关联电路的表现类似。在时间t2处，读位线RBL已经下降到其初始电压的一半(或其初始电压的某个其他预定百分比，如下面进一步描述的)，并且在时间t3处，在节点2734上传送的选通时钟信号STROBE CLK被断言以锁存放电时间电路2732、2752的输出，以便确定对应于位线BL处于平衡电压VDD/2的参考延迟D1和D2，而不影响存储器单元(即，其中选定的字线仍然是非激活的)。随后，使能信号EN被解除断言以再次对RBL线预充电。到目前为止，所述操作完成了校准操作，以确定每根相应的位线BL的相应的一对参考延迟D1和D2。
然后，在时间t4处，选定的字线WL被断言(例如，被驱动为高)以将来自对应存储器单元的电荷耦合到位线BL上，这使得BL上的电压上升或下降一定量“ΔV”，所述一定量“ΔV”在很大程度上对应于存储在存储器单元中的电荷和位线BL的电容。在时间t5处，使能信号EN被重新断言，以对应于相关联位线BL的电压的速率使读位线RBL放电。在位线BL电压为VDD/2+ΔV的情况下，时间t6对应于读位线RBL已经下降到其初始电压的一半时的时间。在位线BL电压为VDD/2-ΔV的情况下，时间t7对应于读位线RBL已经下降到其初始电压的一半时的时间。时间t7比时间t6晚发生，因为位线电压较低，并且因此使读位线放电的(例如，晶体管2726)晶体管的栅极驱动较低。在时间t8处，选通时钟信号STROBE CLK被断言以锁存放电时间电路2732、2752的输出，以便确定相关联的读位线RBL下降到其初始值的一半时的时间(即，在位线BL电压为VDD/2+ΔV的情况下确定相对延迟D3和D5，或者在位线BL电压为VDD/2–ΔV的情况下确定相对延迟D4和D6)。测量的延迟(即，D3或D4)可以与参考延迟D1进行比较，以确定正在读取的存储器单元是“1”还是“0”。
上述实施例是在使用放电时间电路来确定读位线RBL的电压何时由于位线本身上的低摆幅信令而下降到其初始电压的一半(即，不是测量位线放电的时间)的背景下描述的。这些原理可在更宽的范围内应用，以测量除读位线之外的信号节点，其包括执行校准延迟测量，然后执行读取延迟测量，并且将测量的读取延迟与测量的校准延迟进行比较，以确定存储的数据值。
现在转向图34，以块图的形式示出了过渡时间电路的实施例3400。如在上面描述的图15中介绍的，此类电路可将延迟时间与电压值相关。此外，如上所描述的，实施例3400可以用于测量校准延迟和测量读取延迟，并且将测量的读取延迟与测量的校准延迟进行比较，以确定存储的数据。在该实施例中，输入信号3402耦合到输入级3404，所述输入级3404的输出3406耦合到延迟线3408的输入端。延迟线3408具有并行输出3410，每个都分别对应于延迟线3408的相应级。这些输出3410耦合到捕获锁存器3412的输入端，捕获锁存器3412由STROBE信号3420锁存以产生对应的锁存器输出3414。检测、存储和比较块3416接收锁存器输出3414，并且响应于控制信号3422，产生输出3418。
在一些实施例中，延迟线3408可以包括非反相缓冲器的串行链，每个缓冲器都具有相应的输出，所述相应的输出耦合到捕获锁存器3412内的相应触发电路(例如，锁存器、寄存器)的输入端。在一些实施例中，延迟线3408可以包括反相缓冲器的串行链，其中捕获锁存器3412具有交替的真实和互补输出，以呈现具有相同极性的所有此类输出。
输入级3404可以被配置为设定上述的“预定百分比”，并且还可以“调节”输入信号3402以向延迟线3408提供更好的输出信号3406。例如，根据需要，输入级3404的输入阈值可以被配置为期望值，诸如电源和地之间的中点电压，或者偏移为高于或低于中点的值，或者输入信号(例如，读位线或其他信号节点)的初始电压的预定百分比。这可以通过适当调整输入反相器的大小、或通过使用具有适当参考电压的比较器或通过使用其他技术来实现。作为另一个示例，输入级3404可以通过产生具有更尖锐(即，更精确)的定时边沿的输出信号3406来“锐化”缓慢变化的输入信号3402，而与输入阈值无关。
在校准测量操作期间，检测、存储和比较块3416接收锁存器输出3414(由选通信号3420锁存)，确定哪个捕获锁存器输出3414反映通过延迟线的“校准”输入信号的延迟时间(即，确定哪个锁存器输出3414对应于随着校准输入信号通过延迟线3408传播从一个数据值到另一个数据值的变化)，然后保存所述确定的值。在随后的读取测量操作期间，检测、存储和比较块3416再次接收由选通信号3420锁存的锁存器输出3414，确定哪个捕获锁存器输出3414反映了通过延迟线的“读取”输入信号的延迟时间，然后将所述值与保存的值进行比较以确定输出信号3418的值。
在一些实施例中，不利用校准功能。在此类实施例中，检测、存储和比较块3416可以确定哪个捕获锁存器输出3414反映了通过延迟线的“读取”输入信号的延迟时间，然后产生反映所述值的输出信号3418。
现在参考图35，描绘了表示与上面关于图27描述的读取电路没有不同的读取电路的通用块图的实施例3500。在该实施例中，第一电路3502耦合到第一节点3506。当由使能信号3504使能时，第一电路3502将第一信号耦合到第一节点3506上。读取电路3510包括电压过渡电路3512和过渡时间测量电路3516。第一节点3506耦合到电压过渡电路3512的输入3508，所述输入响应于耦合到第一节点3506上的第一信号而引起在信号节点3514上的电压过渡。过渡时间测量电路3516可以测量信号节点3514上的过渡信号的延迟，并且相应地产生输出信号3520。
在一些实施例中，电压过渡电路3512可以被视为感测电路或放电电路(例如，图27中描绘的读取放电电路2720)，并且在一些实施例中，还可以包括初始化电路(例如，平衡电路和预充电电路)。在一些实施例中，过渡时间测量电路3516可以是放电时间电路(例如，诸如关于图15或图34所描述的那样)或充电时间电路。在一些实施例中，第一电路3502可以是存储器单元，诸如如图2所示的1T DRAM存储器单元201。
如可以理解的，本文描述的各种电路和技术利用可变延迟作为存储在存储器单元中的值的指示符。因此，时间延迟可以被视为提供关于存储在存储器中的数据值的信息的状态变量，并且本文描述的电路可以被视为“基于时间的电路”
现在转向图29，讨论了根据各种实施例的三晶体管(3T)DRAM存储器单元205。可以感测使读位线放电的电流的量值以辨别存储在存储器单元205内的值。
在该示例中，在曲线图403中以二进制命名法表示的用于V数据的八个逻辑值0-7可以被存储到3T DRAM单元205中。在曲线图403中，沿着x轴表示电压值。每个逻辑值都被存储为不同的电压值。如先前关于图4所讨论的，表示每个逻辑值的电压值可能不恰好为零或“V1”、“V2”等。相反，例如，电压值可在目标电压值零、“V1”、“V2”以上或以下的某个电压值之内。因此，可以记录为特定逻辑值的电压值在曲线图403中被表示为单条钟形曲线。每条钟形曲线捕获可能对应于相应逻辑值的电压值的电势分布。
分配电压值以表示不同逻辑值的方式不限于该示例，并且可以使用其他分配方案。也就是说，讨论电压值和对应逻辑值之间的分配方案是为了说明实施例，并且不意味着限制可以使用的分配方案的类型。例如，逻辑值“0”可以存储为电压值“0”，而逻辑值“7”存储为电压值“V7”。曲线图403捕获其中可以使用不同电压值来表示不同逻辑值的一个示例方式。另外，在文件中讨论的任何分配方案被视为示例并且不应构成限制示例。
在3T DRAM单元205的读取操作期间，读字线RWL 247变高，导通晶体管241，并且通过与存储晶体管239串联的存取晶体管241将读位线RBL耦合到地。流过存储晶体管239的电流量(iDS)取决于存储在其栅极上的V数据2901的电压值。换句话说，存储晶体管239可以被视为具有对应于存储在其栅极上的V数据2901的电压值的量值的电流源2913。因此，图2907中描绘为串联结构2905的两个串联连接晶体管241和239可以被视为图2909中描绘的对应串联结构2911，所述对应串联结构2911包括替代存储晶体管239的可变电流源2913。因为在这种配置中，流过可变电流源2913的电流从读位线RBL流到地，所以可变电流源2913在本文也被称为可变电流吸收器2913。
可变电流源2913的量值取决于V数据2901的电压值。回想曲线图305中针对VGS的不同值示出的不同VGS曲线。VGS的较高电压值(例如，曲线325)相比VGS的较低电压值(例如，曲线317)对应于更大的电流量值。这在图2903中表示，图2903示出了对应于V数据2901的相应电压值(V0、V1、…、V7)的相应电流量值(I0、I1、…、I7)。作为相应电压值的电势分布的结果，每个此类电流值都在曲线图2903中被表示为单条钟形曲线。
接下来的几幅图描绘了用于确定选定的存储器单元电流的量值(即，可变电流源2913的值)的实施例，所述电流量值然后可以用于确定存储在存储器单元中的V数据的电压值，所述电压值进而可以与存储在存储器单元中的逻辑值相关。
现在参考图30，示出了利用放电时间电路来确定选定的存储器单元电流的量值的实施例3001。在该配置中，读位线RBL 3019被加载有连接到上部电源VDD的固定偏置电流源3011。当读字线RWL 247被激活(例如，被驱动为高)时，选定的存储器单元中的可变电流吸收器2913耦合到读位线RBL 3019，并且吸收来自读位线RBL 3019的电流。固定偏置电流源3011将电流源提供到读位线RBL 3019中。固定偏置电流源3011、可变电流吸收器2913和读存取晶体管241的现实世界特性的相互作用组合以确定读位线RBL 3019上的所得电压。特别地，读位线RBL 3019的电压将很大程度上由固定偏置电流3011和可变电流吸收器2913中的较大者确定，因为这两个电流中的较大者将压倒较小的电流并将读位线RBL 3019的电压驱动向较大量值的电流装置。
可以包括可选的分流器晶体管3020，以限制读位线3019上的电压偏移，以及基于固定偏置电流3011和可变电流吸收器2913之间的量值差更确定地设定读位线3019的电压。换句话说，读位线3019的电压将随着流入读位线3019的净电流增加而增加，因为二极管连接的晶体管3020将在其特性I-V曲线上更高地操作。
可以通过使用如本文中较早所描述的放电时间技术来确定读位线RBL 3019的电压。在该实施例中，感测电路(即，放电电路)2620包括串联连接在放电节点3030和地之间的两个N沟道晶体管2626和2624。晶体管2626的栅极端子耦合到读位线3019，并且晶体管2624的栅极端子耦合到在节点3018上传送的使能信号EN。第三P沟道晶体管2622将放电节点3030耦合到VDD，当耦合到其栅极端子的使能信号EN非激活(例如，低)时。类似于关于图8的描述，当使能信号EN激活(例如，高)时，放电节点3030将基于读位线3019的电压来以一速率放电，如上文所提及，所述电压同样取决于流经选定存储器单元内的可变电流吸收器2913的电流I数据。
放电时间电路3032，诸如本文关于图15或图34所描述的，可以耦合到放电节点3030，并且由节点3034上传送的选通时钟信号STROBE CLK驱动，以产生反映通过选定的存储器单元2911的电流的量值的数字输出。
现在参考图31，示出了用于确定选定的存储器单元电流的量值的实施例3101，所述实施例3101利用可变偏置电流负载装置和比较器。在该实施例中，读位线RBL 3119被加载有连接到上部电源VDD的可变偏置电流源3111。当读字线RWL 247被驱动为高时，选定的存储器单元中的可变电流源2913耦合到读位线RBL 3119，并且吸收来自读位线RBL 3119的电流，而可变偏置电流3111向读位线RBL3119提供电流。可变偏置电流源3111和可变电流源2913的相对量值在很大程度上确定了读位线RBL 3119上的所得电压，因为这两个电流中的较大者将压倒较小的电流并且将读位线RBL 3119的电压驱动向较大的电流源。例如，如果可变偏置电流3111的量值大于可变电流源2913的量值，则读位线RBL 3119的电压将增加(因为存在流入读位线RBL 3119的净电流)，直到电压或者达到VDD电压电平，或者直到可变偏置电流3111的量值由于其通过的恒定电流的非理想性而减小，同时其两端的电压减小。相反，如果可变偏置电流3111的量值小于可变电流源2913的量值，则读位线RBL 3119的电压将减小(因为存在从读位线RBL 3119流出的净电流)，直到电压或者达到地(例如，VSS)电压电平，或者直到可变电流源2913的量值由于其恒定电流值的非理想性而减小同时电压减小(例如，对应于晶体管239不再在饱和区域中操作，而是随着其VDS减小，在线性区域中操作)。
由于基于两个电流源中的较大者将读位线RBL 3119的电压实质上驱动到相对较高电压(接近VDD)或相对较低电压(接近地)，所以读位线RBL 3119的电压可由简单的比较器3121和通常在VDD与地之间的参考电压来确定。将读位线RBL 3119与参考电压3123进行比较，并且比较器的输出指示读位线是高于还是低于参考电压3123。在一些实施例中，参考电压可以近似地在VDD和地之间的中点处。
可变偏置电流源3111的量值可以改变为连续值，并且针对每个连续值执行新的比较，以确定通过选定的存储器单元的可变电流源2913的电流的值。这在图3103中描绘，其示出了偏置电流I偏置的值，所述偏置电流的值具有在单元电流量值的相邻对之间的相应的量值(I偏置1、I偏置2、…、I偏置6)。例如，如果可变偏置电流3111被设定为I偏置3的值(其具有在I3与I4之间的量值)，则比较器3121输出将指示存储器单元电流(即，可变电流源2913)是否小于I偏置3(即，I0、I1、I2或I3)或大于I偏置3(即，I4、I5、I6或I7)。类似地，如果可变偏置电流3111被设定为I偏置4的值(其具有在I4和I5之间的量值)，则比较器3121输出将指示存储器单元电流是小于还是大于I偏置4。
在一些实施例中，可变偏置电流源3111可以从最低值I偏置1递增地变化到最高值I偏置6，以确定通过可变电流源2913的存储器单元电流的量值。可将此类技术视为对偏置电流I偏置的所有可能值的线性搜索，以确定存储器单元电流。在一些实施例中，可变偏置电流3111可以以二分法搜索的方式变化以减少所需比较的数量。在此类二分法搜索中，可将I偏置电流设定为可能值范围内的中间值，并且执行比较。比较的结果确定了下一次比较使用哪个偏置电流值。每次比较消除了剩余选择的一半，因此可以大大减少比较的总数。在8个可能的电流量值的情况下，在确定存储器单元电流之前，线性搜索可能需要多达7次比较，而二分法搜索仅需要3次比较。下面关于图33进一步描述示例二分法搜索方法。应注意，设想其他二分法搜索技术，其包括改变电压量值而不是电流量值。例如，可以改变施加到晶体管的电压而不是改变电流。在用于传统NVM存储器的另一个示例中，可以使用二分法搜索而不是在读取操作期间字线电压的增量单调增加或减少来改变字线电压，以减少确定存储在多级存储器单元中的数据所需的比较次数。此外，可在上述任何实施例中利用二分法搜索，其中字线电压或其他感测相关的电路节点电压被示出为单调增加或减少。
现在参考图32，示出了另一个实施例3201，其利用可变偏置电流负载装置和比较器，但是还包括一对共源共栅晶体管，用于限制输入到比较器的感测线上的电压偏移。在该实施例中，可变偏置电流源3211连接到上部电源VDD，并且第一共源共栅晶体管3229耦合在可变偏置电流源3211和感测节点3231之间。第二共源共栅晶体管3225耦合在感测节点3231与读位线RBL 3219之间。比较器3221将感测节点3231与参考电压3223进行比较，并且相应地产生比较器输出。
如前所述，当读字线RWL 247被驱动为高时，选定的存储器单元中的可变电流源2913吸收来自读位线RBL 3219的电流，而可变偏置电流源3211向感测节点3231和读位线RBL 3219提供电流。这两个电流中的较大者将压倒较小的电流，并且将感测节点3231的电压驱动向较大的电流源。但是两个共源共栅晶体管3225、3229用于限制感测节点3231和读位线RBL 3219的电压偏移。例如，如果可变偏置电流源3211的量值大于可变电流源2913的量值，则感测节点3231的电压将增加，但是当感测节点3231的电压达到低于共源共栅晶体管3229的栅极上的V偏置1电压阈值电压的值时将停止。类似地，读位线RBL 3219的电压将增加，但将在其电压达到低于共源共栅晶体管3225的栅极上的V偏置2电压阈值电压的值时将停止。由于读位线RBL 3219和感测节点3231都可以具有非常高的电容，因此限制电压偏移可以改善周期到周期的性能。
共源共栅晶体管具有限制两个电流源两端的极端电压的另一个有益方面，这提高了恒定电流值的理想性。例如，共源共栅晶体管3225将读位线RBL 3219上的电压的上限值限制为V偏置2减去晶体管3225的阈值电压的量值。在没有共源共栅晶体管3225存在的情况下，读位线3219上的最大电压(以及对应地，跨越可变电流源2913的电压)将增加到高得多的电压。通过包括共源共栅晶体管3225，读位线3219上的最大电压(以及对应地跨可变电流源2913的电压)保持在小得多的范围内，并且这改善了可变电流源2913的恒定电流理想性。
在操作期间，感测节点3231的电压被驱动到稍微高于参考电压3223或稍微低于参考电压3223的电压。比较器3221将感测节点3231与参考电压3223进行比较以产生指示感测节点3231高于还是低于参考电压3223的输出。
如前所述，可将可变偏置电流3211的量值改变为连续值，并且针对每个连续值执行新比较，以确定通过(由串联对2911表示的)选定存储器单元的可变电流源2913的电流的值。这在图3203中描绘，其示出了偏置电流I偏置的值，所述值具有在单元电流的可能值的相邻对之间的相应的量值(I偏置1、I偏置2、…、I偏置6)。在一些实施例中，可变偏置电流3211可以递增地变化，以实现线性搜索来确定存储器单元电流。在一些实施例中，可变偏置电流3211可以以二分法搜索的方式变化以减少所需比较的数量。
现在参考图33，描述了用于执行此类二分法搜索的通用示例方法3300。在该示例中，假设读取电流的八个可能值，即I1、I2、…、I8和偏置电流的七个值，每个值介于可能读取电流值的相邻对之间，即I偏置1、I偏置2、…、I偏置7。所述程序在开始块3302处开始。在块3304处，变量N被设定为读取电流的可能值的数量，在该示例中所述值被设定为值八。而且，变量i被设定为N/2，因此在该示例中其被设定为四的值。
流程然后前进到块3306，其将读取电流与I偏置i电流进行比较。此时，选定的偏置电流是偏置电流的中间值，其为I偏置4。如果读取电流小于I偏置i电流，则判定块3308将所述流程引导到块3310，所述块3310执行检查以确定二分法搜索是否完成。此时，当然，其没完成，因为N具有等于8的值。因此，流程前进到块3312，其将N设定为等于其先前值的一半，且将i设定为等于其先前值减去N/2。这具有将读取电流的剩余的可能值的数量减少一半并且在剩余的可能值的此新范围的中间设定新的偏置电流的效果。在该示例中的假设下，此时，N＝4的值，i＝2的值，并且选定的偏置电流现在是I偏置2。流程然后返回到块3306以执行读取电流与I偏置2电流的比较。
如果读取电流大于I偏置2电流，则判定块3308将流程引导到块3316，块3316执行检查以确定二分法搜索是否完成。在到目前为止的假设下，此时N/2的值等于2，并且搜索未完成。因此，流程前进到块3318，其将N设定为等于其先前值的一半，且将i设定为等于其先前值加上N/2。这具有将读取电流的剩余的可能值的数量减少一半并且在剩余的可能值的此新范围的中间设定新的偏置电流的效果。在到目前为止的假设下，此时N＝2的值，i＝3的值，并且选定的偏置电流现在是I偏置3。
流程然后返回到块3306，以执行读取电流与I偏置i电流(例如，现在设定为I偏置3)的另一次比较。如果读取电流小于I偏置i电流，则判定块3308将流程引导至块3310，以确定二分法搜索是否完成。此时，N/2具有等于1的值，并且搜索完成。流程因此前进至块3314，其认为读取电流具有I读取(i)(例如，在该示例下为I读取3)的值，并且程序在结束块3322处停止。替代地，如果读取电流大于I偏置i电流(例如，现在设定为I偏置3)，则判定块3308将所述流程引导到块3316，所述块3316同样确定二分法搜索完成。流程因此前进至块3320，其认为读取电流具有I读取(i+1)(例如，在该示例下为I偏置4)的值，并且程序在结束块3322处停止。
在不脱离一般技术的情况下，可以改变此类二分法搜索的许多细节。例如，N个可能值的下标符号可以从1运行到N，或者可以从0运行到N-1，或者某一其他方案，并且一些方法块的具体细节被相应地修改。然而，此类二分法搜索的功能是在每次比较时消除可能值的一半，并且在下一次比较之前将参考电流(即偏置电流)复位为在可能值的剩余范围的中点处或附近的新值。
本文描述的若干实施例(诸如，图9、图10、图12等中的实施例)可用以实施诸如激活函数或阈值函数或加权函数或逻辑斯蒂函数等的函数。也就是说，在本文所讨论的若干实施例中，给定输入或输入组，激活函数可以限定存储V数据的存储节点的输出。应用的特定激活函数或逻辑斯蒂函数是若干且变化的。此外，本文讨论的若干实施例可以用于执行算术或逻辑运算。
如可以理解的是，本文描述的许多实施例并入了具有根据存储在其中的数据值而变化的阻抗的存储器单元(即，可变阻抗存储器单元)。基于相关电路节点(即，信号节点)(例如，位线、读位线等)的可变时间延迟，从存储器单元中读取数据值。在一些实施例中，信号节点被以根据存储在存储器单元中的数据值变化的速率放电，并且可以测量所述信号节点放电到特定值的时间，并且可以根据所述放电时间测量结果推断出数据值。如本文所述，此类放电时间读取技术可以用于许多类型的存储器电路，且特别是易失性和非易失性存储器技术，其包括PN结存储器装置、电阻存储器装置、磁阻存储器装置和自旋扭矩存储器装置，并且还包括基于硅、碳(例如碳纳米管)或其他非硅半导体材料的存储器装置。另外，本文关于放电时间读取技术和对应电路的教导也可以应用于类似的充电时间读取技术和对应电路，诸如，例如，在具有源极端子耦合到上电源节点的P型晶体管而不是源极端子耦合到下电源节点的N型晶体管的实施例中。因此，本文所描述的此类放电时间和充电时间技术以及实施例可以被统称为“过渡时间”技术，其中电路(例如，读取电路、存储器单元选择电路等)以对应于一个节点的电压的可变速率实现另一个节点(例如，信号节点)的电压过渡。在各种实施例中，信号节点可以是位线、读位线和/或其他合适的电路节点。在一些实施例中，此类技术包括确定对应于选定的存储器单元或其他功能电路的可变阻抗的信号节点电压变化的可变时间延迟。在一些实施例中，此类技术包括确定对应于第一节点电压的信号节点电压变化的可变时间延迟，所述第一节点电压是由将信号值耦合到第一节点上的第一电路产生的。在一些实施例中，第一电路可以是存储器单元，诸如1TDRAM存储器单元。在一些实施例中，第一电路可以是功能电路。
在上述实施例中的一些中，在实际感测来自选定的存储器单元的数据之前，执行诸如校准过渡时间测量的校准操作。此类校准操作可在读取选定的存储器单元时消除任何偏移的影响(例如，比较器偏移电压、晶体管失配、电阻失配等)，因为在给定的数据路径中，相同的偏移以与它们影响读取操作相同的方式影响校准操作。这对于并入了在非常低的电压下操作的超大规模晶体管的现代工艺特别有用。
与以上公开一致，在以下条款中列举的示例被具体地设想并且意图作为示例的非限制性组。
条款1.一种电路装置，其包括：
第一电路，被配置为当被使能时将信号值耦合到第一节点上；和
读取电路，其具有耦合到所述第一节点的输入端，被配置为以对应于所述第一节点的电压的可变速率实现信号节点的电压过渡，并且基于所述信号节点的过渡时间测量来确定所述信号值。
条款2.根据条款1所述的电路装置，其中：
所述读取电路被配置为在所述信号值耦合到所述第一节点上之前执行所述信号节点的校准过渡时间测量以校准所述第一节点的参考条件，并且还被配置为在所述信号值耦合到所述第一节点上之后执行所述信号节点的第二过渡时间测量，以及还被配置为将所述第二过渡时间测量与所述校准过渡时间测量进行比较以确定所述信号值。
条款3.根据任一前述条款所述的电路装置，其中：
所述第一电路包括功能电路；和
所述第一节点包括所述功能电路的输出节点。
条款4.根据任一前述条款所述的电路装置，其中所述功能电路包括算术电路。
条款5.根据任一前述条款所述的电路装置，其中所述功能电路包括逻辑电路。
条款6.根据任一前述条款所述的电路装置，其中所述功能电路包括逻辑斯蒂电路。
条款7.根据任一前述条款所述的电路装置，其中所述读取电路包括：
过渡时间测量电路，其具有耦合到所述信号节点的输入端，并且具有包括多个延迟级的延迟线，每个延迟级都耦合到响应于共同选通时钟的多个寄存器中的相应一个。
条款8.根据任一前述条款所述的电路装置，其中：
所述第一电路包括存储器单元；和
所述第一节点包括位线。
条款9.根据任一前述条款所述的电路装置，其中：
所述存储器单元包括1T DRAM存储器单元，所述1T DRAM存储器单元具有耦合到相关联字线的第一端子，并且具有耦合到位线的第二端子；和
所述信号节点包括读位线节点；
其中所述读取电路还包括读取放电电路，所述读取放电电路具有耦合到所述位线的输入端和耦合到所述读位线的输出端。
条款10.根据任一前述条款所述的电路装置，其中所述读取电路包括：
放电时间测量电路，其具有耦合到信号节点的输入端，并且具有包括多个延迟级的延迟线，每个延迟级耦合到响应于共同选通时钟的多个寄存器中的相应一个；
预充电及平衡电路，其被配置为建立所述位线的所述参考条件，并且将所述读位线预充电到预充电电压；和
其中所述参考条件包括VDD和地之间的中间电压。
条款11.根据任一前述条款所述的电路装置，其中所述放电时间测量电路还包括：
输入级，其具有耦合到所述读位线的输入端，并且具有耦合到所述延迟线的输出端，所述输入级被配置为当所述读位线已经下降到其预充电电压的预定百分比时，在其输出端上产生定时信号。
条款12.根据任一前述条款所述的电路装置，其中所述预充电及平衡电路包括：
第一晶体管，其用于在被使能时将所述位线预充电到地电压；
第二晶体管，其用于在被使能时将第二位线预充电到VDD电压；
第三晶体管，其用于在被使能时将所述位线和所述相邻位线耦合在一起，以将这两根位线的电压建立在实质上等于VDD/2的电压处；和
第四晶体管，其用于在被使能时将所述读位线预充电到VDD电压。
条款13.一种用于集成电路中的用于确定信号值的方法，所述方法包括：
使能第一电路以将信号值耦合到第一节点上；和
使用具有耦合到第一节点的输入端的读取电路，以对应于第一节点的电压的可变速率实现信号节点的电压过渡；和
使用所述读取电路基于所述信号节点的过渡时间测量来确定所述信号值。
条款14.根据条款13所述的方法，其中所述确定包括：
在使能所述第一电路之前，在所述第一节点上建立参考条件并且在所述信号节点上建立预充电条件；然后
使用所述读取电路执行所述信号节点的校准过渡时间测量以校准所述第一节点的所述参考条件；然后
在所述第一节点上重新建立所述参考条件并在所述信号节点上重新建立所述预充电条件；然后
使能所述第一电路以将所述信号值耦合到所述第一节点上；然后使用所述读取电路执行所述信号节点的第二过渡时间测量；然后
将所述第二过渡时间测量与所述校准过渡时间测量进行比较以确定所述信号值。
条款15.根据条款13-14中任一项所述的方法，其中：
所述第一电路包括功能电路；和
所述第一节点包括所述功能电路的输出节点。
条款16.根据条款13-15中任一项所述的方法，其中所述功能电路包括算术电路、逻辑电路或逻辑斯蒂电路中的至少一者。
条款17.根据条款13-16中任一项所述的方法，其中：
所述第一电路包括存储器单元；并且
所述第一节点包括位线。
条款18.根据条款13-17中任一项所述的方法，其中：
所述存储器单元包括1T DRAM存储器单元，所述1T DRAM存储器单元具有耦合到相关联字线的第一端子，并且具有耦合到位线的第二端子；和
所述信号节点包括读位线节点；
其中所述读取电路还包括读取放电电路，所述读取放电电路具有耦合到所述位线的输入端和耦合到所述读位线的输出端。
条款19.根据条款13-18中任一项所述的方法，其中所述读取电路包括：
放电时间测量电路，其具有耦合到信号节点的输入端，并且具有包括多个延迟级的延迟线，每个延迟级耦合到响应于共同选通时钟的多个寄存器中的相应一个；
预充电及平衡电路，其被配置为建立所述位线的所述参考条件，并且将所述读位线预充电到预充电电压；和
所述参考条件包括VDD和地之间的中间电压。
条款20.根据条款13-19中任一项所述的方法，其中所述放电时间测量电路还包括：
输入级，其具有耦合到所述读位线的输入端，并且具有耦合到所述延迟线的输出端，所述输入级被配置为当所述读位线已经下降到其预充电电压的预定百分比时，在其输出端上产生定时信号。
对“一个实施例”、“实施例”、“一些实施例”、“各种实施例”等的引用表示特定的要素或特性被包括在本发明的至少一个实施例中。尽管这些短语可能出现在不同的地方，但是这些短语不一定指相同的实施例或示例。
关于本文使用的术语，许多节点名称和信号名称包括下标，以更好地区分相似节点和信号的不同实例(例如，WL0和WL1)，因为此类用法在本领域中是众所周知的。然而，除非上下文明确要求，否则本文中任何没有此类下标的无意使用并不意图暗示与相同名称的下标版本(例如V偏置和V偏置)有任何不同。另外，除非上下文明确要求，否则本文的包括其小写部分的术语的任何使用并不意图暗示相对于相同名称的大写版本(例如，VTH和Vth)有任何不同。
关于本文中所使用的术语，所属领域的技术人员将了解，当描述包括电路内的各种信号及节点的电路的操作时，若干表达式中的任一者可同样良好地使用。任何类型的信号，无论是逻辑信号还是更一般的模拟信号，都采取电路中节点的电压电平(或对于一些电路技术而言为电流电平)的物理形式。认为信号是通过电线或总线传送的可能是正确的。例如，可将特定的电路操作描述为“电路10的输出驱动节点11的电压朝向VDD，从而断言在节点11上传送的信号OUT”。尽管有些麻烦，但这是一个准确的表达。因此，在本领域中公知的是，将此类电路操作等效地描述为“电路10将节点11驱动为高”、以及“节点11被电路10驱动为高”、“电路10将OUT信号拉高”和“电路10将OUT驱动为高”。本文使用的用于描述电路操作的此类简写短语更有效地传达电路操作的细节，特别是因为图中的示意图清楚地将各种信号名称与对应的电路块和节点相关联。为了方便起见，并且传送CLK信号的未命名节点可以以其它方式被命名为CLK节点。类似地，除非另有区别，诸如“拉高”、“驱动高”和“充电”的短语通常是同义词，短语“拉低”、“驱动低”和“放电”也是如此。相信使用这些更简洁的描述性表达增强了本公开的清晰度和教导。本领域技术人员将理解，这些和其他类似短语中的每一个可以互换地用于描述共同电路操作，并且在该描述内不应将任何细微的推断理解为各种用法。
可将绝缘栅场效应晶体管(IGFET)概念化为具有控制端子，所述控制端子控制第一电流处理端子和第二电流处理端子之间的电流流动。尽管IGFET晶体管被频繁地讨论为具有漏极、栅极和源极，但是在大多数此类装置中，漏极可以与源极互换。这是因为晶体管的布局和半导体工艺通常是对称的(双极性晶体管通常不是这种情况)。对于N沟道IGFET晶体管，通常位于较高电压的电流处理端子通常被称为漏极。通常驻留在较低电压的电流处理端子通常被称为源极。栅极上的足够的电压(相对于源极电压)导致电流因此从漏极流向源极。在N沟道IGFET装置等式中所指的源极电压仅指在任何给定时间点具有较低电压的漏极端子或源极端子。例如，双向CMOS传输栅极的N沟道装置的“源极”取决于传输栅极的哪一侧处于较低电压。为了反映大多数N沟道IGFET晶体管的这种对称性，控制端子可以被认为是栅极，第一电流处理端子可以被称为“漏极/源极”，并且第二电流处理端子可以被称为“源极/漏极”。源极端子和漏极端子也可以被称为传导电极。此类描述对于P沟道IGFET晶体管同样有效，因为此类术语没有暗示漏极和源极电压之间的极性以及漏极和源极之间电流的方向。替代地，一个电流处理端子可以任意地认为是“漏极”，而另一个则认为是“源极”，隐含的理解是两者不是不同的，而是可互换的。应注意，尽管栅极材料可以是多晶硅或除金属之外的某一材料，且电介质可以是氮氧化合物、氮化物或除氧化物之外的某一材料，但IGFET晶体管通常被称为MOSFET晶体管(字面上是“金属氧化物半导体场效应晶体管”的缩写)。如MOS和MOSFET的此类历史遗留术语的随意使用不应解释为从字面上仅指具有氧化物电介质的金属栅极FET。
关于电源，用于为电路供电的单个正电源电压(例如，2.5伏电源)通常被命名为“VDD”电源。在集成电路中，晶体管和其他电路元件实际上连接到VDD端子或VDD节点，其然后可操作地连接到VDD电源。诸如“与VDD连接”或“连接到VDD”等短语的口语用法应理解为意指“连接到VDD节点”，然后通常可操作地连接以在使用集成电路期间实际接收VDD电源电压。用于此类单个电源电路的参考电压通常被称为“VSS”。晶体管和其他电路元件实际上连接到VSS端子或VSS节点，其然后在集成电路的使用期间可操作地连接到VSS电源。VSS端子通常连接到地参考电势，或仅连接到“地”。描述被特定晶体管或电路“接地”的节点(除非另有限定)意味着与被晶体管或电路“拉低”或“拉到地”相同。
稍微概括地说，第一电源端子通常被命名为“VDD”，并且第二电源端子通常被命名为“VSS”。从历史上看，命名法“VDD”暗示着连接到MOS晶体管的漏极端子的DC电压，而VSS暗示着连接到MOS晶体管的源极端子的DC电压。例如，传统的PMOS电路使用负VDD电源，而传统的NMOS电路使用正VDD电源。但是，除非当然另有限定，否则通常的用法通常会忽略这种传统，并且使用VDD用于正电源电压，而使用VSS用于更负(或地)电源电压。将电路描述为用“VDD电源”和“地”起作用不一定意味着电路不能使用其他电源电势来起作用。其他常见的电源端子名称是“VCC”(来自双极电路的历史术语，且即使与缺少集电极端子的MOS晶体管一起使用，也通常与+5伏电源电压同义)和“GND”或仅是“地”。
可以使用连接这些块的单个节点的术语来描述本文的块图。然而，应理解，当上下文需要时，此类“节点”实际上可以表示用于传送差分信号的一对节点，或者可以表示用于携载若干相关信号或者用于携载形成数字字的多个信号的多根单独的导线(例如，总线)。
尽管已经根据上面讨论的实施例描述了所公开的装置和技术，但是本领域技术人员还将认识到，在不脱离本公开的教导的情况下，可以容易地在电路中进行某些替换。此外，如本领域已知的，如果逻辑极性和电源电势相反，则许多使用NMOS晶体管的电路可以改为使用PMOS晶体管来实现。以这种方式，CMOS电路中的晶体管传导类型(即，N沟道或P沟道)可以通常颠倒，同时仍保持相似或类似的操作。此外，所公开的装置和技术的实现方式不一定限于CMOS技术，且因此也设想利用NMOS、PMOS和各种双极或其他半导体制造技术的实现方式，其包括PN结存储器装置和纳米管装置。
以上描述的各种技术、结构和方法被设想为单独使用以及以各种组合使用。以上讨论意图说明本发明的原理和各种实施例，并且应理解，本文的附图和具体实施方式应被认为是以说明性的而不是限制性的方式，并且不意图限制所公开的特定形式和示例。一旦充分理解了上述公开，许多变化和修改对于本领域技术人员将变得明显。以下权利要求意图被解释为涵盖所有此类变化和修改。

Claims (20)

1.一种电路装置，其包括：
第一电路，被配置为当被使能时将信号值耦合到第一节点上；和
读取电路，其具有耦合到所述第一节点的输入端，被配置为以对应于所述第一节点的电压的可变速率实现信号节点的电压过渡，并且基于所述信号节点的过渡时间测量来确定所述信号值。
2.根据权利要求1所述的电路装置，其中：
所述读取电路被配置为在所述信号值耦合到所述第一节点上之前执行所述信号节点的校准过渡时间测量以校准所述第一节点的参考条件，并且还被配置为在所述信号值耦合到所述第一节点上之后执行所述信号节点的第二过渡时间测量，以及还被配置为将所述第二过渡时间测量与所述校准过渡时间测量进行比较以确定所述信号值。
3.根据权利要求2所述的电路装置，其中：
所述第一电路包括功能电路；和
所述第一节点包括所述功能电路的输出节点。
4.根据权利要求3所述的电路装置，其中所述功能电路包括算术电路。
5.根据权利要求3所述的电路装置，其中所述功能电路包括逻辑电路。
6.根据权利要求3所述的电路装置，其中所述功能电路包括逻辑斯蒂电路。
7.根据权利要求2所述的电路装置，其中所述读取电路包括：
过渡时间测量电路，其具有耦合到所述信号节点的输入端，并且具有包括多个延迟级的延迟线，每个延迟级都耦合到响应于共同选通时钟的多个寄存器中的相应一个。
8.根据权利要求2所述的电路装置，其中：
所述第一电路包括存储器单元；和
所述第一节点包括位线。
9.根据权利要求8所述的电路装置，其中：
所述存储器单元包括1T DRAM存储器单元，所述1T DRAM存储器单元具有耦合到相关联字线的第一端子，并且具有耦合到所述位线的第二端子；和
所述信号节点包括读位线节点；
其中所述读取电路还包括读取放电电路，所述读取放电电路具有耦合到所述位线的输入端和耦合到所述读位线的输出端。
10.根据权利要求9所述的电路装置，其中所述读取电路包括：
放电时间测量电路，其具有耦合到所述信号节点的输入端，并且具有包括多个延迟级的延迟线，每个延迟级耦合到响应于共同选通时钟的多个寄存器中的相应一个；
预充电及平衡电路，其被配置为建立所述位线的所述参考条件，并且将所述读位线预充电到预充电电压；和
其中所述参考条件包括VDD和地之间的中间电压。
11.根据权利要求10所述的电路装置，其中所述放电时间测量电路还包括：
输入级，其具有耦合到所述读位线的输入端，并且具有耦合到所述延迟线的输出端，所述输入级被配置为当所述读位线已经下降到其预充电电压的预定百分比时，在其输出端上产生定时信号。
12.根据权利要求10所述的电路装置，其中所述预充电及平衡电路包括：
第一晶体管，其用于在被使能时将所述位线预充电到地电压；
第二晶体管，其用于在被使能时将第二位线预充电到VDD电压；
第三晶体管，其用于在被使能时将所述位线和所述相邻位线耦合在一起，以将这两根位线的所述电压建立在实质上等于VDD/2的电压处；和
第四晶体管，其用于在被使能时将所述读位线预充电到VDD电压。
13.一种用于集成电路中的用于确定信号值的方法，所述方法包括：
使能第一电路以将信号值耦合到第一节点上；和
使用具有耦合到所述第一节点的输入端的读取电路，以对应于所述第一节点的电压的可变速率实现信号节点的电压过渡；和
使用所述读取电路基于所述信号节点的过渡时间测量来确定所述信号值。
14.根据权利要求13所述的方法，其中所述确定包括：
在使能所述第一电路之前，在所述第一节点上建立参考条件并且在所述信号节点上建立预充电条件；然后
使用所述读取电路执行所述信号节点的校准过渡时间测量以校准所述第一节点的所述参考条件；然后
在所述第一节点上重新建立所述参考条件并在所述信号节点上重新建立所述预充电条件；然后
使能所述第一电路以将所述信号值耦合到所述第一节点上；然后
使用所述读取电路执行所述信号节点的第二过渡时间测量；然后
将所述第二过渡时间测量与所述校准过渡时间测量进行比较以确定所述信号值。
15.根据权利要求14所述的方法，其中：
所述第一电路包括功能电路；和
所述第一节点包括所述功能电路的输出节点。
16.根据权利要求15所述的方法，其中所述功能电路包括算术电路、逻辑电路或逻辑斯蒂电路中的至少一者。
17.根据权利要求14所述的方法，其中：
所述第一电路包括存储器单元；和
所述第一节点包括位线。
18.根据权利要求17所述的方法，其中：
所述存储器单元包括1T DRAM存储器单元，所述1T DRAM存储器单元具有耦合到相关联字线的第一端子，并且具有耦合到所述位线的第二端子；和
所述信号节点包括读位线节点；
其中所述读取电路还包括读取放电电路，所述读取放电电路具有耦合到所述位线的输入端和耦合到所述读位线的输出端。
19.根据权利要求18所述的方法，其中所述读取电路包括：
放电时间测量电路，其具有耦合到所述信号节点的输入端，并且具有包括多个延迟级的延迟线，每个延迟级耦合到响应于共同选通时钟的多个寄存器中的相应一个；
预充电及平衡电路，其被配置为建立所述位线的所述参考条件，并且将所述读位线预充电到预充电电压；和
所述参考条件包括VDD和地之间的中间电压。
20.根据权利要求19所述的方法，其中所述放电时间测量电路还包括：
输入级，其具有耦合到所述读位线的输入端，并且具有耦合到所述延迟线的输出端，所述输入级被配置为当所述读位线已经下降到其预充电电压的预定百分比时，在其输出端上产生定时信号。
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