KR20200058381A - 전이-시간 신호 노드 감지를 통합한 방법 및 회로 장치 - Google Patents

전이-시간 신호 노드 감지를 통합한 방법 및 회로 장치 Download PDF

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Abstract

일반적으로 신호 노드 상의 전압 변화의 시간 지연 결정을 수행하여 전압 변화를 일으키는 다른 노드 상의 대응하는 신호값을 결정하는 방법, 장치 및 시스템이 개시된다. 일례에서, 상기 회로 장치는 인에이블될 때 신호값을 제1 노드에 결합하도록 구성된 제1 회로, 및 상기 제1 노드에 결합된 입력을 갖는 판독 회로를 포함한다. 상기 판독 회로는 상기 제1 노드의 전압에 대응하는 가변율로 신호 노드의 전압 전이를 수행하고, 상기 신호 노드의 전이-시간 측정에 기초하여 상기 신호값을 결정하도록 구성된다.

Description

전이-시간 신호 노드 감지를 통합한 방법 및 회로 장치
관련 출원에 대한 상호 참조
본 출원은 미국 가출원 번호 62/650,067(출원일: 2018년 3월 29일, 발명의 명칭: "Memory Structures and Related Methods of Operation")의 35 U.S.C.§119(e) 하의 이익을 주장하고, 미국 가출원 번호 62/573,460(출원일: 2017년 10월 17일, 발명의 명칭: "Memory Operation")의 35 U.S.C.§119(e) 하의 이익을 더 주장하며, 이들 선출원의 전체 내용은 본 명세서에 참조에 의해 병합된다.
기술 분야
본 발명은 신호 노드 감지를 위한 전이-시간 측정 회로를 통합한 전자 장치를 위한 회로, 시스템, 및 동작 방법에 관한 것으로, 보다 상세하게는 이러한 전이-시간 측정 회로를 통합한 메모리 장치에 관한 것이다.
메모리는 컴퓨팅 시스템에서 많은 상이한 유형의 목적을 위해 사용될 수 있다. 예를 들어, 메모리는 데이터를 저장하거나 수학 연산을 수행하는 데 사용될 수 있다. 이들 다양한 목적을 위해 상이한 유형의 메모리가 사용될 수 있다. 동적 랜덤 액세스 메모리(Dynamic Random-Access Memory: DRAM)는 저비용 및 고용량 메모리로부터 이익을 얻는 상황에서 사용될 수 있으며, 컴퓨팅 시스템의 주 메모리 구성 요소에 사용될 수 있다. DRAM은 정적 랜덤 액세스 메모리(Static Random-Access Memory: SRAM)와 같은 다른 종류의 메모리보다 더 느릴 수 있다.
전압 변화를 야기하는 다른 노드 상의 대응하는 신호값을 결정하기 위해 일반적으로 신호 노드 상의 전압 변화의 시간 지연의 결정을 수행하는 방법, 장치 및 시스템이 개시된다.
개시된 일 실시형태에서, 회로 장치는 인에이블될 때 신호값을 제1 노드에 결합하도록 구성된 제1 회로, 및 상기 제1 노드에 결합된 입력을 갖는 판독 회로를 포함한다. 상기 판독 회로는 상기 제1 노드의 전압에 대응하는 가변율(variable rate)로 신호 노드의 전압 전이를 수행하고, 상기 신호 노드의 전이-시간 측정에 기초하여 상기 신호값을 결정하도록 구성된다. 일부 실시형태에서, 상기 판독 회로는, 상기 신호값이 상기 제1 노드에 결합되기 전에는, 상기 제1 노드의 기준 상태를 교정하기 위해 상기 신호 노드의 교정 전이-시간 측정을 수행하도록 구성되고, 상기 신호값이 상기 제1 노드에 결합된 후에는, 상기 신호 노드의 제2 전이-시간 측정을 수행하도록 더 구성되고, 상기 신호값을 결정하기 위해 상기 제2 전이-시간 측정을 상기 교정 전이-시간 측정과 비교하도록 더 구성된다. 일부 실시형태에서, 상기 판독 회로는, 상기 신호 노드에 결합된 입력을 갖고, 공통 스트로브 클록(common strobe clock)에 응답하는 복수의 레지스터 각각에 각각 결합된 복수의 지연 스테이지를 포함하는 지연 라인을 갖는 전이-시간 측정 회로를 포함한다.
다른 개시된 실시형태에서, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법이 제공된다. 일부 실시형태에서, 상기 방법은 제1 회로가 신호값을 제1 노드에 결합시키는 단계를 포함한다. 상기 방법은 상기 제1 노드에 결합된 입력을 갖는 판독 회로를 사용하여 상기 제1 노드의 전압에 대응하는 가변율로 신호 노드의 전압 전이를 수행하는 단계를 더 포함한다. 상기 방법은 상기 판독 회로를 사용하여 상기 신호 노드의 전이-시간 측정에 기초하여 상기 신호값을 결정하는 단계를 더 포함한다. 일부 실시형태에서, 상기 결정하는 단계는, 상기 제1 회로를 인에이블하기 전에, 상기 제1 노드에 대한 기준 상태 및 상기 신호 노드에 대한 사전 충전된 상태(precharged condition)를 수립하는 단계; 그런 다음, 상기 판독 회로를 사용하여, 상기 제1 노드의 상기 기준 상태를 교정하기 위해 상기 신호 노드의 교정 전이-시간 측정을 수행하는 단계; 그런 다음, 상기 제1 노드에 대한 상기 기준 상태 및 상기 신호 노드에 대한 상기 사전 충전된 상태를 재수립하는 단계; 그런 다음, 상기 제1 회로가 상기 신호값을 상기 제1 노드에 결합시키는 단계; 그런 다음, 상기 판독 회로를 사용하여, 상기 신호 노드의 제2 전이-시간 측정을 수행하는 단계; 그런 다음, 상기 신호값을 결정하기 위해 상기 제2 전이-시간 측정을 상기 교정 전이-시간 측정과 비교하는 단계를 포함한다.
다양한 실시형태의 상세한 설명을 위해, 이제 첨부 도면을 참조한다.
도 1은 적어도 일부 실시형태에 따라 메모리 구조를 포함하는 예시적인 컴퓨팅 시스템을 블록도 형태로 도시하는 도면;
도 2는 DRAM 메모리 셀 및 DRAM 메모리 셀의 각 유형과 관련된 특성을 부분 블록도 형태로 도시하는 도면;
도 3은 트랜지스터에서 전류와 전압 사이의 관계를 나타내는 예시적인 그래프를 도시하는 도면;
도 4는 적어도 일부 실시형태에 따라 DRAM 메모리 셀 및 대응하는 판독 동작을 도시하는 도면;
도 5는 적어도 일부 실시형태에 따라 메모리 셀 및 대응하는 판독 동작을 도시하는 도면;
도 6은 전하 공유를 나타내는 회로도;
도 7은 적어도 일부 실시형태에 따라 메모리 셀 및 대응하는 판독 동작을 도시하는 도면;
도 8은 적어도 일부 실시형태에 따라 회로 구성 및 대응하는 판독 동작을 도시한 도면;
도 9는 적어도 일부 실시형태에 따라 회로 구성 및 대응하는 판독 동작을 도시하는 도면;
도 10은 적어도 일부 실시형태에 따라 회로 구성을 도시하는 도면;
도 11은 적어도 일부 실시형태에 따라 메모리 셀 및 대응하는 판독 동작을 도시하는 도면;
도 12는 적어도 일부 실시형태에 따라 NAND 배열의 복수의 메모리 셀 및 대응하는 판독 동작을 도시하는 도면;
도 13은 적어도 일부 실시형태에 따라 1T DRAM 메모리 셀 및 대응하는 판독 동작을 도시하는 도면;
도 14는 적어도 일부 실시형태에 따라 회로 구성을 도시하는 도면;
도 15는 적어도 일부 실시형태에 따라 지연 시간 측정 회로 및 판독 동작을 블록도 형태로 도시하는 도면;
도 16은 적어도 일부 실시형태에 따라 예시적인 방법을 도시하는 도면;
도 17은 적어도 일부 실시형태에 따라 예시적인 방법을 도시하는 도면;
도 18은 적어도 일부 실시형태에 따라 예시적인 방법을 도시하는 도면;
도 19는 적어도 일부 실시형태에 따라 예시적인 방법을 도시하는 도면;
도 20은 적어도 일부 실시형태에 따라 회로 구성을 블록도 형태로 도시하는 도면;
도 21은 적어도 일부 실시형태에 따라 회로 구성을 도시하는 도면;
도 22는 적어도 일부 실시형태에 따라 회로 구성을 도시하는 도면;
도 23은 적어도 일부 실시형태에 따라 회로 구성을 블록도 형태로 도시하는 도면;
도 24는 적어도 일부 실시형태에 따라 회로 구성을 블록도 형태로 도시하는 도면;
도 25는 적어도 일부 실시형태에 따라 회로 구성을 도시하는 도면;
도 26은 적어도 일부 실시형태에 따라 회로 구성을 부분 블록도 형태로 도시하는 도면;
도 27은 적어도 일부 실시형태에 따라 회로 구성을 부분 블록도 형태로 도시하는 도면;
도 28은 도 27에 도시된 실시형태를 포함하여 적어도 일부 실시형태에 따라 대응하는 판독 동작을 도시하는 도면;
도 29는 적어도 일부 실시형태에 따라 회로 구성 및 대응하는 판독 특성을 도시하는 도면;
도 30은 적어도 일부 실시형태에 따라 회로 구성을 부분 블록도 형태로 도시하는 도면;
도 31은 적어도 일부 실시형태에 따라 회로 구성을 부분 블록도 형태로 도시하는 도면;
도 32는 적어도 일부 실시형태에 따라 회로 구성을 부분 블록도 형태로 도시하는 도면;
도 33은 적어도 일부 실시형태에 따라 예시적인 방법의 흐름도를 도시하는 도면;
도 34는 적어도 일부 실시형태에 따라 전이-시간 측정 회로 구성을 블록도 형태로 도시하는 도면; 및
도 35는 적어도 일부 실시형태에 따라 회로 구성을 블록도 형태로 도시하는 도면.
다양한 도면에 도시된 구조 및 타이밍도는 반드시 축척에 맞게 도시된 것은 아니고, 본 명세서에 도시된 내용을 보다 명확하게 설명하기 위한 방식으로 도시된 것임을 주목해야 한다.
다음의 상세한 설명 및 청구범위에 걸쳐 특정 시스템 구성 요소를 지칭하기 위해 특정 용어들이 사용된다. 이 기술 분야에 통상의 지식을 가진 자라면 상이한 회사는 구성 요소를 상이한 명칭으로 지칭할 수 있다는 것을 이해할 수 있을 것이다. 본 문서는 명칭은 다르지만 기능은 다르지 않는 구성 요소들 간을 구별하려고 의도된 것이 아니다.
다음의 논의 및 청구범위에서, "구비하는" 및 "포함하는"이라는 용어는 개방형 용어로 사용되어, "...을 포함하지만 이로 제한되지 않는" 것을 의미하는 것으로 해석되어야 한다. 또한 "결합되는" 또는 "결합된"이라는 용어는 간접 또는 직접 연결을 의미하는 것으로 의도된다. 따라서, 제1 장치가 제2 장치에 결합되는 경우, 이 연결은 직접 연결을 통한 것이거나 또는 다른 장치 및 연결을 통한 간접 연결을 통한 것일 수 있다.
다음의 논의는 본 발명의 다양한 실시형태에 관한 것이다. 이들 실시형태 중 하나 이상이 바람직할 수 있지만, 개시된 실시형태는 청구범위를 포함하는 본 발명의 범위를 제한하는 것으로 해석되거나 사용되어서는 안 된다. 또한, 이 기술 분야에 통상의 지식을 가진 자라면 다음의 상세한 설명은 광범위한 응용을 갖고, 임의의 실시형태의 논의는 이 실시형태를 예시하는 것으로 의도된 것일 뿐, 청구범위를 포함하는 본 발명의 범위를 이 실시형태로 제한하는 것을 암시하려고 의도된 것이 아니라는 것을 이해할 수 있을 것이다.
단일 메모리 셀에 다수의 비트를 저장하는 능력은 컴퓨터 사용자에게 유리할 수 있다. 단일 메모리 셀에 다수의 비트를 저장하는 능력은 더 많은 데이터를 동일한 물리적 공간에 저장할 수 있게 한다. 또한, 메모리 셀을 사용하여 수학 연산을 수행하는 능력은 기계 언어 프로그래머에게 유리할 수 있다. 단일 메모리 셀에 다수의 비트를 저장하는 능력을 구현하고 메모리 셀을 사용하여 수학 연산을 수행하는 능력을 향상시키기 위해, 메모리 셀에 저장된 데이터를 해석하는 것에 관한 다양한 방법 및 시스템이 아래에 설명된다.
도 1은 본 명세서에 설명된 실시형태에 따라 메모리가 사용될 수 있는 환경을 도시한다. 특히, 도 1은 본 명세서에 설명된 실시형태에 따라 메모리를 이용할 수 있는 컴퓨팅 시스템(100)을 도시한다. 컴퓨팅 시스템(100)은 예를 들어 랩탑, 데스크탑 컴퓨터, 여러 컴퓨터의 노드 내 컴퓨터, 휴대폰, 태블릿, 또는 본 명세서에 기술된 실시형태에 따라 메모리를 이용할 수 있는 임의의 다른 컴퓨팅 시스템을 나타낼 수 있다. 특히 예시적인 컴퓨팅 시스템(100)의 다양한 구성 요소는 본 명세서에 설명된 실시형태에 따라 메모리를 사용할 수 있다. 컴퓨터 시스템(100)은 집적 회로(IC)(102) 및 이 집적 회로(IC)(102)에 결합된 하나 이상의 메모리(104)를 포함하며, 여기서 하나 이상의 메모리(104)는 본 명세서에 설명된 실시형태에 따라 메모리를 포함할 수 있다.
IC(102)는 시스템에 존재하는 임의의 컴퓨팅 요소를 나타낸다. 예를 들어, IC(102)는 중앙 처리 유닛(CPU), 처리 요소, 그래픽 처리 유닛(GPU), 하드웨어 가속기, 시스템 온 칩(SOC), 디지털 신호 프로세서(DSP), 기계 학습 유닛, 행렬 연산 유닛(MOU) 등일 수 있다. 일부 실시형태에서, IC(102)는 본 명세서에 설명된 실시형태에 따라 메모리를 포함할 수 있다.
예를 들어, IC(102)는 본 명세서에 설명된 실시형태에 따라 L3 캐시 메모리를 포함할 수 있다. 추가적으로, 본 명세서에 설명된 실시형태에 따른 메모리는 예를 들어 GPU에서 연산 프로세스의 일부로서 및 기계 학습을 위해 맞춤화된 MOU와 같은 다양한 칩에서 사용될 수 있다. MOU는 행렬 전치 및 변환 연산을 수행할 수 있다. MOU는 또한 행렬 산술(matrix arithmetic)을 수행할 수 있다.
추가적으로, IC(102) 및 하나 이상의 메모리(104)는 저장 장치(106) 및 네트워크 인터페이스 장치(108)에 결합될 수 있다. 일부 실시형태에서, 저장 장치(106)는 하드 드라이브, 솔리드 스테이트 디스크, 메모리 스틱, 광 디스크 등을 포함할 수 있다. 저장 장치(106)는 IC(102)에 의해 실행 가능한 프로그램이 저장되고 IC(102)에 의해 필요할 때 액세스될 수 있는 비-일시적인 컴퓨터 판독 가능 저장 매체를 포함할 수 있다. 저장 장치(106)는 단 하나의 유형의 메모리로 구성되는 것으로 제한되지 않는다. 예를 들어, 일부 실시형태에서, 저장 장치(106)는 솔리드 스테이트 디스크(저장 장치(106))의 버퍼로서 사용되는 메모리(106a) 및 메모리(106b)를 포함할 수 있다. 메모리(106a)는 저장 장치(106)를 위한 버퍼인 메모리(106b)용 버퍼일 수 있다.
저장 장치(106)에 저장된 프로그램은 컴퓨터 시스템(100)에 다양한 프로세스를 구현하기 위한 프로그램을 포함할 수 있다. 일부 경우에, 프로그램은 저장 장치(106)로부터 메모리(104)로 복사되고, 프로그램은 메모리(104)로부터 실행된다. 따라서, 메모리(104) 및 저장 장치(106)는 모두 컴퓨터 판독 가능한 저장 매체로 고려된다.
다양한 실시형태에서, 네트워크 인터페이스 장치(108)는 컴퓨터 시스템(100)이 무선 또는 유선 네트워크를 통해 데이터를 교환할 수 있게 할 수 있다. 일부 실시형태에서, 컴퓨터 시스템(100)은 공유 네트워크 내 복수의 다른 컴퓨터에 연결될 수 있다.
추가적으로, 컴퓨팅 시스템(100)이 본 명세서에 설명된 실시형태에 따라 메모리가 존재할 수 있는 환경을 예시하기 위해 설명되었지만, 본 명세서에서 논의되는 메모리의 실시형태는 이러한 특정 환경으로 제한되지 않는다. 예를 들어, 본 명세서에서 논의된 실시형태에 따른 메모리는 차량, 인터넷 기기, 무선 근거리 통신망(LAN) 하드웨어, 스위치, 네트워크 인터페이스 장치, 오디오 플레이어, 플래시 저장 카드, 텔레비전, 카메라, 비디오 레코더 등에 사용될 수 있다.
이제 도 2를 참조하면, 본 명세서에 설명된 메모리의 다양한 실시형태에 따른 다양한 메모리의 특징이 논의된다. 본 명세서에 설명된 메모리가 예를 들어 IC(102)에서 사용될 수 있는 경우, 메모리(104) 또는 저장 장치(106)가 논의된다. 특히, 블록도(201, 203 및 205)는 하나의 트랜지스터(1T) DRAM 셀, 2개의 트랜지스터(2T) DRAM 셀, 및 3개의 트랜지스터(3T) DRAM 셀을 각각 도시한다. 각각의 메모리 셀에서, 값(V데이터)은 논리 0("0") 또는 논리 1("1") 중 어느 하나로 저장 노드에 저장된다. V데이터의 값은 그래프(207)로 도시된다.
1T DRAM 메모리 셀(201)은 커패시터(211)와 직렬로 연결된 트랜지스터(209)를 포함한다. 트랜지스터(209)의 게이트 단자는 워드 라인(word line: WL)(213)에 연결되는 반면, 트랜지스터(209)의 소스 또는 드레인 단자는 비트 라인(bit line: BL)(215)에 연결된다.
1T DRAM 메모리 셀(201)은 트랜지스터(209)와 커패시터(211) 사이의 저장 노드에 데이터(V데이터)를 저장한다. 동작 동안, BL(215)은 레벨 V/2로 충전되고, 판독 동작 동안, BL(215)의 전압은 델타 V(즉, ΔV)만큼 변한다. 즉, 판독 동작 동안, BL(215)의 전압은 V/2에 대해 양 ΔV만큼 증가 또는 감소하여 메모리 셀에 저장된 논리값을 나타낸다. 판독 동작 동안 1T DRAM 메모리 셀(201)의 WL(213) 및 BL(215)의 특성은 라인 그래프(217 및 219)로 도시되어 있다.
특히, 라인 그래프(217)는 판독 동작 동안 WL(213)의 전압값을 나타내고, 라인 그래프(219)는 동일한 판독 동작 동안 BL(219)의 전압값을 나타낸다. 시각(t1)에서, 워드 라인(213)의 전압 레벨이 증가한다. 시간 지연 후, 후속 시간(t2)에서, BL(219)의 전압 레벨이 메모리 셀에 저장된 논리값에 따라 증가하거나 감소하기 시작한다. 시간(t3)에서, BL(315)의 전압값은, 처리되어 논리 "0" 또는 "1"로 해석되기에 충분한 임계 전압값에 도달한다.
2T DRAM 메모리 셀(203)은 2개의 트랜지스터(221 및 223)를 포함하고, 여기서 트랜지스터(221)의 드레인 단자는 트랜지스터(223)의 게이트 단자에 연결된다. V데이터는 또한 트랜지스터(221)와 트랜지스터(223) 사이의 연결을 포함하는 저장 노드에 저장된다. 기입 워드 라인(225)은 트랜지스터(221)의 게이트 단자에 연결되는 반면, 기입 비트 라인(227)은 트랜지스터(221)의 소스 단자에 연결된다. 트랜지스터(223)의 소스 및 드레인 단자는 판독 비트 라인(229) 및 판독 워드 라인(231)에 연결된다.
본 명세서에서 논의된 임의의 NMOS 트랜지스터의 소스 및 드레인 단자는 상호 교환 가능하다는 것이 주목된다. 따라서, 일례가 소스 및 드레인 단자를 식별하는 구성을 설명하면, 소스 및 드레인 단자 지정이 스위칭되는 실시형태도 또한 고려된다. 또한, 본 명세서에 설명된 실시형태는 NMOS 트랜지스터를 사용한 구현예에 따른 것이다. PMOS 트랜지스터를 사용하는 구현예도 또한 고려되고 또한 본 명세서에 제공된 것과 상보적인 설명도 또한 고려된다.
라인 그래프(233)에 도시된 바와 같이, 판독 동작 동안 판독 워드 라인(231) 상의 전압 레벨이 도시되고, 판독 비트 라인(229) 상의 대응하는 전압 레벨이 라인 그래프(235)에 도시된다. 초기에, 시간(t4)에서, 판독 워드 라인(231) 및 판독 비트 라인(229)의 전압 레벨들은 "높은 상태" 또는 0V를 초과하는 어떤 값이다.
트랜지스터의 단자에 존재하는 전압과 관련하여, "높은" 값은 논리 "1" 값에 대응할 수 있다. "높은" 값은 "VDD" 전압값에 대응할 수 있다. 본 명세서에서 언급된 "낮은" 값은 트랜지스터를 오프 상태로 유지하기에 충분한, "높은" 값과의 전위차를 도입하는 전압값에 대응할 수 있다. "높은" 값은 드레인 단자에 존재할 수 있는 반면, "낮은" 값은 트랜지스터의 소스 단자에 존재한다. 일례에서, "낮은" 값은 "높은" 값보다 임계 전압량만큼 더 낮은 임의의 전압값일 수 있고, 여기서 임계 전압은 트랜지스터를 오프 상태로 유지하기 위해 두 단자 사이에 필요한 최소 전위차(전압)를 정의한다. 따라서, "낮은" 값은 반드시 0일 필요는 없지만, 일부 실시형태에서는 0일 수 있다.
라인 그래프(233)의 논의를 계속하면, 시간(t4) 이후에, 판독 동작 동안, 판독 워드 라인 전압 레벨은 초기 "높은" 값 아래로 떨어진다. 시간(t5)에서, 판독 워드 라인 전압 레벨은 "낮은" 레벨에 도달한다. 시간 지연 후 및 시간(t5) 이후에, 판독 비트 라인 전압 레벨은 V데이터의 값에 따라 변하지 않고 유지되거나("높은 상태"에 유지되거나) "낮은" 레벨(시간(t6))로 변하기 시작할 수 있다. 판독 비트 라인 전압 레벨이 동일하게 유지되는지 또는 이동되는지 여부는 메모리 셀에 저장된 V데이터의 값을 나타낸다. 시간(t7)에서, 판독 워드 라인 전압 레벨은 초기 "높은" 레벨로 복귀된다.
3T DRAM 메모리 셀(205)은 3개의 트랜지스터(237, 239 및 241)를 포함한다. 2개의 트랜지스터(239 및 241)는 직렬로 연결되는 반면, 트랜지스터(237)의 드레인 단자는 트랜지스터(239)의 게이트 단자에 연결된다. V데이터는 트랜지스터(237)의 드레인 단자가 트랜지스터(239)의 게이트 단자에 연결되는 노드에 저장된다. 트랜지스터(237)의 소스 단자는 기입 비트 라인(243)에 연결되는 반면, 기입 워드 라인(245)은 트랜지스터(237)의 게이트 단자에 연결된다. 판독 워드 라인(247)은 트랜지스터(241)의 게이트 단자에 연결되는 반면, 트랜지스터(241)의 드레인 단자는 판독 비트 라인(249)에 연결된다.
라인 그래프(251)에 도시된 바와 같이, 판독 동작 동안 판독 워드 라인(247) 상의 전압 레벨이 도시되고, 판독 비트 라인(253) 상의 대응하는 전압 레벨이 라인 그래프(253)에 도시된다. 초기에 시각(t8)에서, 판독 워드 라인 전압 레벨은 "낮은 상태"로 시작하는 반면, 판독 비트 라인 전압 레벨은 "높은 상태"로 시작한다. 시각(t9)에서 판독 동작 동안, 판독 워드 라인(251) 상의 전압 레벨이 증가된다. 이후 시간 지연 후, 시각(t10)에서, V데이터로 저장된 값에 따라, 판독 비트 라인(249)의 전압 레벨은 변하지 않고 유지되거나 저하된다. 시간(t11)에서, 판독 워드 라인(247) 상의 전압 레벨은 "낮은" 레벨로 복귀된다.
라인 그래프(219, 235 및 253)에 도시된 바와 같이, 판독 비트 라인 상의 전압의 변화는 점진적이고 시간 지연 후에 발생한다. 전압의 변화율은 트랜지스터의 특성 및 게이트 단자 상의 전압량에 따라 변할 수 있다. 추가적으로, 게이트 단자 상의 전압량은 또한 트랜지스터를 통해 흐르는 전류량과 상관 관계가 있다.
이제 도 3을 참조하면, 트랜지스터의 전류 전압 특성뿐만 아니라 트랜지스터의 블록도가 설명된다. 트랜지스터(303)에 도시된 전류 흐름은 전자 흐름 표기법과 달리 종래의 흐름 표기법을 사용하여 도시된다. 특히, 트랜지스터(303)의 게이트 단자(301)에 인가되는 전압량은 트랜지스터를 통해 흐르는 전류량(305)을 결정할 수 있다. 트랜지스터(303)의 그래프(305)에서 논의된 다음의 특성은 본 명세서에 기술된 단일 메모리 셀에 다수의 값을 저장하는데 사용될 수 있다.
도 2에서 논의된 DRAM 메모리 셀의 다양한 구성에서, 판독 비트 라인(예를 들어, 215, 229, 249)은 트랜지스터의 드레인 또는 소스 단자에 연결된다. 트랜지스터(303)는 트랜지스터(209, 223 및 241) 중 임의의 것을 나타낼 수 있으며, 여기서 판독 비트 라인은 드레인 단자(309)에 연결된다. 트랜지스터(303)를 턴온시키기 위해 게이트 단자(301)에 충분한 게이트 전압(311)이 인가되면, 전류(307)가 드레인 단자(309)로부터 소스 단자(313)로 흐르기 시작한다.
전술한 바와 같이, 트랜지스터(303)와 같은 전형적인 네거티브-채널 금속-산화물(negative-channel metal-oxide: NMOS) 트랜지스터의 소스 및 드레인 단자는 상호 교환 가능하다. 소스 및 드레인 단자는 전도 전극으로 지칭될 수 있다. 임계 전압량보다 더 큰 전압량과 같은 충분한 전압이 게이트 단자(301)에 인가되는 것을 고려하면, 하나의 전도 전극이 다른 전도 전극에 비해 더 낮은 전위에 있는지 여부에 따라 전도 전극들 사이에 전류가 흐른다. 게이트 단자(301)에 충분한 전압이 인가되는 예시적인 시나리오에서, 전도 전극들 사이에 전위차가 존재하지 않으면, 전도 전극들 사이에 전류가 흐르지 않는다.
인가 시, 각각의 전도 전극에 할당된 소스 또는 드레인 지정은 트랜지스터의 주어진 상태 및 두 전도 전극 사이의 전류 흐름 방향을 반영할 수 있다. 일부 시나리오에서, 드레인 단자는 소스 단자보다 더 높은 전위에 있다. 그러나, 본 문서에서 할당된 소스 및 드레인 지정은 본 명세서에 설명된 주어진 예에서 전류 흐름의 방향을 의미하는 것으로 의도된 것이 아니다. 논의를 용이하게 하기 위해, 본 명세서에서 논의된 예에서, 트랜지스터의 하나의 전도 전극은 드레인 단자로 표시되고 다른 단자는 소스 단자로 표시된다. 각각의 전도 전극이 소스 및 드레인으로 지정된 주어진 예에서, 소스 및 드레인 지정이 본 명세서에서 논의된 것으로부터 스위칭되는 실시형태도 또한 고려된다.
트랜지스터(303)의 논의를 계속하면, 판독 비트 라인(예를 들어, 215, 229 또는 249)이 드레인 또는 소스 단자에 연결될 때, 트랜지스터(예를 들어, 트랜지스터(209, 223, 239, 241))의 드레인 단자와 소스 단자 사이에 흐르는 전류는 비트 라인 방전에 대응할 수 있다. 소스 단자에 대하여 트랜지스터의 게이트 단자에 인가되는 전압량(311) 또는 게이트 단자에 대하여 트랜지스터의 소스 단자에 인가되는 전압량(311)은 또한 예를 들어 비트 라인에서 취해진 시간량 및 비트 라인의 방전율을 결정할 수 있다. 예를 들어, 1T 또는 3T DRAM 셀에서, 소스 단자에 대하여 게이트 단자에 전압이 인가된다. 2T DRAM 셀에서, 게이트 단자에 대하여 소스 단자에 전압이 인가된다. 따라서, 비트 라인이 방전되는 측정된 시간 지연에 따라 다수의 값이 측정 및 검출될 수 있다.
그래프(305)에서, x-축은 트랜지스터(303)의 소스 및 드레인 단자(각각 313 및 309)에 걸친 전압값을 나타내는 반면, y-축은 소스 및 드레인 단자(313 및 309) 사이에 흐르는 전류량(307)을 나타낸다. 그래프(305)에서, 상이한 VGS 곡선(예를 들어, 317, 316, 318 및 325)은 게이트 단자(301)에 인가된 상이한 전압량(VGS) 및 각각의 VGS에 대해 대응하는 전류(iDS) 및 전압(VDS) 특성을 나타낸다.
상이한 VGS 곡선으로 나타낸 바와 같이, 게이트 단자(301)에 인가된 상이한 전압량은 트랜지스터(303)를 통해 흐르는 전류량, 및 소스 및 드레인 단자(313 및 309)에 걸쳐 측정된 전압량을 결정할 수 있다. 예를 들어, VGS 곡선(317)은 특정 VGS 레벨(315)에 대해 그리고 소스 및 드레인 단자에 걸친 전압(VDS)이 증가함에 따라 트랜지스터(303)를 통해 흐를 수 있는 전류량을 도시한다.
각각의 VGS 전압 레벨은 오버드라이브 전압(예를 들어, VOV1)으로 정의된 양만큼 임계 전압(Vth)보다 더 높게 설정되고, 여기서 VOV6은 VOV0보다 더 큰 양을 나타낸다. 따라서, 임계 전압 + VOV6와 동일한 VGS 레벨은 임계 전압 + VOV0와 같은 VGS 레벨보다 더 크다. 주어진 VGS 레벨에 대하여, VDS가 (동작의 선형 영역(321)에서) 초기에 증가함에 따라 트랜지스터(303)를 통해 흐르는 전류량이 증가한다.
각각의 VGS 곡선에 대해, VDS의 어떤 값에 도달한 후, VDS의 추가 증가는 트랜지스터(303)를 통해 흐르는 전류(iDS)에 실질적으로 영향을 미치지 않으며 트랜지스터는 동작의 포화 영역(319)에서 동작하는 것으로 고려된다. VDS의 변화는 동작의 선형 영역(321)에서 트랜지스터(303)를 통해 흐르는 전류에 더 큰 영향을 미친다. 각각의 VGS 곡선에 대해, 동작의 선형 영역(321)으로부터 동작의 포화 영역(319)으로 동작 모드 간의 전이는 파선(327)으로 표시된다.
그래프(305)에 도시된 바와 같이, iDS는 게이트-소스 전압(VGS)이 임계 전압(Vth)을 초과하는 양인 오버드라이브 전압(VOV)의 함수이다. 특히, 열(323)에 도시된 바와 같이 곡선(317)을 예로 들면,
iDS=K'(VOV0)2 (1)
여기서 K'는 트랜지스터의 기술 및 장치 파라미터 상수를 더 나타내는 파라미터이며, 보다 구체적으로,
K'=μnCox(W/L) (2)
여기서 μn은 표면 이동도를 나타내고, Cox는 단위 면적당 게이트 산화물 커패시턴스를 나타내고, W는 트랜지스터의 폭이고, L은 트랜지스터의 길이를 나타낸다.
게이트 단자(311)에 인가된 VGS 값에 기초하여, 트랜지스터(303)는 그래프(305)에 도시된 다양한 VGS 곡선(즉, 곡선(316, 317, 318, 및 325))에 따라 다르게 거동할 수 있다. 따라서, 트랜지스터(303)는 (동작의 선형 영역(321)에서) iDS의 변화량 및 변화율이 각 곡선마다 상이한 가변 저항기로서 동작할 수 있다. 특히, 주어진 판독 동작 동안, 판독 비트 라인이 트랜지스터(303)의 소스 또는 드레인에 연결되는 경우, 게이트 전압(VGS)의 값은 트랜지스터(303)를 통해 흐르는 iDS의 양을 나타내는 iDS 대 VDS 곡선을 규정한다. 게이트 전압(VGS)의 값은 판독 라인이 방전할 수 있는 율을 결정할 수 있다. 다양한 실시형태에서, 판독 비트 라인을 방전하는데 걸리는 시간의 측정치는 메모리 셀에 저장된 특정 전압 또는 값을 결정하는데 사용될 수 있다.
이제 도 4를 참조하면, 다양한 실시형태에 따라 메모리 셀이 논의된다. 전압 변화가 발생하는 율은 메모리 셀에 저장된 값을 식별하기 위해 사용될 수 있다. 3개의 트랜지스터(3T) DRAM 셀(205)을 예로 들면, 메모리 셀에 다수의 값을 저장하는 방법이 설명된다.
이 예에서, 그래프(403)에서 이진 명명법으로 표현된, V데이터에 대한 8개의 논리값(0 내지 7)은 3T DRAM 셀(205)에 프로그래밍될 수 있다. 그래프(403)에서, 전압값은 x-축을 따라 표현된다. 각 논리값은 상이한 전압값으로 저장된다.
예를 들어, 논리값 "0"은 0볼트 부근의 전압값으로 저장될 수 있고, 논리값 "1"은 대략 전압값 "V1"로 저장될 수 있다. 논리값 "2"는 대략 전압값 "V2"로 저장될 수 있고, 여기서 "V2"의 값은 "V1"보다 더 높고, 나머지 논리값은 적절히 프로그래밍될 수 있는데, 여기서는 연속적인 논리값이 점점 더 큰 전압값으로 프로그래밍된다.
3T DRAM 셀(205)의 동작 동안, 각각의 논리값을 나타내는 전압값은 정확히 0 또는 "V1", "V2" 등이 아닐 수 있다. 대신에, 전압값은 예를 들어 0, "V1", "V2"의 목표 전압값의 위 또는 아래의 일정 전압값 내에 있을 수 있다. 따라서, 특정 논리값으로서 등록될 수 있는 전압값은 그래프(403)에서 개별 벨 곡선(bell curve)으로서 표현된다. 각각의 벨 곡선은 각각의 논리값에 대응할 수 있는 전압값의 전위 분포를 캡처(capture)한다.
상이한 논리값을 나타내기 위해 전압값을 할당하는 방식은 이 예로 제한되지 않고 다른 할당 방식이 사용될 수 있다. 즉, 전압값과 그 대응하는 논리값 사이의 할당 방식은 일 실시형태를 예시하기 위해 논의된 것일 뿐, 사용될 수 있는 할당 방식의 유형을 제한하려고 의도된 것이 아니다. 예를 들어, 논리값 "0"은 전압값 "0"으로 저장될 수 있는 반면, 논리값 "7"은 전압값 "V7"로 저장된다. 그래프(403)는 상이한 전압값이 상이한 논리값을 나타내는데 사용될 수 있는 하나의 예시적인 방식을 캡처한다. 추가적으로, 본 문서에서 논의된 임의의 할당 방식은 예로서 고려되고, 본 발명을 제한하는 예를 구성하는 것은 아니다.
3T DRAM 셀(205)의 판독 동작 동안, 시간(t-1)에서, 클록은, 라인 그래프(405)로 나타낸 바와 같이, 높은 상태로 갈 수 있다. 다음에 시간(t-0.5)에서, 판독 워드 라인(RWL)이 높은 상태로 간다. 이어서, 트랜지스터(239)를 통해 흐르는 iDS의 양 및 iDS의 변화율은 V데이터(401)의 전압값에 의존한다. 마지막으로, 비트 라인의 전압 레벨이 임계 전압 레벨(VREF)(409) 아래로 떨어지는 것에 응답하여 복수의 스트로브 클록 중 스트로브 클록이 높은 상태로 갈 수 있다.
비트 라인이 방전되는 방식 및 율은 V데이터(401)의 전압값에 의존하고, 여기서 V데이터(401)는 저장 노드에 저장된다. VGS의 다른 값에 대해 그래프(305)에 도시된 다른 VGS 곡선을 상기하자. VGS(곡선 325)의 더 높은 전압값은 곡선(317)과 같은 VGS의 더 낮은 전압값보다 비트 라인의 더 빠른 방전율에 대응할 것이다. 즉, "V7"의 전압값이 V데이터로 저장되면(이 예에서 "V7"은 그래프(305)에서 곡선(325)으로 도시된 곡선을 따를 수 있음), 시간(t0)(407)에서 방전이 발생할 수 있다. "V7"이 곡선(325)(그래프(305))을 따를 수 있으므로, 방전은 그래프(305)의 다른 VGS 곡선보다 더 빨리 발생할 수 있다.
비트 라인 방전을 검출할 때, 비트 라인은 VREF(409)의 전압 레벨과 같은 미리 결정된 임계량에 도달한 후에 충분히 방전된 것으로 고려된다. 비트 라인의 전압 레벨을 평가하고 비트 라인이 충분히 방전되었는지 여부를 결정하기 위해 다양한 회로가 사용될 수 있다. 예를 들어, 전압 비교기는 비트 라인을 기준 전압, 예를 들어, 밴드갭 기준 회로에 의해 제공된 기준 전압 또는 다른 기준 전압과 비교하기 위해 이용될 수 있다. 다른 예에서, 통상적인 트립 포인트(trip point)보다 더 높은 트립 포인트를 갖는 "편향된" 인버터("skewed" inverter)가 이용될 수 있다. 이러한 편향된 인버터는 NMOS 트랜지스터보다 더 강하도록 PMOS 트랜지스터의 크기를 정함으로써 구현될 수 있다.
일부 실시형태에서, 스트로브 클록은 미리 정해진 시간 윈도우 동안 발사하도록 프로그래밍될 수 있으며, 여기서 지시자는 미리 정해진 시간 윈도우 동안 캡처된다. 지시자는 비트 라인의 전압 레벨을 평가하는데 사용되는 다양한 회로에 의해 생성될 수 있다. 일부 실시형태에서, 다양한 회로는 비교기, 비트 라인의 전압 레벨을 캡처할 수 있는 회로 등을 포함할 수 있다. 따라서, 지시자는 다양한 형태를 포함할 수 있다. 예를 들어, 지시자는 비교기에 의해 출력된 값일 수 있고, 또는 값은 비트 라인의 전압값을 반영할 수 있다. 전반적으로, 지시자는 비트 라인의 전압 레벨이 미리 결정된 임계값 아래로 떨어졌는지 여부를 결정하는데 사용될 수 있는 데이터를 포함한다.
일례에서, STRCLK0으로 표시된 스트로브 클록은 미리 정해진 시간 윈도우에서 또는 시간(t0) 부근의 시간 간격으로 지시자를 캡처한다. 그래프(405)에 도시된 예에서, 복수의 스트로브 클록은 상이한 미리 정해진 시간 윈도우에서 또는 그 부근에서 발사되도록 설정될 수 있다. 예를 들어, 그래프(405)에서, 최대 7개의 스트로브 클록이 상이한 미리 정해진 시간 윈도우 또는 시간 간격으로 발사하도록 설정될 수 있다. 판독 동작 동안 비트 라인이 미리 결정된 임계 전압값 아래로 떨어졌다는 데이터를 갖는 지시자를 캡처하는 스트로브 클록에 기초하여, V데이터(401)의 전압값이 결정되고 나서, 논리값과 상관될 수 있다.
7개의 스트로브 클록을 갖는 이 예에서, 비트 라인이 미리 결정된 임계값 아래로 떨어졌다는 데이터를 갖는 지시자를 캡처하는 7개의 스트로브 클록 중 가장 빠른 스트로브 클록이 논리값을 결정하는데 사용될 수 있다. 일부 실시형태에서, 복수의 스트로브 클록의 서브세트는 발사되도록 설정될 수 있다. 따라서 주어진 판독 동작 동안 7개의 스트로브 클록이 모두 발사될 수 있는 것은 아니다.
다른 예에서, "V7"의 전압값이 V데이터(401)에 저장되면, STRCLK0은 시간(t0) 이전부터 시간(t0)과 시간(t1) 사이에 걸친 시간 윈도우에서 발사하도록 (예를 들어, 높은 상태로 스위칭하도록) 설정된다. V데이터(401)는 "V7"의 전압값을 저장하므로, 비트 라인의 전압값은 VREF(409) 아래로 떨어질 것이다. 따라서 STRCLK0에 의해 캡처된 지시자는 비트 라인이 VREF(409) 아래로 떨어졌음을 반영할 것이다.
다른 예에서, V데이터가 "V7"의 전압값보다 더 낮은 전압 레벨을 갖는 "V6"의 전압값이라면, "V6" 전압 레벨은 "V7"이 V데이터로 저장된 경우보다 비트 라인을 방전하는 데 더 오랜 시간이 걸릴 수 있다. 따라서, 비트 라인은 시간(t0) 이후 시간(t1) 부근에서 방전할 수 있다.
이 예에서, STRCLK0은 시간(t0) 이전부터 시간(t0)과 시간(t1) 사이에 걸친 시간 윈도우에서 발사(예를 들어, 높은 상태로 스위칭)할 것이다. 그러나 STRCLK0에 의해 캡처된 지시자는 비트 라인이 VREF(409) 아래로 떨어지지 않았음을 반영할 것이다. STRCLK1은 시간(t1) 이전부터 시간(t1)과 시간(t2) 사이에 걸친 시간 윈도우에서 발사(예를 들어, 높은 상태로 스위칭)할 것이다. RBL(249)의 전압값은 STRCLK1이 발사하도록 설정된 시간 부근에서 VREF(409) 아래로 떨어지기 때문에, STRCLK1이 발사할 때, STRCLK1이 발사할 때 캡처된 지시자는 비트 라인이 VREF(409) 아래로 떨어졌음을 반영할 것이다.
전체적으로, 저장된 V데이터의 전압 레벨이 낮을수록, 비트 라인이 방전되는 데 더 오랜 시간이 걸릴 수 있다. 따라서, 도 4에 제공된 예에서, "V7"의 전압 레벨을 갖는 V데이터(401)는 비트 라인이 충분히 방전된 것을 경험하거나, 또는 비트 라인이 시간(t0) 부근에서 VREF(409)의 전압 레벨에 도달한 것을 경험할 것이다. "V6"의 전압 레벨을 갖는 V데이터(401)는 비트 라인이 충분히 방전된 것을 경험하거나, 또는 비트 라인이 시간(t1) 부근에서 VREF의 전압 레벨에 도달한 것을 경험할 것이다. "V5"의 전압 레벨을 갖는 V데이터(401)는 비트 라인이 충분히 방전된 것을 경험하거나, 또는 비트 라인이 시간(t2) 부근에서 VREF(409)의 전압 레벨에 도달한 것을 경험할 것이다. "V4"의 전압 레벨을 갖는 V데이터(401)는 비트 라인이 충분히 방전된 것을 경험하거나, 또는 비트 라인이 시간(t3) 부근에서 VREF(409)의 전압 레벨에 도달한 것을 경험하는 등, 이와 같이 계속된다. V데이터(401)가 0볼트인 경우 판독 비트 라인은 계속 높은 상태를 유지한다. 따라서, 설정된 시간량 동안 계속 높은 상태를 유지하는 판독 비트 라인은 V데이터(401)가 0볼트인 것을 나타낼 수 있다.
앞에서 간단히 언급한 바와 같이, 비트 라인이 충분히 방전되거나 또는 VREF(409)의 전압 레벨에 도달하는 데 걸리는 시간 범위를 검출하기 위해, 복수의 스트로브 클록은 비트 라인에 결합될 수 있다. 복수의 스트로브 클록 각각은, 상이한 시간 윈도우에서 발사하고, 주변 회로가 충분한 방전이 발생했는지 여부를 결정하기 위해 비트 라인 또는 이 비트 라인에 연결된 비교기를 스트로브하도록 설정된다. 비트 라인 전압이 미리 결정된 전압 레벨(VREF(409)) 아래로 떨어진 것을 검출하면, 대응하는 스트로브 클록은 지시자가 캡처된 시간 윈도우를 규정할 수 있다. 비트 라인이 미리 결정된 임계량 아래로 떨어진 것을 반영하는 지시자를 캡처하는 특정 스트로브 클록에 기초하여, 주변 회로는 비트 라인이 VREF(409)의 전압량으로 방전하는데 걸린 시간 범위를 결정할 수 있다.
충분한 방전이 발생했는지 여부는 이 기술 분야에 알려진 임의의 방법에 의해 결정될 수 있다. 예를 들어, 판독 비트 라인(249)에 연결된 비교기의 상태를 검사함으로써 충분한 방전이 발생된 것을 결정할 수 있다. 판독 비트 라인(249)의 전압 레벨은 판독 비트 라인(249)이 충분한 양을 방전했는지 여부를 평가하기 위해 VREF(409) 전압과 같은 미리 결정된 임계량과 비교될 수 있다.
비트 라인이 충분히 방전되는 데 걸리는 시간 길이에 기초하여, 주변 회로는 메모리 셀에 저장된 V데이터의 전압값을 결정할 수 있고, 이 전압값은 이후 논리값과 상관된다. V데이터가 0볼트인 상황에서, 주변 회로는 비트 라인이 미리 결정된 임계 시간량을 초과하는 시간량 동안 높은 상태를 유지하는 것을 검출한 후에 V데이터가 0볼트라고 결정할 수 있다. 방전을 위한 시간 윈도우를 전압값과 상관시키고 이후 논리값과 상관시키는 개념은 2T 또는 1T DRAM 셀과 같은 다른 유형의 메모리 셀에 적용될 수 있다.
이제 도 5를 참조하면, 다수의 값을 저장할 수 있는 2개의 트랜지스터(2T) DRAM 셀이 설명된다. 전술한 바와 같이, 2T DRAM 셀(203)은 트랜지스터(221 및 223)를 포함하고, 여기서 트랜지스터(221)의 드레인 단자는 트랜지스터(223)의 게이트 단자에 연결된다. 트랜지스터(221)의 게이트 단자는 기입 워드 라인(WWL)(225)에 연결되는 반면, 트랜지스터(221)의 소스 단자는 기입 비트 라인(WBL)(227)에 연결된다. 트랜지스터(223)의 드레인 단자는 판독 비트 라인(229)에 연결되는 반면, 트랜지스터(223)의 소스 단자는 판독 워드 라인(231)에 연결된다. 소스 및 드레인 단자의 명명은 이 예의 설명을 쉽게 하기 위해 계속 사용되며; 이들 단자는 상호 교환 가능하다. V데이터(501)는 트랜지스터(221)와 트랜지스터(223) 사이의 연결을 포함하는 저장 노드에 저장된다.
2T DRAM 셀(203)의 동작 동안, RBL(229) 및 RWL(231)은 예를 들어 VDD와 같은 고전압값으로 사전 충전된다. 2T DRAM 셀(203)에 저장된 논리값을 검출하는 메커니즘을 이해하기 위해, 트랜지스터(223)의 소스 및 드레인 단자는 모두 동일한 레벨에 있으며, 트랜지스터(223)가, 예를 들어, 게이트 단자에 인가된 전압(V데이터 > 0)에 의해 턴온될 때에도 단자들 사이에 전하가 흐르지 않는다는 것이 주목된다. 트랜지스터(223)의 게이트 단자와 소스 단자 사이에 전압 차이를 생성하면 트랜지스터(223)의 게이트 단자와 소스 단자 사이에 충분한 전압 또는 V데이터(501) 전압값이 존재하여 트랜지스터(223)를 통해 전류가 흐르게 된다.
이 특성은 메모리 셀(203)의 저장 노드에 저장된 V데이터의 전압값을 판독하는데 이용될 수 있다. 일 실시형태에서, RBL(229)과 RWL(231) 사이의 전압 차이는 V데이터(501)의 전압값을 결정하기 위해 증분식으로 생성된다. 즉, RWL(231)의 전압값은 증분식으로 감소될 수 있고, RBL(229)이 충분히 방전되는 증분값은 각각의 논리값에 대응할 수 있는, V데이터(501)의 저장된 전압값과 상관될 수 있다.
RWL(231)에서 증분식으로 감소된 전압은 트랜지스터(223)의 게이트 단자와 소스 단자 사이의 전압을 증가시킨다. 트랜지스터(223)의 게이트 단자에 저장된 V데이터(501) 전압에 따라, RWL(231)이 트랜지스터(223)의 게이트 단자에서의 V데이터(501)에 대하여 트랜지스터(223)의 임계 전압보다 더 낮은 것으로 증분식으로 감소될 때 트랜지스터(223)는 턴온될 수 있다.
3T DRAM 셀과 유사하게, 2T DRAM 셀(203)은 V데이터(501)의 상이한 값을 저장할 수 있으며, 여기서 V데이터(501)는 0볼트, "V1", "V2", ... "V7"일 수 있다. 메모리 셀(203)에서 V데이터(501)로서 프로그래밍될 수 있는 상이한 전압 레벨은 그래프(503)에서 이진 명명법으로 표현된 논리값(0 내지 7)을 각각 나타낼 수 있다. 예를 들어, 0볼트 부근의 전압값을 갖는 V데이터(501)는 논리값 "0"에 대응할 수 있고, "V1" 부근의 전압값을 갖는 V데이터(501)는 논리값 "1"에 대응할 수 있고, "V2" 부근의 전압값을 갖는 V데이터(501)는 논리값 "2" 등에 대응할 수 있다.
3T DRAM 셀의 동작과 유사하게, 2T DRAM 셀(203)의 동작 동안, 각각의 논리값을 나타내는 전압값은 목표 전압값이며, 여기서 대응하는 논리값으로 해석될 수 있는 실제 전압값은 주어진 목표 전압값보다 더 크거나 더 작은 전압값의 확산을 포함한다. 따라서, 그래프(503)는 각각의 논리값에 대응할 수 있는 전압값의 전위 분포를 캡처하는 벨 곡선으로서 특정 논리값으로서 등록될 수 있는 전압값을 도시한다.
2T DRAM 셀(203)의 판독 동작 동안, RWL(231)의 전압은 그래프(519)에 도시된 바와 같이 증분식으로 낮아질 수 있다. 그래프(519)에서, x-축은 시간을 나타내는 반면, y-축은 전압값을 나타낸다. RWL(231)이 초기에 높은 상태로 충전될 때, RWL(231)의 전압은 레벨(521)에 있을 수 있고, 이후 RWL(231)의 전압은 레벨(523)로 낮아질 수 있다. RWL(231)의 전압은 특정 시간 증분에서 레벨(525, 527, 529, 531, 533 및 535)로 증분식으로 계속 낮아진다.
트랜지스터(223)의 게이트 단자에서의 전압에 대응하는 V데이터(501)의 주어진 전압값에 대해, 게이트 단자에 저장된 V데이터(501)와 RWL(231) 사이의 전압 차이가 임계 전압량 또는 트랜지스터(223)를 턴온하기에 충분한 전압량을 초과하면, RBL(229)은 방전하기 시작할 수 있다. 또한, RBL(229)과 RWL(231) 사이에 충분한 양의 전압 차이가 존재하면, RBL(229)이 방전하는 율 및 RBL(229)이 방전하는지 여부는 V데이터(501)의 전압값에 의존한다. 예를 들어, V데이터 전압 레벨이 높을수록 V데이터 전압 레벨이 낮을 때보다 더 높은 RWL(231) 전압(즉, 더 작은 감분 전압값(539, 541, 543) 등)에서 RBL(229)이 방전된다.
또한, RBL(229)이 방전하는 전압 레벨은 RWL(231)의 전압 레벨에 의존한다. 예를 들어, RWL(231)의 전압 레벨이 레벨(523)로 단번에 감소된 후 RBL(229)이 방전하는 경우, RBL(229)의 전압 레벨은 RWL(231)의 전압 레벨과 같을 때까지 낮아진다. 따라서, 그래프(519 및 555)에서, 전압 레벨(523 및 539)은 대략 동일하다.
그래프(519 및 555)는 2T DRAM 셀(203)의 판독 동작 동안 RWL(231) 및 RBL(229)의 예시적인 전압 레벨의 예를 각각 도시한다. 라인(521)은 판독 동작 동안 RWL(231)의 전압 레벨을 나타내는 반면, 라인(537)은 RBL(229)의 전압 레벨을 기술한다. 또한, 그래프(537)에서 파선(561)은 RBL(537)이 충분히 방전되었는지 여부를 결정하는데 사용되는 VREF와 같은 미리 결정된 전압 레벨을 나타낸다.
다양한 실시형태에서, RWL(231)의 상이한 전압 레벨(523, 525, 527, 529, 531, 533, 및 535)은 단계(step)로 지칭될 수 있다. RBL(229)이 방전되기 시작하기 전에 RWL(231)의 전압 레벨이 단계 하향된 횟수가 V데이터(501)의 값을 결정하기 위해 평가될 수 있다.
일례에서, V데이터(501)가 "V7"의 전압값(여기서 "V7"은 "V6", "V5", "V4", "V3", "V2" 및 "V1"보다 더 높은 전압값임)을 저장하는 경우, RWL(231)의 전압 레벨이 레벨(523)로 낮아진 후에 RBL(229)이 방전되기 시작할 수 있다. 따라서, 시간(t0)에 의해, RBL(229)의 전압 레벨은 전압 레벨(539)로 방전될 수 있다. RBL(229)이 방전하기 시작할 때, RBL(229)의 전압 레벨이 RWL(231)과 동일한 전압 레벨 부근에 도달할 때까지 계속 방전되므로 RBL(229)의 전압 레벨(539)은 RWL(231)의 전압 레벨(523) 부근에 있을 것임을 상기하자.
V데이터(501)가 "V6"의 전압값(여기서 "V6"은 "V7"보다 더 낮은 전압값임)을 저장하는 예에서, RBL(537)은 RWL(231)의 전압 레벨에서 제1 단계 하향 후에 방전되지 않을 수 있다. "V6"은 "V7"보다 더 낮은 전압값이므로, 트랜지스터(223)가 전도하기 시작하기 전에(즉, RBL(229)이 방전하기 시작하기 전에) 게이트 단자와 드레인 단자 사이에 더 큰 전압 차이가 필요할 수 있다. 따라서, 그래프(519 및 537)에 도시된 바와 같이, RBL(229)은 RWL(231) 상의 전압의 제2 단계 하향(레벨 525) 후에 방전을 시작할 수 있다.
V데이터(501)가 0볼트의 전압값을 저장하는 예에서, RBL(229)은 방전되지 않을 것이다. 즉, RWL(231)이 전압 레벨(535)에 있을 때, 트랜지스터의 게이트 단자와 소스 단자 사이의 전압은 트랜지스터(223)를 턴온하는데 필요한 임계 전압보다 더 작다.
일부 실시형태에서, RWL의 전압 레벨이 단계 하향된 횟수는 V데이터(501)로서 저장된 전압값으로 변환될 수 있고, 이 전압값은 이후 V데이터(501)의 전압값에 대응하는 논리값과 상관된다. 예를 들어, RWL(231)이 전압 레벨(527)(제3 단계)에 있을 때 RBL(229)이 방전하기 시작하면, 카운터와 같은 주변 회로는 RWL(231)의 전압 레벨이 3번 단계 하향되었다는 것을 반영하는 데이터를 저장할 수 있다. 레벨이 3번 낮아진 이 데이터는 "V5"의 전압값을 저장하는 V데이터와 상관될 수 있고, 이후 논리값 "101"로 변환될 수 있다.
RWL(231)의 전압 레벨이 낮아진 횟수를 평가하기 위해 카운터를 사용하는 일례가 설명되었지만, 카운터가 이 정보를 평가하는데 사용될 수 있는 유일한 방법인 것은 아니다. 다른 방법도 사용될 수 있다. 예를 들어, 각각의 전압 레벨이 특정 단계에 대응하는 전압 레벨이 측정될 수 있고, RWL(231)이 존재하는 단계를 결정하기 위해 비교기가 사용될 수 있다. 3T DRAM 셀(205)과 관련하여 논의된 예와 유사하게, 클록 및 스트로빙 기술이 V데이터(501)의 전압값을 평가하는데 사용될 수 있다.
RWL(231)의 전압 레벨이 단계 하향된 (또는 일부 상황에서 단계 상향된) 횟수는 미리 설정된 횟수일 수 있다. RWL(231)이 단계 하향된 미리 설정된 횟수 동안 RBL(229)이 방전되지 않으면, V데이터(501)가 0의 전압값을 저장하고 있다고 결론 내릴 수 있다. 보다 일반적으로 말하면, 미리 설정된 횟수는 V데이터(501)로서 저장될 수 있는 가능한 값의 수에 의해 결정될 수 있다.
일 실시형태에서, 미리 설정된 횟수는 V데이터(501)로서 저장될 수 있는 가능한 값의 수보다 1이 더 적을 수 있다. 예를 들어, 2T DRAM 셀(203)은 V데이터(501)로서 가능한 값의 수 "n"을 저장하도록 프로그래밍될 수 있다. 따라서, 미리 설정된 횟수는 "n-1"과 같을 수 있다. RWL(231)이 단계 하향된 미리 설정된 횟수 "n-1" 동안 RBL(229)이 방전하기 시작하지 않으면, RWL(231)에 추가적인 전압 단계를 도입하지 않고 V데이터(501)가 V데이터(501)에 저장된 최종 가능한 값을 저장하고 있다고 결론 내릴 수 있다.
2T DRAM 셀(203)이 복수의 2T DRAM 셀 중 하나인 다른 실시형태가 예상된다. 복수의 2T DRAM 셀은 메모리의 행을 포함할 수 있다. 판독 동작이 행의 나머지 셀이 아니라 단일 메모리 셀을 판독하는 경우, 관심 있는 메모리 셀에서 RWL의 전압값이 단계 하향될 때, 주변 셀에서 WWL의 전압값은 다른 셀의 V데이터 전압값이 비트 라인을 통해 방전되는 것을 방지하기 위해 또한 단계 하향될 수 있다. 다시 말해, 선택되지 않은 행의 선택되지 않은 메모리 셀에서, 선택된 RBL 노드는, 그 전압이 감소할 때, 선택되지 않은 2T DRAM 셀의 소스 단자로서 작용할 수 있는 반면, VDD에서 선택되지 않은 RWL은 선택되지 않은 2T DRAM 셀의 드레인 단자로서 작용할 수 있다.
이제 도 6을 참조하면, 전하 공유의 개념이 설명된다. 이 개념은 도 7에 설명된 바와 같이 하나의 트랜지스터(1T) DRAM 셀의 설명에 적용된다. 블록도(601)는 커패시터(621 및 625)에 각각 연결된 소스 및 드레인 단자, 및 게이트 단자(631)를 갖는 트랜지스터(623)를 도시한다. 게이트 단자(631)는 VG의 전압값을 갖는다. 커패시터(621)는 전하 및 각각의 전압량(V0)을 유지하는 반면, 커패시터(625)는 전하 및 각각의 전압량(V1)을 유지한다.
트랜지스터(623)는 V0 전압 및 V1 전압이 모두 VG - Vth보다 더 클 때 오프되고, 여기서 Vth는 트랜지스터(623)의 임계 전압이다(블록도 603). 트랜지스터(601)는 소스 또는 드레인 단자(전도 전극)가 게이트 단자(제어 전극)보다 임계 전압량만큼 더 낮을 때 턴온될 수 있다(블록도 605). 여기서, 전도 전극들 사이에 전류가 흐르고 있는 경우에는 전도 전극들 사이에도 전위차가 존재한다는 것을 상기하자. 게이트 전극과 두 전도 전극 사이의 전압 차이가 트랜지스터의 임계 전압을 더 이상 초과하지 않으면, 트랜지스터는 턴오프된다(즉, 더 이상 전도하지 않는다).
이제 도 7을 참조하면, 다수의 값을 저장할 수 있는 1T DRAM 셀이 설명된다. 전술한 바와 같이, 1T DRAM 셀(201)은 트랜지스터(201) 및 커패시터(211)를 포함한다. 트랜지스터(209)의 게이트 단자는 워드 라인(WL)(213)에 연결되는 반면, 트랜지스터(209)의 소스 또는 드레인 단자는 비트 라인(BL)(215)에 연결된다. BL(215)에 연결되지 않은 소스 또는 드레인 단자는 커패시터(211)에 연결되고, V데이터는 트랜지스터(209)와 커패시터(211) 사이의 연결을 포함하는 저장 노드에 저장된다.
이 예에서, V데이터에 대한 8개의 논리값(0 내지 7)은 그래프(711)에서 이진 명명법으로 표시된다. 이들 8개의 논리값은 x-축을 따라 표현된 각각의 전압값으로서 1T DRAM 셀(201)에 프로그래밍될 수 있다. 그래프(711)에 도시된 바와 같이, 각각의 논리값은 상이한 전압값으로 저장된다.
예를 들어, 논리값 "0"은 0볼트 부근의 전압값으로서 저장될 수 있고, 논리값 "1"은 대략 전압값 "V1"로서 저장될 수 있다. 논리값 "2"는 대략 전압값 "V2"로서 저장될 수 있으며, 여기서 "V2"의 값은 0볼트보다 더 높고, "V1" 및 나머지 논리값은 적절히 프로그래밍될 수 있는데, 여기서는 연속적인 논리값이 점점 더 큰 전압값으로 프로그래밍된다.
1T DRAM 셀(201)의 동작 동안, 각각의 논리값을 나타내는 전압값은 정확히 0 또는 "V1", "V2" 등이 아닐 수 있다. 대신에, 전압값은 예를 들어 0, "V1", "V2"의 목표 전압값의 위 또는 아래의 일정 전압값 내에 있을 수 있다. 따라서, 특정 논리값으로서 등록될 수 있는 전압값은 그래프(711)에서 개별 벨 곡선으로서 표현된다. 각각의 벨 곡선은 각각의 논리값에 대응할 수 있는 전압값의 전위 분포를 캡처한다. 상이한 논리값을 나타내기 위해 전압값을 할당하는 방식은 이 예로 제한되지 않고 다른 할당 방식이 사용될 수 있다.
1T DRAM 셀(201)의 판독 동작 동안, BL(215)은 높은 상태로 충전되는 반면, WL(213)은 낮은 상태로 충전된다. WL(213)의 전압값은 V데이터(745)의 전압값을 결정하기 위해 증분식으로 단계 상향된다. WL(213)이 그래프(709 및 747)에 도시된 바와 같이 트랜지스터(209)를 충분히 턴온할 때, BL(215)은 (트랜지스터(209) 및 커패시터(211)를 통해 접지로) 방전할 것이다. 그래프(709)에서, WL(213)의 판독 동작 동안 예시적인 전압값이 도시되며, 여기서 전압값은 y-값이 증가함에 따라 증가한다. 그래프(747)에서, BL(215)의 판독 동작 동안 가능한 전압값이 도시되며, 여기서 전압값은 y-값이 증가함에 따라 증가한다.
1T DRAM 셀(201)에서, 전하 공유는 BL(215)과 커패시터(211) 사이에 적용된다. 따라서, WL(213)의 전압값이 V데이터(745)의 각각의 가능한 전압값보다 미리 결정된 양만큼 더 높은 각각의 전압으로 증분식으로 단계 상향되므로, V데이터(745)의 전압값이 (임계 전압보다 더 적은) WL(213)의 전압만큼 처음 초과될 때, 동일한 전하량이 셀(201)로부터 BL(215)로 초기에 결합되기 때문에(이 시점에서 액세스 트랜지스터(209)는 턴오프됨) BL(215)은 V데이터(745) 전압에 관계없이 초기에 동일한 전압값 부근으로 방전될 것이다. 따라서, BL(215)이 방전되는 상이한 시나리오는 동일한 초기값(예를 들어, 전압(731, 733, 735 등)) 부근에서 동일한 레벨에 있는 전압값으로 표현된다. 또한, 그래프(747)에서 파선(749)은 BL(215)이 충분히 방전되었는지 여부를 결정하는데 사용되는 VREF와 같은 미리 결정된 전압 레벨을 나타낸다. 액세스 트랜지스터(209)가 먼저 턴온된 후 그리고 WL(213)이 훨씬 더 높은 전압으로 증분함에 따라, 추가 전하가 메모리 셀(201)로부터 BL(215)로 결합되고, BL(215)의 전압이 더 감소한다(예를 들어, 도 13 참조).
2T DRAM 셀(203)의 판독 동작과 유사하게, 1T DRAM 셀(201)의 판독 동작 동안, WL(213)의 전압이 증분식으로 단계가 변화된다. 그러나, 낮아지는 대신에, WL(213)의 전압값은 증분식으로 증가될 수 있다. WL(213)의 상이한 전압 레벨(713, 715, 717, 719, 721, 723, 725 및 727)은 단계로 지칭될 수 있다. BL(215)이 방전하기 시작하기 전에 WL(213)의 전압 레벨이 단계 상향된 횟수는 V데이터(745)의 값을 결정하기 위해 평가될 수 있다.
일례에서, V데이터(745)가 0볼트의 전압값을 저장하는 경우, BL(215)은 WL(713)의 전압 레벨이 레벨(715)로 증가한 후에 방전하기 시작할 수 있다. 트랜지스터(209)의 소스 단자와 드레인 단자 사이의 전위차는 V데이터(745)가 0볼트를 저장할 때 가장 클 수 있고, 이에 따라, 트랜지스터(209)의 소스 단자가 0볼트에 있고 WL(213)에 연결된 게이트 단자가 트랜지스터(209)를 턴온하는데 요구되는 임계 전압보다 더 높은 전위에 있기 때문에 WL(213)의 전압 레벨의 증가가 작은 경우에도 트랜지스터(209)를 턴온하기에 충분할 수 있다. 따라서, V데이터(745)가 0볼트를 저장할 때, 시간(t0)에 의해 BL(215)의 전압 레벨은 전압 레벨(731)로 방전될 수 있다.
단계(715)에서 WL(213)의 전압 레벨은 적어도 임계 전압량만큼 V데이터(745)의 전압값보다 더 클 수 있다. 이러한 차이를 설명하기 위해, WL(213)의 전압 레벨에 대하여 V데이터(745)의 다양한 가능한 전압값이 그래프(709)에 도시되어 있다.
V데이터(745)가 "V1"의 전압값을 저장하는 일례에서, WL(213)의 전압 레벨이 제2 레벨(717)로 증분식으로 단계가 변화된 후에 BL(215)은 방전하기 시작할 수 있다. V데이터(745)로서 저장될 수 있는 각각의 연속적인 전압값은 WL(213)의 전압 레벨에서 연속적인 단계에서 검출될 수 있다. V데이터(745)가 "V7"의 전압값을 저장하는 일례에서, WL(213)의 전압 레벨이 증분식으로 변화하는 동안 BL(215)이 방전하지 않을 수 있다. 이 예에서, WL(213)의 전압 레벨이 7번 증분식으로 증가한 후에 BL(215)이 방전하기 시작하지 않으면, 주변 회로는 V데이터(745)가 전압 레벨 "V7"을 저장하고 있다고 결론 내릴 수 있다.
WL(213)의 전압 레벨이 단계 상향된 횟수는 V데이터(745)로서 저장된 전압값으로 변환될 수 있고, 이 전압값은 이후 V데이터(745)의 전압값에 대응하는 논리값과 상관된다. 예를 들어, WL(213)이 전압 레벨(721)(제4 단계)에 있을 때 BL(215)이 방전하기 시작하면, 카운터와 같은 주변 회로는 WL(213)의 전압 레벨이 4번 단계 상향되었음을 반영하는 데이터를 저장할 수 있다. 레벨이 4번 단계 상향된 데이터는 "V3"의 전압값을 저장하는 V데이터와 상관될 수 있고, 이후 논리값 "011"로 변환될 수 있다.
WL(213)의 전압 레벨이 단계 상향된 횟수를 평가하기 위해 카운터를 사용하는 일례가 설명되었지만, 카운터가 이 정보를 평가하는데 사용될 수 있는 유일한 방법인 것은 아니다. 다른 방법이 사용될 수 있다. 예를 들어, 각각의 전압 레벨이 특정 단계에 대응하는 경우 전압 레벨이 측정될 수 있고, WL(213)이 존재하는 단계를 결정하기 위해 비교기가 사용될 수 있다. 3T DRAM 셀(205)과 관련하여 논의된 예와 유사하게, 클록 및 스트로빙 기술이 V데이터(745)의 전압값을 평가하는데 사용될 수 있다.
2T DRAM 셀(203)의 판독 동작과 유사하게, WL(213)의 전압 레벨이 단계 상향 또는 단계 하향된 횟수는 미리 설정된 횟수일 수 있다. WL(213)이 단계 상향 또는 단계 하향된 미리 설정된 횟수 동안 BL(215)이 방전되지 않으면, V데이터(745)가 가능한 마지막 값을 저장하고 있다고 결론 내릴 수 있다.
예를 들어, 1T DRAM 메모리 셀(201)은 V데이터(745)로서 가능한 값의 수 "n"을 저장하도록 프로그래밍될 수 있다. BL(215)이 방전하기 시작하는 것을 검출하지 않고, 미리 설정된 횟수(n-1)를 통해 단계가 변한 후, WL(213)에 임의의 추가적인 전압 단계를 도입하지 않고 V데이터(745)에 저장된 데이터가 가능한 마지막 값이라고 결론 내릴 수 있다. 하나 이상의 전압 레벨로 단계 상향하는 것을 피하면 전력을 절감하는 것을 도울 수 있다.
이제 도 8을 참조하면, 블록도는 본 명세서에 논의된 실시형태를 이용할 수 있는 예시적인 회로 구성을 도시한다. 다이어그램(801)은 직렬로 연결된 2개의 트랜지스터(811 및 813)를 포함하고, 여기서 트랜지스터(811)의 소스 또는 드레인 단자는 판독 비트 라인(RBL)(815)에 결합된다. 트랜지스터(811)의 게이트 단자는 판독 워드 라인(RWL)(817)에 결합된다. V데이터(807)는 트랜지스터(813)의 게이트 단자를 포함하는 저장 노드에 저장된다.
다이어그램(801)에 도시된 것과 같은 회로 구성은 3T DRAM 메모리 셀(도 2, 트랜지스터(241 및 239))과 같은 다양한 회로에서 발견될 수 있다. V데이터(807)의 전압값을 결정하기 위해, 다양한 실시형태에 따라, RWL(817)은 높은 값으로 사전 충전될 수 있다.
V데이터(807)는 2개를 초과하는 가능한 논리값을 나타낼 수 있으며, 여기서 논리값은 다른 전압값으로 저장된다. 그래프(803)는 V데이터(807)로서 저장될 수 있는 상이한 전압값과, 각각의 전압값에 대응하는 논리값 사이의 하나의 예시적인 상관관계를 도시한다.
전압값은 전압 단계를 스트로빙하거나 구현하는 것을 포함하는 전술한 임의의 방법을 사용하여 결정될 수 있다. V데이터의 전압값을 결정하는 다른 방법은 미리 결정된 시간 간격에서 RBL(815)의 전압 레벨을 검사하고, 미리 결정된 시간 간격 동안 RBL(815)의 전압 레벨을 V데이터로 표현된 논리값과 상관시킬 수 있다.
그래프(805)는 이 실시형태에 따라 수행되는 방법 동안 클록(CLK), RWL(817) 및 RBL(815)의 전압 레벨을 도시한다. 시간(t-1)에서, 클록이 높은 상태로 갈 수 있고, 이후 시간(t-0.5)에서, RWL(817)이 높은 상태로 간다. 앞에서 설명한 반도체 소자 물리학으로 인해(도 3), RBL(815)은 V데이터(807)의 전압값에 기초하여 다른 율로 방전하기 시작한다.
따라서, 미리 결정된 시간 간격에서, 예를 들어, 시간(t0)에서, RBL(815)의 전압 레벨은 V데이터(807)의 전압값에 기초하여 상이한 레벨에 있을 것이다. RBL(815)의 가능한 방전 곡선이 그래프(805)에 도시되어 있다. 미리 결정된 시간 간격은 가능한 전압 곡선들 사이에 더 큰 차이가 존재하는 위치에서 설정될 수 있다. 따라서, 측정된 전압값이 보다 명확히 식별되고 보다 정확히 식별될 수 있다.
시간 간격(t0) 동안 RBL(815)의 측정된 전압값은 이후 디지털값으로 변환되는 아날로그값으로서 측정될 수 있다. 이후 디지털값은 대응하는 논리값과 상관될 수 있다.
이제 도 9를 참조하면, 블록도는 본 명세서에서 논의된 실시형태를 이용할 수 있는 회로 구성의 다른 예를 도시한다. 다이어그램(901)은 직렬로 연결된 3개의 트랜지스터(911, 913 및 915)를 포함한다. 트랜지스터(911)의 소스 또는 드레인 단자는 판독 비트 라인(RBL)(919)에 연결될 수 있다. 트랜지스터(913 및 915)의 각각의 게이트 단자는 저장 노드에서 전압값(예를 들어, Vg1 및 Vg0)을 저장할 수 있다.
그래프(905)는 Vg1 및 Vg0으로 저장된 전압값을 판독하는 또 다른 방법을 설명한다. 결정된 전압값이 전압값(Vg1 및 Vg0)의 합에 대응한다는 것이 주목된다. 저장된 전압값(예를 들어, Vg1 및 Vg0)에 기초하여, 트랜지스터(913 및 915)는 더 많이 또는 더 적게 전도될 것이다.
논의된 임의의 방법은 저장된 전압값의 합을 결정하는데 (예를 들어, 주어진 시간에 전압 레벨을 스트로빙하고 측정하는데) 사용될 수 있다. 도 9에서, 측정된 지연 시간을 전압값과 상관시키는 방전 시간 방법이 도시되어 있다. 시간 지연은 클록이 높은 상태로 가는 것에 대응하거나 또는 RBL(919)이 미리 결정된 임계 레벨(931)에 도달할 때에 대응할 수 있는, 시간(t0)과의 시간 간격으로서 정의될 수 있다. 그래프(905)에서, 지연 시간은 D0, D1, D2, D3, D4, D5 및 D6으로 표시된다. 시간 지연은 Vg1 및 Vg2의 전압값에 따라 변한다.
다이어그램(903)은 다이어그램(901)과 등가인 회로도이다. 본질적으로, 직렬로 연결된 트랜지스터(913 및 915)는 직렬로 연결된 가변 저항기(923 및 925)와 유사한 방식으로 작용하는 것으로 볼 수 있다. 여기서 RBL(929)의 총 방전 시간은 회로 저항과 회로 커패시턴스의 곱과 같다.
RC 시상수 =(R0 + R1) × CBL (3)
여기서 R0 및 R1은 가변 저항을 나타내고 CBL은 RBL(929)의 커패시턴스를 나타낸다. R0 및 R1의 다른 값에 대해 RC 시상수값이 변하고 이는 방전 시간 지연을 변화시킨다. 위의 수식 3에서, 트랜지스터(921)의 저항값은 저항(R0 및 R1)보다 훨씬 더 작은 것으로 고려되어 트랜지스터(921)의 저항은 무시될 수 있다. 따라서, 트랜지스터(921)의 저항값은 RC 시상수를 계산하는데 포함되지 않는다. 트랜지스터(921)의 저항값이 무시될 수 없을 정도로 큰 실시형태에서, 저항값은 RC 시상수를 계산하는데 오프셋으로 포함될 수도 있다.
다이어그램(901)에서 RBL(919)의 출력은 이후 방전 시간 변환기(이하에서 그 예가 설명됨)에 결합된 인버터에 결합될 수 있다. 따라서, 지연 시간이 측정될 수 있고, 트랜지스터(913 및 915)의 게이트 단자에 저장된 전압의 합이 결정될 수 있다.
그래프(907)에서 앞서 논의된 저장된 전압값을 결정하는 방법이 도시되어 있다. 그래프(907)에서, RBL(929)의 전압값은 시간(tx)에서 측정된다. RBL(929)의 방전율이 상이하면, 가변 저항기의 값에 기초하여, 시간(tx)에서 측정된 전압값에 기초하여 저항값이 결정될 수 있다.
다이어그램(901 및 903)에서, 최종 합은 복수의 트랜지스터에 저장된 값을 매우 다양하게 조합하는 것으로부터 초래될 수 있다. 예를 들어, 저항값(R0 및 R1)의 여러 조합은 동일한 합을 초래할 수 있다. RC 지연은 직렬인 모든 가변 저항기의 선형 조합이다. 또한, 주어진 고정 커패시턴스에 대해 총 시간 지연은 직렬인 저항의 선형 조합이다. 또한, 각각의 저항값이 로그값(logarithmic value)을 나타내는 경우, 시간 지연은 로그값의 합과 상관된다. 이것은 곱 항이 획득될 수 있는 일례이고, 이는 도 10과 관련하여 더 논의된다.
다이어그램(901 및 903)에 도시된 회로는 행렬 산술의 행렬 연산을 수행하는 회로를 구축하는 블록을 포함할 수 있다. 예를 들어, 직렬로 연결된 트랜지스터의 게이트에 저장된 전압의 합을 결정하는 설명된 방법은 수치값을 더하는데 사용될 수 있으며, 여기서 Vg1 및 Vg0의 값은 수치값을 나타낸다. 추가적인 동작이 수행될 수 있는데, 예를 들어, Vg0 및 Vg1은 로그값(log(a) 및 log(b))을 나타낼 수 있다. 즉,
Vg0 = log(x) 및 Vg1 = log(y) (4A)
따라서, Vg0 및 Vg1의 측정된 합은 x 및 y의 곱의 로그를 나타낼 수 있다. 따라서, 이들 회로는 수많은 동작에 유용할 수 있다. 예를 들어, 이들 회로는 데카르트 가산(Cartesian addition), 벡터 가산(vector addition)을 수행하고 데카르트 곱(Cartesian product)을 풀기 위해 사용될 수 있다. 추가적으로, 블록도(901 및 903)에 도시된 회로는 상호 선형 회로(translinear circuit) 동작과 유사하게 수행되도록 바이어싱될 수 있다. 트랜지스터는 약한 반전 영역에서 바이어싱되는데, 즉 트랜지스터가 지수 전류 전압 특성을 나타내는 영역에서 바이어싱된다. 따라서 약한 반전 영역에서 바이어싱된 트랜지스터는 로그-로그 연산을 수행할 수 있다.
이제 도 10을 참조하면, 본 명세서에서 논의된 다양한 실시형태가 디지털 도메인 신호 처리에 사용될 수 있는 구성으로 도시되어 있다. 특히, 블록도(1001)에서, 복수의 트랜지스터(1011, ..., 1013, 및 1015)가 직렬로 연결된다. 3개의 트랜지스터가 직렬로 연결된 것으로 도시되어 있지만, 다이어그램(1001)은 도시된 3개보다 더 많은 개수만큼 직렬로 연결된 트랜지스터를 가질 수 있다. 일부 실시형태에서, 블록도(1001)는 직렬로 연결된 복수의 트랜지스터를 포함하는 네거티브-AND-형(NAND형) 비-휘발성 메모리를 포함할 수 있다.
트랜지스터(1011)의 게이트 단자는 인에이블 신호를 수신하는 인에이블 라인(1017)(이전 설명에서 WL)에 결합된다. 트랜지스터(1013 및 1015)의 게이트 단자는 전압 형태의 신호(1007(Vg1) 및 1009(Vg0))를 전송하는 전선에 각각 결합된다. 다양한 실시형태에서, 신호(1007 및 1009)는 저장 노드로부터 유래하거나 또는 제어되는 신호로부터 유래할 수 있다. 이 기술 분야에 알려진 다양한 수단을 통해, 신호(1007 및 1009)의 전압값이 제어될 수 있다.
본 명세서에 기술된 판독 동작 방법을 사용하여, 복수의 트랜지스터(1007 및 1009)의 각각의 게이트에 저장된 전압값의 합은 RBL(1019)을 통해 판독될 수 있다. 예를 들어, RBL(1019)이 방전하는 시간 지연(방전 시간)을 측정하거나, 인에이블 라인(1017)의 전압을 증분식으로 단계 상향하거나, 또는 특정 미리 결정된 시간에 RBL(1019)의 전압 레벨을 결정하는 것은 본 명세서에 개시된 실시형태에 따른 일부 판독 동작 방법이다. 복수의 트랜지스터의 각 게이트 단자에 저장된 전압값의 합은 (게이트 단자에 저장된 전압값의) 곱셈 또는 덧셈을 수행하는 데 사용될 수 있다.
다양한 실시형태에서, 복수의 트랜지스터(예를 들어, 트랜지스터(1013 또는 1015)) 중 트랜지스터의 각각의 게이트 단자에서 수신된 신호는, 이 트랜지스터의 임계 전압보다 적어도 더 크도록 설정될 수 있다. 따라서, 판독 동작 동안 일정 시점에서 모든 트랜지스터가 "턴온"될 것이기 때문에, 판독 동작 동안 복수의 트랜지스터 내 모든 트랜지스터로부터의 값이 판독될 수 있다. 다른 경우에, 트랜지스터의 각 게이트 단자에서 수신된 신호는 임계 전압보다 더 낮을 수 있다.
도 10의 논의를 계속하면, 블록도(1003)는 메모리와 같은 회로의 일부를 도시하며, 여기서 회로는 행과 열로 배열된 복수의 트랜지스터를 포함한다. 본 명세서에 기술된 판독 동작 방법을 사용하여, 데카르트 곱셈 연산은 메모리의 행과 열을 사용하여 수행될 수 있다.
다이어그램(1003)에서, 복수의 트랜지스터(1021, 1023 및 1025)가 직렬로 연결된다. 인에이블 라인(1027)은 트랜지스터(1021)의 게이트 단자에 결합된다. 추가적으로, 열 워드 라인(CWL)(1035)은 트랜지스터(1023)의 게이트 단자에 결합된다. 트랜지스터(1023)는 열로 지칭되는 병렬인 다른 트랜지스터에 결합될 수 있다. CWL(1035)은 (예를 들어, 트랜지스터(1023), 및 서로 병렬로 연결되고 트랜지스터(1023)에 병렬로 연결된 다른 트랜지스터들을 포함하는) 특정 열이 판독될 수 있도록 구성될 수 있다. 따라서, 데카르트 곱셈 연산을 수행하기 위해 행과 열이 선택될 수 있다.
본 명세서에 기술된 판독 동작 방법을 사용하여, 전압값의 합이 판독될 수 있으며, 여기서 각각의 전압값은 직렬로 연결된 트랜지스터의 행의 각 게이트 단자에 존재한다. 추가적으로, 전압값의 합이 판독될 수 있으며, 여기서 각각의 전압값은 병렬로 연결된 트랜지스터의 열의 각 게이트 단자에 존재한다. 전압값은 수치값을 나타낼 수 있고, 또는 전압값은 로그값을 나타낼 수 있다.
일반적으로, 자연 로그를 포함하는 로그는 곱셈을 덧셈으로 매핑한다. 로그 함수는 함수로 표현된, 곱셈 하의 양의 실수부터, 덧셈 하의 실수의 그룹으로 그룹 동형(group isomorphism)이다. 즉:
log(a) + log(b) = log(ab) (4B)
따라서, 전압값이 로그값을 나타내는 경우, 이들 로그값의 합은 수치값의 곱으로 간접 매핑될 수 있다. 즉, 로그값을 나타내는 전압값이 합산되면, RBL이 미리 결정된 값에 도달하거나 또는 미리 결정된 시간에 RBL의 전압값에 도달하는 시간 지연 방법을 사용하여, 논리값 대신에 수치값의 곱이 추론될 수 있다. 따라서, 안티로그 단계(antilogarithmic step)에 필요한 추가 회로가 우회될 수 있다. n개의 수치값의 주어진 세트에 대해, 덧셈 연산으로 인한 고유한 합 또는 곱셈 연산으로 인한 고유한 곱은 유한한 수만큼 있다.
블록도(1003)로부터 출력된 합은 이후 블록도(1001)와 같은 회로에 의해 합산될 수 있고, 여기서 블록도(1003)로부터 판독된 각 합은 직렬로 연결된 트랜지스터의 각 게이트 단자에 전압 신호(예를 들어, 신호(1007 및 1009))로서 송신된다. 따라서, 본 명세서에 설명되고 다이어그램(1001)에 설명된 판독 기술을 사용하여 최종 합을 결정할 수 있다. 이렇게 다이어그램(1001)과 함께 다이어그램(1003)을 사용하면 행렬 계산, 선형 대수 연산 등을 수행할 수 있다.
다양한 실시형태에서, 다이어그램(1001 및 1003)은 신호 혼합 목적을 위해 사용될 수 있다. 예를 들어, 다이어그램(1001 및 1003)은 가산 혼합 목적을 위해 사용될 수 있다. 신호 혼합은 다양한 통신 목적을 위해 사용될 수 있다. 추가적으로, 블록도(1003)는 두 신호의 위상차를 검출하는데 사용될 수 있다.
이제 도 11을 참조하면, NOR형 비-휘발성 플래시 메모리를 포함하는 일 실시형태가 블록도(1101)에 도시되어 있다. 블록도(1101)에서, 플로팅 게이트(1111), 라인(1117)에 연결된 게이트 단자, 및 BL(1113)에 연결된 소스 또는 드레인 단자를 포함하는 단일 플래시 메모리 셀이 도시되어 있다.
본 명세서에 설명된 판독 동작 개념을 사용하면, 단일 판독 동작이 플로팅 게이트(1111)에 프로그래밍된 전압의 값을 결정할 수 있다. 그래프(1103)에서 캡처된 일례에서, 4개의 전압값 "V0", "V1", "V2" 및 "V3"이 플래시 메모리 셀에 저장될 수 있다(블록도 1101). 전압값 "V0", "V1", "V2" 및 "V3"은 그래프(1103)에서 이진 형식으로 표현된 상이한 논리값에 대응할 수 있다.
플래시 메모리 셀에 저장된 전압값을 결정하기 위해, 단일 "V판독" 전압값은 전압값 "V2"와 전압값 "V3" 사이의 값으로 설정될 수 있다. 전술한 개념을 사용하면, BL(1113)이 방전하는 지연 시간을 사용할 수 있고, 또는 미리 결정된 시간에 BL(1113)의 전압값을 측정한 것을 사용하여 4개의 전압값 중 플래시 메모리 셀에 저장된 전압값을 결정할 수 있다.
종래 기술의 플래시 메모리 판독 동작과의 차이
이 방법은 몇 가지 상이한 방식에서 종래 기술의 플래시 메모리의 판독 동작과는 다르다. 종래 기술에서 수행된 판독 동작에서는, 플래시 메모리 셀에 저장된 전압값을 판독하기 위해 3개의 상이한 "V판독" 레벨이 구현될 수 있다. 추가적으로, 특정 "V판독" 레벨에서 판독 동작을 위해, 수집된 데이터는 BL(1113)이 방전되었는지 여부에 대응한다.
본 명세서에 기술된 실시형태는 BL(1113)이 3개의 특정 "V판독" 값을 사용하여 3개의 별개의 판독 시도 동안 방전되었는지 여부를 단순히 찾는 것이 아니다. 대신, 단일 "V판독" 값을 사용하여 플래시 메모리 셀에 저장된 값을 결정할 수 있다. 추가적으로, 비트 라인이 방전되었는지 여부를 단순히 평가하는 대신 비트 라인이 방전하는 지연 시간이 평가될 수 있다. 다른 실시형태에서, 비트 라인이 방전되었는지 여부를 단순히 평가하는 대신 비트 라인의 전압값이 평가된다.
또한, 본 명세서에서 논의된 실시형태는 종래 기술의 플래시 메모리의 경우와 같이 개별값이 아닌 유효값을 판독할 수 있다. 추가적으로, 본 명세서에서 논의된 실시형태는 종래 기술의 플래시 메모리의 경우와 같이 워드 라인에 일련의 전압을 인가하는 것에 의해 순차적 판독을 수행하는 것이 아니다. 대신에, 본 명세서에서 논의된 실시형태에서, 하나의 전압값이 메모리 셀에 저장된 V데이터를 판독하기 위해 워드 라인에 인가된다.
도 11의 논의로 돌아가면, 그래프(1105)는 전술한 방전 지연 시간 기술을 사용하여 BL(1113)의 가능한 전압 레벨을 설명한다. 플로팅 게이트(1111)에 저장된 전압에 따라, BL(1113)은 상이한 율로 방전한다는 것을 상기하자. 따라서, BL(1113)이 방전하는 시간 지연은 가능한 저장된 논리값들 중 하나에 대응할 수 있다.
그래프(1105)에서 캡처된 예에서, 스트로빙 클록은 Vref에 도달하는 데 걸리는 시간 기간을 결정하는 것에 의해 비트 라인이 Vref와 같은 특정 전압 레벨에 도달하는 데 걸리는 시간을 결정할 수 있다. 지연(D0, D1 및 D2)은 각각의 전압 레벨 "V0", "V1" 및 "V2"에 대응할 수 있다. 비교기가 BL(1113)이 시간 지연 "D1" 내에 Vref에 도달하였다고 검출하면, 주변 회로는 "V1" 전압값이 플래시 메모리 셀에 저장되어 있다고 결정할 수 있다. BL(1113)이 미리 결정된 시간 지연들 중 하나의 시간 지연 내에 방전되지 않으면, 전압값 "V0"이 플래시 메모리 셀에 저장되어 있다고 결론 내릴 수 있다.
그래프(1107)는 미리 결정된 시간 윈도우 동안 BL(1113)의 측정된 전압값을 사용하여 취해진 가능한 측정값을 설명한다. 플로팅 게이트(1111)에 저장된 전압값에 기초하여 방전율이 변하기 때문에, BL(1113)의 전압 레벨은 주어진 시간에 다를 수 있다. 그래프(1107)에서 캡처된 예에서, BL(1113)의 전압 레벨은 시간(tx)에서 측정된다.
이제 도 12를 참조하면, 플래시 메모리 셀의 블록을 판독하는 방법이 본 명세서에 기술된 판독 동작을 사용하여 설명된다. 회로도(1201)에서, 복수의 플래시 메모리 셀(1219, 1217, 1215, 1213, 및 1211)은 플래시 메모리 셀(1237)의 블록을 생성하기 위해 직렬로 연결된다. 블록(1237)은 "N" 워드 라인을 포함할 수 있으며, 여기서 N은 블록(1237)에서 플래시 메모리의 수를 나타낸다. 블록(1237)의 일단은 트랜지스터(1219)에 직렬로 연결되는 반면, 블록(1237)의 타단은 트랜지스터(1211)에 직렬로 연결된다.
또한, 트랜지스터(1219)의 게이트 단자는 비트 라인 선택(BLS) 라인(1223)에 연결되는 반면, 트랜지스터(1211)의 게이트 단자는 소스 라인 선택(SLS) 라인(1225)에 연결된다. 트랜지스터(1219)의 소스 또는 드레인 단자는 비트 라인(BL)(1221)에 연결되는 반면, 나머지 소스 또는 드레인 단자(BL(1221)에 연결되지 않은 단자)는 블록(1237)에 연결된다. 트랜지스터(1211)의 소스 또는 드레인 단자는 소스 라인(SL) 라인(1227)에 연결되는 반면, 나머지 소스 또는 드레인 단자(SL(1227)에 연결되지 않은 단자)는 블록(1237)에 연결된다.
단일 플래시 메모리 셀의 데이터를 판독하는 시나리오에서, 판독되는 메모리 셀을 제외한 복수의 플래시 메모리 셀은 V통과 상태로 유지된다. V통과 상태에 놓인 플래시 메모리 셀은 "V통과"로 설정된 게이트 전압량을 가져 플래시 메모리 셀이 온 상태에 유지되는 것을 보장한다. 따라서, 복수의 트랜지스터가 총 "N"개인 경우, "N-1" 수의 플래시 메모리 셀이 V통과 상태에 유지되어, 판독되는 메모리 셀에 관심 있는 값이 블록(1237)에서 복수의 플래시 메모리 셀을 통해 단계적으로 변할 수 있다. V데이터로 저장될 수 있는 논리 데이터는 그래프(1203)에 도시되어 있다.
본 명세서에 기술된 판독 동작 기술을 사용하면, 비트 라인(BL)(1221)의 검출된 방전율 또는 방전 시간에 기초하여, 블록(1237)에 저장된 게이트 전압의 합이 결정될 수 있다. 일 실시형태에서, 모든 플래시 메모리 셀은 "V통과" 상태에 놓일 수 있다. 본 명세서에 설명된 판독 동작 기술을 사용하여, 블록(1237)의 저항의 총 합이 결정될 수 있다.
일례에서, 블록(1237)에서 판독 전류(I)는 다음과 같이 한정될 수 있다:
I = VBL/(n*RON) (5)
여기서 VBL은 비트 라인의 전압이고, n은 V통과에 있는 게이트 단자 전압을 갖는 직렬 연결된 트랜지스터의 수를 나타내며, RON은 전류를 전도할 때 플래시 메모리 셀의 저항을 나타낸다. 옴 영역(즉, (VGS-VTH) > VDS인 선형 영역)에서 동작하는 블록(1237)에서 플래시 메모리 셀에 대해, 드레인 전류(IDS)는 다음과 같이 한정될 수 있다:
IDS = K [(VGS-VTH) * VDS-(VDS 2/2)] (6)
여기서 K는 이동도 계수(mobility factor)를 나타내고, VGS는 게이트 단자와 소스 단자 사이의 전압을 나타내며, VTH는 플래시 메모리 셀을 "턴온"하는 임계 전압량을 나타내며, VDS는 드레인 단자와 소스 단자 사이의 전압을 나타낸다. 일부 실시형태에서, VDS가 작을 때, IDS는 다음과 같이 한정될 수 있다:
IDS = K [(VGS-VTH) * VDS] (7)
플래시 메모리 셀의 저항(RON)은 다음과 같이 한정될 수 있다:
RON = VDS/IDS = 1/[K*(VGS-VTH)] (8)
2개의 판독 동작 기술 및 예시적인 비트 라인 전압 레벨은 그래프(1205)와 그래프(1207)로 도시되어 있다. 그래프(1205)에서, BL(1221)이 방전하는 지연 시간 기술이 캡처되고, 여기서 BL(1221)에 소요된 시간 범위는 지연 시간으로서 측정되고, 측정된 지연 시간에 기초하여, 블록(1237)에서 플래시 메모리 셀에 저장된 전압값이 결정될 수 있다. 그래프(1207)에서, BL(1221)의 방전율이 측정될 수 있으며, 여기서 미리 결정된 시간(tx)에서 BL(1221)의 전압값이 측정된다.
이제 도 13으로 돌아가면, 1T DRAM 셀에 대한 다른 판독 동작 기술이 논의된다. 블록도(1302)에서, 전술한 1T DRAM 다이어그램(201)이 재현된다. BL(215)은 트랜지스터(209)의 소스 또는 드레인 단자에 연결된다는 것을 상기하자. 또한, BL(215)은 (메모리 셀 커패시턴스 및 공칭 비트 라인 커패시턴스의 프로세스 변동을 보상하기 위해) 가변 커패시터(1313)에 연결될 수 있다. BL(215)은 "고전압"으로 설정될 수 있고, 여기서 가변 커패시터(1313)의 커패시턴스는 변경될 수 있다. 시간(t0)에서, 워드 라인(WL)(213)이 턴온될 수 있다.
V데이터(1345)의 값에 기초하여, 전하 공유가 BL(215)에 발생할 것이다. 전하 공유가 안정화되는 값에 따라, V데이터(1345)의 전압값이 결정될 수 있다. 즉, BL(215)은 특정 전압 레벨로 방전되어 시간 범위 후 전압 레벨에서 안정화될 수 있다. BL(215)의 전압이 안정화되는 레벨에 기초하여 V데이터(1345)의 전압값이 결정될 수 있다.
그래프(1311)는 V데이터(1345)로서 저장된 각각의 전압값으로 표현될 수 있는 다양한 논리값을 나타낸다. 그래프(1309)는 전하 공유로 인해 시간 범위 후에 BL(215)이 안정화될 수 있는 상이한 레벨을 나타낸다. 따라서, WL(213)이 높은 상태로 갈 때 시간(t0) 이후, 미리 결정된 시간(t1)에서, BL(215)의 전압 레벨은 V데이터(1345)의 전압값을 결정하기 위해 측정될 수 있다.
이제 도 14를 참조하면, 상이한 V데이터 전압값을 비교할 수 있는 회로의 블록도가 도시되어 있다. 블록도(1401)는 2T DRAM 구성으로 연결된 트랜지스터를 각각 갖는 2개의 블록(1490 및 1492)을 도시한다. 블록(1490)에서, 트랜지스터(1441)의 게이트 단자는 기입 워드 라인(WWL1)(1417)에 연결되는 반면, 트랜지스터(1441)의 소스 단자는 기입 비트 라인(WBL)(1407)에 연결된다. 전술한 바와 같이, 본 명세서에서 논의된 트랜지스터의 소스 및 드레인은 상호 교환 가능하다. 따라서, 일부 실시형태에서 소스 단자는 드레인 단자일 수 있으며, 그 역도 가능하다.
트랜지스터(1441)의 드레인 단자는 트랜지스터(1443)의 게이트 단자에 연결되며, 여기서 트랜지스터(1443)의 소스 단자는 데이터 워드 라인(DWL1)(1415)에 연결된다. 트랜지스터(1443)의 드레인 단자는 트랜지스터(1433)의 소스 단자에 연결되고, 트랜지스터(1433)의 소스 단자는 판독 비트 라인(RBL)(1409)에 연결된다. 제1 데이터(V데이터1)는 2T DRAM 셀에 저장될 수 있다(블록 1490).
트랜지스터(1433)의 소스 단자는 또한 트랜지스터(1423)의 소스 단자에 연결되며, 여기서 트랜지스터(1423)는 블록(1492)으로 표시된 2T DRAM 셀의 2개의 트랜지스터 중 하나를 포함한다. 트랜지스터(1423)의 드레인 단자는 DWL0 라인에 연결되고, 트랜지스터(1423)의 게이트 단자는 트랜지스터(1421)의 드레인 단자에 연결된다. 트랜지스터(1421)의 소스 단자는 기입 비트 라인(WBL)(1407)에 연결된다. 트랜지스터(1421)의 게이트 단자는 기입 워드 라인 0(WWL0)(1411)에 연결된다. 제2 데이터(V데이터0)는 2T DRAM 셀에 저장될 수 있다(블록 1492).
두 블록(1490 및 1492) 사이에서 어느 데이터가 더 큰지를 비교하기 위해, 초기에 RBL(1409)은 VDD와 같은 "높은" 값으로 충전될 수 있다. DWL0은 0 부근의 전압 레벨일 수 있고, DWL1은 "높은" 상태 부근의 전압 레벨일 수 있다. V데이터1과 V데이터0의 값에 따라 RBL(1409)이 다르게 방전될 수 있다.
블록도(1451)는 블록도(1401)와 유사하지만, 2T DRAM 셀을 포함하는 각각의 블록(블록 1496 및 1498)은 별도의 기입 비트 라인(WBL1 및 WBL0)에 연결된다. 반면 블록도(1451)에서 2개의 블록(1490 및 1492)은 단일 기입 비트 라인(1407)을 공유한다.
이제 도 15를 참조하면, 측정된 지연 시간을 저장된 전압값과 상관시키는 데 사용될 수 있는 회로의 일례가 논의된다. 전술한 판독 동작 중 하나는 측정된 지연 시간을 전압값과 상관시키는 방전 시간 방법을 포함한다. 그래프(905)는 미리 결정된 시간에 측정된 판독 워드 라인(RWL), 판독 비트 라인(RBL)의 전압값 및 지연 시간을 캡처하는 도 9로부터 재현된다. 추가적으로, 스트로브 클록(1510)이 그래프(905)에 중첩되어 도시되어 있다.
블록도(1501)는 지연 시간을 전압값과 상관시킬 수 있는 일부 회로를 블록도로 도시한다. 블록도(1501)에서, 지연 라인(1505)은 RBL(1503)에 연결된다. 지연 라인(1505)은 이후 캡처 플립 플롭(1507)에 연결된다. 스트로브 클록 신호(1510)는 캡처 플립 플롭(1507)에 입력된다. 출력 캡처 플립 플롭(1507)은 여러 비트(예를 들어, S0, S1, S2, ..., Sk-1, Sk)를 가질 수 있다. 일부 실시형태에서, 지연 라인(1505)은 비-반전 버퍼의 직렬 체인을 포함할 수 있고, 각 비-반전 버퍼는 출력 캡처 플립 플롭(1507) 내 개별 플립 플롭의 입력에 결합된 개별 출력을 갖는다.
다양한 지연 시간(D0, D1, D2, ..., D6)은 지연 라인(1505)을 통해 전파된다. 최소 지연(D0)은 지연 라인(1505)을 통해 가장 많은 시간량 동안 전파된다. 최대 지연(D6)은 지연 라인을 통해 가장 적은 시간량 동안 전파된다. 그리고 RBL(1503)이 스위칭되지 않는 상태에서, 지연 라인(1505)에 값의 변화는 없다. 지연 라인(1505)을 통한 지연 시간의 전파 길이는 3T DRAM 셀에 저장된 논리값과 상관될 수 있다.
예를 들어, D0은 비트 라인이 제1 미리 결정된 시간 윈도우 내에 임계 전압값(931) 아래로 떨어지는지 여부를 결정하도록 설정될 수 있다. 비트 라인이 제1 미리 결정된 시간 윈도우 내에 임계 전압값 아래로 떨어지는 경우, D0은 지연 라인(1505)을 통해 "1"을 전파하기 시작한다.
비트 라인이 제1 미리 결정된 시간 윈도우 내에 임계 전압값 내에 속하지 않는 경우, D0은 "1"을 전파하지 않을 것이다. 이 시나리오를 더 들면, D1은 비트 라인이 제2 미리 결정된 시간 윈도우 내에 임계 전압값 아래로 떨어지는지 여부를 결정하도록 설정될 수 있고, 여기서 제2 미리 결정된 시간 윈도우는 제1 미리 결정된 시간 윈도우보다 시간적으로 나중에 발생한다. 비트 라인이 제2 미리 결정된 시간 윈도우 내에 임계 전압값 아래로 떨어지는 경우, D1은 지연 라인(1505)을 통해 "1"을 전파하기 시작한다. 따라서, D1은 D0이 전파하기 시작하는 경우보다 더 적은 시간 동안 "1"을 전파할 것이다. 즉, 지연 라인(1505)은 각각의 지연 시간 동안 이하의 값을 반영할 수 있다:
D0: 1111111111111111000 (9)
D1: 1111111111111100000 (10)
...
D6: 1100000000000000000 (11)
스트로브 클록(1510)은 모든 지연 시간이 경과한 후 시간(t8)에서 발사되도록 설정될 수 있다. 스트로브 클록은 "1"이 지연 라인을 통해 전파되는 길이를 반영하는 데이터를 캡처할 수 있으며, 이는 V데이터의 전압값과 상관되고 나서 논리값과 상관될 수 있다.
이제 도 16을 참조하면, 판독 동작을 수행하기 위한 적어도 일부 실시형태에 따른 예시적인 방법이 설명된다. 방법은 비트 라인이 방전하는 시간을 측정한다. 다양한 실시형태에서, 도 16에 도시된 블록 중 일부는 동시에 수행되거나, 도시된 것과 다른 순서로 수행되거나, 생략될 수 있다. 필요에 따라 추가적인 방법 요소가 수행될 수 있다.
초기에, 하나 이상의 미리 결정된 시간 윈도우에서 3T DRAM 셀의 출력을 스트로브하도록 하나 이상의 클록이 설정될 수 있다(블록 1601). 다음으로, 하나 이상의 미리 결정된 시간 윈도우 중 하나의 시간 윈도우 동안 3T DRAM 셀의 출력에서의 전압 레벨이 획득될 수 있다(블록 1603). 획득된 전압 레벨이 미리 결정된 임계값 미만인지 여부가 평가될 수 있다(판정 블록 1605).
획득된 전압 레벨이 미리 결정된 임계값 미만이면, 전압 레벨이 미리 결정된 임계값 아래로 떨어지는 미리 결정된 시간 윈도우에 기초하여 논리값이 결정될 수 있다(블록 1609). 획득된 전압 레벨이 미리 결정된 임계값 아래에 있지 않으면, 판독 동작이 시작한 이후 임계 시간량이 경과하였는지 여부가 두 번째로 평가된다(판정 블록 1607).
임계 시간 기간이 경과한 것으로 결정되면, 3T DRAM 셀에 저장된 전압값이 0이라고 결론 내린다(블록 1611). 더 낮은 전압값이 3T DRAM 셀에 저장될 때, 셀의 비트 라인은 더 높은 전압값이 저장된 것보다 더 느리게 방전할 수 있다는 것을 상기하자. 임계 시간량이 경과하지 않았다고 결정되면, 방법은 블록(1603)으로 진행되고 여기서 하나 이상의 미리 결정된 시간 윈도우 중 하나에서 전압 레벨이 측정된다.
이제 도 17을 참조하면, 판독 동작을 수행하기 위한 적어도 일부 실시형태에 따른 예시적인 방법이 설명된다. 방법은 비트 라인이 방전하기 시작하기 전에 워드 라인의 전압 레벨이 변화된 횟수를 추적할 수 있다. 다양한 실시형태에서, 도 17에 도시된 블록 중 일부는 동시에 수행되거나, 도시된 것과 다른 순서로 수행되거나, 생략될 수 있다. 필요에 따라 추가적인 방법 요소가 수행될 수 있다.
초기에, 2T 또는 1T DRAM 셀의 워드 라인의 전압 레벨은 미리 결정된 양만큼 변화될 수 있다(블록 1701). 다음으로, 워드 라인의 전압 레벨이 변화된 횟수를 추적하기 위해 카운터 또는 일부 다른 메커니즘이 사용될 수 있다(블록 1703).
전압 레벨이 변화된 횟수가 미리 설정된 수를 초과하는지 여부가 평가된다(판정 블록 1705). 전압 레벨이 변화된 횟수가 미리 설정된 수를 초과하면, 셀에 저장된 전압값이 0이라고 결론 내린다(블록 1713).
전압 레벨이 변화된 횟수가 미리 설정된 수 미만인 경우, 2T 또는 3T DRAM 셀의 비트 라인의 전압 레벨이 획득된다(블록 1707). 다음으로, 획득된 전압 레벨이 미리 결정된 임계값 미만인지 여부가 결정된다(판정 블록 1709).
획득된 전압 레벨이 미리 결정된 임계값 미만이 아니면, 방법은 블록(1701)으로 진행되고 여기서 워드 라인의 전압 레벨이 미리 결정된 양만큼 변화된다. 획득된 전압 레벨이 미리 결정된 임계값 미만이면, 2T 또는 1T DRAM 셀에 저장된 논리값이 결정된다(블록 1711). 전술한 바와 같이, 전압 레벨이 변화된 횟수는 V데이터로 저장된 전압값과 상관되고, 이후 V데이터는 논리값과 상관된다.
이제 도 18을 참조하면, 메모리 셀의 행의 판독 동작을 수행하기 위한 적어도 일부 실시형태에 따른 예시적인 방법이 논의된다. 메모리 셀의 행의 모든 값이 결정된 것으로 결정되면, 방법은 판독 동작을 종료한다. 다양한 실시형태에서, 도 16에 도시된 블록 중 일부는 동시에 수행되거나, 도시된 것과 다른 순서로 수행되거나, 생략될 수 있다. 필요에 따라 추가적인 방법 요소가 수행될 수 있다.
초기에, 행을 포함하는 복수의 DRAM 셀에 연결된 워드 라인의 전압 레벨이 변화된다(블록 1801). 다음에, 저장된 논리값이 결정된 행의 DRAM 셀의 수가 추적된다(블록 1803). 다음으로, DRAM 셀에 저장된 논리값이 행의 모든 DRAM 셀에 대해 결정되었는지 여부가 평가된다(판정 블록 1805).
DRAM 셀의 행에서 일부 논리값이 아직 결정되지 않은 경우, 방법은 블록(1801)으로 진행되고, 여기서 워드 라인의 전압 레벨이 미리 결정된 양만큼 변화된다. DRAM 셀의 행에서 모든 논리값이 결정되면, 방법은 종료된다(블록 1807).
도 18에 설명된 방법은 본 명세서에 설명된 판독 동작 방법에 따라 메모리 셀의 행을 판독하기 위한 전력 절감 방법을 구현한다. 예를 들어, 8개의 메모리 셀이 단일 워드 라인에 연결될 수 있다. 메모리 셀은 8개의 논리값 중 하나를 저장하도록 프로그래밍될 수 있다.
각각의 메모리 셀에 저장된 논리값을 결정하기 위해, 판독 워드 라인 전압은 도 5에 설명된 판독 동작에 따라 증분으로 단계 하향될 수 있다. 판독 동작은 8개의 메모리 셀을 동시에 판독할 수 있다. 이 예에서 논리값은 도 5에서 설명한 예와 유사한 전압값 "V1" 내지 "V7"에 할당된다.
각 메모리 셀에 저장된 전압값이 "V1"보다 더 큰 경우, 전력 절감 방법은 전력을 절감할 수 있다. 예를 들어, 메모리 셀의 행에 저장된 전압값 중에서 "V4"미만인 것이 없는 경우, 판독 동작은 초기에 워드 라인의 전압값을 하나의 증분만큼 단계 하향시킨다. 행의 임의의 메모리 셀이 "V7"의 전압값을 포함하면, 이들 값은 각각의 출력 비트 라인에서 검출될 것이다. 다음으로, 워드 라인의 전압 레벨이 또 다른 증분만큼 단계 하향될 수 있다. 행의 임의의 메모리 셀이 "V6"의 전압값을 포함하면, 이들 값은 각각의 출력 비트 라인에서 검출될 수 있다. 워드 라인 전압의 단계 하향은 모두 8개의 메모리 셀의 전압값이 결정될 때까지 계속된다.
카운터는 저장된 전압값이 결정된 8개의 메모리 셀의 셀의 수를 추적할 수 있다. 이 예에서, 행에 저장된 가장 낮은 전압값이 "V4"인 경우, "V4" 값이 판독되면 워드 라인의 전압값을 단계 하향하는 방법이 종료될 수 있다. 저장된 값이 결정된 메모리 셀의 수를 추적하는 카운터는 모두 8개의 값이 결정되었음을 반영할 것이다. 따라서, 방법은 워드 라인의 전압 레벨을 "V4"를 판독하는 레벨을 넘어 계속 단계 하향하지 않아도 된다. 따라서, 워드 라인의 전압 변화를 7번 수행하는 대신에, 이 예에서, 워드 라인의 전압 레벨을 4번 변화한 후 전체 행이 판독될 수 있다. 이 예는 판독 동작 동안 전력이 절감될 수 있는 것을 보여준다.
이제 도 19를 참조하면, 메모리 셀의 행의 판독 동작을 수행하기 위한 적어도 일부 실시형태에 따른 예시적인 방법이 논의된다. 메모리 셀의 행의 모든 값이 결정된 것으로 결정되면, 방법은 판독 동작을 종료한다. 다양한 실시형태에서, 도 19에 도시된 블록 중 일부는 동시에 수행되거나, 도시된 것과 다른 순서로 수행되거나, 생략될 수 있다. 필요에 따라 추가적인 방법 요소가 수행될 수 있다.
초기에, 행을 포함하는 복수의 DRAM 셀의 각각의 출력에서 전압 레벨이 측정된다(블록 1901). 다음에, 저장된 논리값이 결정된 행의 DRAM 셀의 수를 추적한다(블록 1903). 다음으로, DRAM 셀에 저장된 논리값이 행의 모든 DRAM 셀에 대해 결정되었는지 여부가 평가된다(판정 블록 1905).
DRAM 셀의 행에서 일부 논리값이 아직 결정되지 않은 경우, 방법은 블록(1901)으로 진행되고, 여기서 DRAM 셀의 행의 각 비트 라인에서의 전압 레벨이 측정된다. 다양한 실시형태에서, 이 방법에서 사용될 수 있는 판독 동작은 비트 라인이 방전하는 지연 시간을 측정하는 것을 포함한다. DRAM 셀의 행에서 모든 논리값이 결정되면, 방법은 종료된다(블록 1907).
도 18에 기술된 방법과 유사하게, 도 19에 기술된 방법은 본 명세서에 기술된 판독 동작 방법에 따라 메모리 셀의 행을 판독하는 전력 절감 방법을 구현한다.
이제 도 20을 참조하면, 블록도(2001 및 2003)는 하나 이상의 어레이(2005)로 배열된 비트 셀(2007)과 같은 비트 셀의 행-열 동작을 허용하는 구성을 도시한다. 블록도(2003)는 직교 판독 기입 동작을 구현할 수 있다. 블록도(2003)는, 하나 이상의 행이 기입 워드 라인(WWL0, WWL1, ..., 및 WWLm)으로 도시되고, 하나 이상의 열이 판독 워드 라인(RWL0, RWL1, ..., 및 RWLm)으로 도시된 2차원 어레이를 포함할 수 있다. 행과 열의 지정은 기입 워드 라인과 판독 워드 라인 사이에서 상호 교환 가능하다. 판독 및 기입 워드 라인은 서로에 대해 직교하고, 유사하게 대응하는 판독 및 기입 비트 라인도 또한 서로에 대해 직교한다.
어레이(2003)를 사용한 직교 판독 기입 동작은 3T DRAM 메모리 셀을 포함할 수 있는 비트 셀(2007)에 의해 인에이블된다. 블록도(2001)에 도시된 바와 같이, 3T DRAM 메모리 셀은 3개의 트랜지스터(2037, 2039 및 2041)를 포함한다. 2개의 트랜지스터(2039 및 2041)는 직렬로 연결되는 반면, 트랜지스터(2037)의 드레인 단자는 트랜지스터(2039)의 게이트 단자에 연결된다. V데이터(2035)는 트랜지스터(2037)의 드레인 단자가 트랜지스터(2039)의 게이트 단자에 연결된 노드에 저장된다. 트랜지스터(2037)의 소스 단자는 기입 비트 라인(2043)에 연결되는 반면, 기입 워드 라인(2045)은 트랜지스터(2037)의 게이트 단자에 연결된다. 판독 워드 라인(2047)은 트랜지스터(2041)의 게이트 단자에 연결되는 반면, 트랜지스터(2041)의 드레인 단자는 판독 비트 라인(2049)에 연결된다. 블록도(2001)는 판독 및 기입 워드 라인이 서로에 대해 상호 직교하는 것을 제외하고는 비트 셀(205)(도 2)과 유사하다.
블록도(2003)는 차원(m, n)의 행렬을 저장할 수 있고, 여기서 m 및 n은 동일하거나 상이할 수 있다. 또한, 블록도(2003)에 의해 수행된 기입 및 판독 동작은 행렬 전치 연산을 수행할 수 있다. 예를 들어, 기입 워드 라인은 행렬의 행 배향에 대응하고, 기입 동작 동안 데이터는 행 배향으로 행렬에 기입된다. 그리고 판독 동작 동안, 행렬로부터의 데이터는 행렬의 전치 동작인 열 배향으로 판독된다.
이제 도 21을 참조하면, 블록도(2101 및 2103)는 직교 판독을 갖는 4T DRAM과 함께 사용될 수 있는 구성을 도시한다. 블록도(2101)는 4T DRAM을 포함하고, 기입 동작과 동일한 배향으로 판독 동작을 구현하는 추가 트랜지스터(2117)를 갖는다. 블록도(2103)는 4T DRAM을 포함하고, 3T DRAM에 비해 추가적인 트랜지스터(2137)를 갖는다(도 20). 블록도(2003)에서 논의된 비트 셀 어레이에 비해, 2101의 비트 셀 어레이는 판독 워드 라인 및 대응하는 판독 비트 라인의 추가 세트를 갖는다. 유사하게, 블록도(2003)에서 논의된 비트 셀 어레이에 비해, 비트 셀의 어레이(2103)는 대응하는 기입 워드 라인과 공통 비트 라인을 공유하는 판독 워드 라인의 추가 세트를 갖는다. 기입 및 판독 동작 동안 블록도(2101 및 2103)에서 비트 셀의 어레이는 통상적인 행렬 판독 동작에 더하여, 블록도(2003)에서 비트 셀의 어레이와 유사한 행렬 전치 동작을 수행한다.
이제 도 22를 참조하면, 블록도(2201 및 2203)는 직교 판독 및 기입을 갖는 5T DRAM과 함께 사용될 수 있는 구성을 도시한다. 2101 및 2103에 도시된 4T DRAM에 비해, 2201 및 2203에 도시된 5T DRAM은 각각 한 쌍의 추가 트랜지스터(2211, 2215 및 2261, 2265)를 갖는다. 대응하는 판독 및 기입 워드 라인을 갖는 이 추가 트랜지스터 쌍은 비트 셀 어레이에서 행 및 열 배향으로 판독 및 기입 동작을 가능하게 한다. 블록도(2003)에서 논의된 비트 셀의 어레이에 비해, 블록도(2201)의 비트 셀의 어레이는 대응하는 판독 및 기입 비트 라인을 갖는 판독 및 기입 워드 라인의 추가 세트를 갖는다. 유사하게, 블록도(2203)에서의 비트 셀의 어레이는 블록도(2003)에서 논의된 비트 셀의 어레이에 비해 판독 및 기입 워드 라인의 추가 세트를 갖는다. 서로 직교하는 판독 및 기입 워드 라인의 두 세트는 공통 비트 라인의 대응하는 세트를 공유한다. 또한, 공통 비트 라인의 세트는 서로 상호 직교한다. 기입 및 판독 동작 동안 블록도(2201 및 2203)에서 비트 셀의 어레이는 블록도(2003)에서 비트 셀의 어레이와 같은 행렬 연산을 수행하고, 추가적으로 열 배향 판독 및 기입 동작을 수행하여 데이터를 판독하고 행렬의 열에 기입한다. 도 21에 도시된 4T DRAM에 비해 5T DRAM은 행 및 열 배향 모두에서 기입 동작을 수행하기 위한 추가 기입 포트를 갖는다.
도 9, 도 10, 도 12 등의 실시형태와 같은 본 명세서에 기술된 몇몇 실시형태와 함께 도 4에 기술된 3T DRAM은 도 20, 도 21 및 도 22에 도시된 DRAM에 적용 가능하다.
이제 도 23을 참조하면, 블록도(2301)는 5T DRAM과 유사한 직교 판독 및 기입을 갖는 2T DRAM과 함께 사용될 수 있는 구성을 도시한다. 블록도(2303)는 하나 이상의 어레이(2305)로 배열된 비트 셀(2307)과 같은 비트 셀의 행-열 동작을 허용하는 구성을 도시한다. 블록도(2303)는, 하나 이상의 행이 워드 라인(WL0, WL1, ..., 및 WLm)으로 도시되고 하나 이상의 열이 직교 워드 라인(OWL0, OWL1, ..., 및 OWLm)으로 도시된 2차원 어레이를 포함할 수 있다. 행과 열의 지정은 워드 라인과 직교 워드 라인 사이에서 상호 교환 가능하다. 워드 라인과 직교 워드 라인은 서로에 대해 직교하고, 유사하게, 대응하는 비트 라인과 직교 비트 라인도 또한 서로에 대해 직교한다.
기입 및 판독 동작 동안 블록도(2303)의 비트 셀 어레이는 블록도(2201 및 2203)의 비트 셀 어레이와 유사한 행렬 연산을 수행한다. 도 7 및 도 13에 기술된 1T DRAM은 본 명세서에 기술된 몇몇 실시형태와 함께 도 23에 도시된 2T DRAM에 적용 가능하다.
이제 도 24를 참조하면, 2개의 신호를 비교하는데 사용될 수 있는 회로의 블록도(2401)가 도시되어 있다. 블록도(2401)는 직렬로 연결된 3개의 트랜지스터(2405, 2407 및 2409)를 포함한다. 트랜지스터(2405)의 게이트 단자는 인에이블 라인(EN)(2421)에 연결되고, 트랜지스터(2407)의 게이트 단자는 입력 라인(IN)(2415)에 연결되고, 트랜지스터(2409)의 게이트 단자는 기준 라인(REF)(2413)에 연결된다. 트랜지스터(2405)의 전도 전극(예를 들어, 소스 또는 드레인)은 판독 비트 라인(RBL)(2411)에 연결된다.
도 9에 설명된 방전 시간 방법은 두 신호(2417 및 2419)의 위상 중첩을 측정하기 위해 적용될 수 있다. 2개의 신호(2417 및 2419)는 트랜지스터(2407 및 2409)를 턴온하도록 정렬될 수 있다. 또한, 인에이블 라인(2421)의 신호는 또한 신호(2417 및 2419)가 트랜지스터(2407 및 2409)에 인가될 때와 동시에 트랜지스터(2405)를 턴온할 수 있다. 신호(2415 및 2413)는 RBL(2411)을 방전시키기에 충분한 시간 기간 동안 트랜지스터(2407 및 2409)에 인가될 수 있다. 신호(2417 및 2419)가 위상에서 정렬되었는지 여부는 RBL(2411)이 방전하는 시간에 기초하여 결정될 수 있다. 예를 들어, 신호(2417 및 2419)가 위상에서 정렬되면, RBL(2411)이 방전하는 시간은 신호(2417 및 2419)가 위상이 어긋날 때보다 더 적을 것이다. 따라서, 방전 시간 방법은 적어도 2개의 신호의 위상 정렬 상태를 평가하는데 사용될 수 있다.
다른 예에서, 블록도(2401)와 같은 복수의 블록도는 병렬 또는 직렬로 연결될 수 있다. 복수의 블록도(2401)를 사용하면, 복수의 기준 신호(즉, 2417)가 입력 신호의 위상을 평가하는데 사용될 수 있다. 복수의 기준 신호는 위상 및/또는 주파수가 상이할 수 있다. 블록도(2451)는, 공통 인에이블 신호(EN)(2461) 및 입력 신호(IN)(2459)를 갖고, 입력 신호(IN)의 위상을 평가하는데 사용되는 복수의 기준 신호(REF1, REF2, REF3, ..., REFm)를 갖는 복수의 블록도(2401)를 포함하는 예시적인 예이다. 본 명세서에서 논의된 방전 시간 방법을 적용함으로써, 입력 신호의 위상이 결정될 수 있고 이것은 블록(2455)에서 수행된다.
이제 도 25를 참조하면, 블록도는 본 명세서에 논의된 실시형태를 이용할 수 있는 회로 구성의 다른 예를 도시한다. 다이어그램(2501)은 각각의 전압(Vgs1 및 Vgs0)이 각각의 게이트에 결합된, 병렬로 연결된 2개의 트랜지스터(2509 및 2507)를 포함한다. 추가적으로, 트랜지스터(2505)의 전도 전극(예를 들어, 소스 또는 드레인)은 트랜지스터(2509 및 2507)의 각각의 전도 전극에 연결된다. 트랜지스터(2505)의 게이트 단자는 판독 워드 라인(RWL)(2513)에 연결되는 반면, 전도 전극(예를 들어, 트랜지스터에 병렬로 연결되지 않은 소스 또는 드레인)은 판독 비트 라인(RBL)(2511)에 연결된다.
다이어그램(2503)은 다이어그램(2501)과 등가인 회로도이다. 그러나, 트랜지스터(2509 및 2507)는 병렬로 연결된 가변 저항기(2539 및 2537)로 표현된다. 여기서 RBL(2531)의 총 방전 시간은 회로 저항과 회로 커패시턴스의 곱과 같다.
Figure pct00001
여기서 R0 및 R1은 가변 저항을 나타내고, CBL은 RBL(2531)의 커패시턴스를 나타낸다. R0 및 R1의 다른 값마다 RC 시상수값은 변하고, 이는 방전 시간 지연을 변화시킨다. 위의 수식 12에서, 트랜지스터(2535)의 저항값은 저항(R0 및 R1)보다 훨씬 더 작은 것으로 고려되어 트랜지스터(2535)의 저항은 무시될 수 있다. 따라서, 트랜지스터(2535)의 저항값은 RC 시상수를 계산하는데 포함되지 않는다. 트랜지스터(2535)의 저항값이 무시될 수 없을 정도로 큰 실시형태에서, 저항값은 RC 시상수를 계산하는데 오프셋으로서 포함될 수도 있다.
이제 도 26을 참조하면, 블록도(2601)는 포토다이오드 센서를 포함하는 셀의 메모리 어레이와 함께 사용될 수 있는 구성을 도시한다. 각각의 메모리 셀(2602)은 내부 V광 노드(2606)와 접지 사이에 결합된 포토다이오드 센서(2604)를 포함한다. 리셋 신호(RST)가 활성이면, 이 V광 노드(2606)는 트랜지스터(2608)의 드레인 단자에 결합된 리셋 전압(VRST)으로 트랜지스터(2608)에 의해 구동된다. 리셋 신호(RST)가 비활성이면, 입사광에 응답하여 포토다이오드 센서(2604)를 통해 생성된 전류는 V광 노드(2606)의 전압을 감소시키는데, 여기서 이 전압은 입사광의 크기와 누적 시간을 곱한 것의 함수이다. 메모리 셀(2602)을 조사하기 위해, 행 선택 신호(ROWSEL)는, 바이어스 전류(I바이어스)(2616)에 의해 접지로 로딩된 COL로도 표시된 열 라인(2614)에 메모리 셀(2602)을 결합시키도록 활성화된다. 트랜지스터(2610)의 드레인 단자는 VDD에 결합되기 때문에 그리고 트랜지스터(2610)의 게이트 단자(즉, V광 노드(2606))는 일반적으로 그 드레인 단자보다 전압이 더 낮기 때문에, 트랜지스터(2610)는 소스-팔로워로서 기능한다. 선택 트랜지스터(2612)는 스위치로 볼 수 있고, 따라서 열 라인(2614) 상의 결과적인 전압은 V광 노드(2606) 전압 아래의 대략 임계 전압인 값으로 구동된다. 다시 말해, 전류 소스(2616) 및 트랜지스터(2610, 2612)를 포함하는 회로는 선택된 메모리 셀(2602)에서 V광 노드(2606)의 전압으로부터 오프셋된 (즉, 이 전압에 대응하는) 전압을 열(2614)에 부여하기 위한 전압 변동 또는 레벨 이동 회로로서 기능한다.
열 라인(2614)의 전압은 본 명세서에서 전술한 방전 시간 기술을 사용하여 결정될 수 있다. 이 실시형태에서, 감지 블록(즉, 방전 회로)(2620)은 방전 노드(2630)와 접지 사이에 직렬로 연결된 2개의 N-채널 트랜지스터(2626 및 2624)를 포함한다. 트랜지스터(2626)의 게이트 단자는 열 라인(2614)에 결합되고, 트랜지스터(2624)의 게이트 단자는 노드(2618)에서 운반되는 인에이블 신호(EN)에 결합된다. 게이트 단자에 결합된 인에이블 신호(EN)가 비활성(예를 들어, 낮은 상태)인 경우, 제3 P-채널 트랜지스터(2622)는 방전 노드(2630)를 VDD에 결합시킨다. 도 8과 관련된 설명과 유사하게, 인에이블 신호(EN)가 활성(예를 들어, 높은 상태)인 경우, 방전 노드(2630)는 열 라인(2614)의 전압에 기초한 율로 방전될 것이며, 이 전압은 전술한 바와 같이 또한 V광 노드(2606)의 전압에 의존한다.
도 15 또는 도 34와 관련하여 본 명세서에 기술된 방전 시간 회로(2632)는 방전 노드(2630)에 결합되고, 노드(2634)에서 운반되는 스트로브 클록 신호(스트로브 CLK)에 의해 구동되어, 메모리 셀(2602)에 떨어지는 입사광을 반영하는 디지털 출력을 생성할 수 있다. 일부 실시형태에서, 주어진 셀, 예를 들어, 셀(2602)의 누적 시간은 동일한 열 라인(2614)에 결합된 모든 다른 셀(이 다른 셀은 도 26에 도시되지 않음)을 조사하는데 필요한 시간 길이에 의해 결정될 수 있다.
포토다이오드 센서를 포함하는 메모리 셀에 대한 다른 실시형태도 고려된다. 예를 들어, V광 노드가 트랜지스터(239)의 게이트(즉, V데이터 노드(401))에 결합된 도 4에 도시된 구성이 사용될 수 있다.
이제 도 27을 참조하면, 블록도(2701)는 도 2에 도시된 메모리 셀(201)과 같은 1T DRAM 메모리 셀의 어레이와 함께 사용될 수 있는 구성을 도시한다. 각각의 워드 라인(2702, 2704) 및 각각의 비트 라인(2706, 2708)에 각각 결합된 4개의 이러한 메모리 셀(201)이 도시되어 있으나, 예상되는 실시형태에서, 추가적인 메모리 셀(201)(도시되지 않음)의 각 쌍에 각각 결합된 추가적인 워드 라인(도시되지 않음)이 존재할 수 있다. 활성 사이클 사이에, 사전 충전 신호(PCH, PCHB)의 상보적인 쌍이 선언된다. 이러한 시간 동안, 노드(2716)에서 운반되는 사전 충전 신호(PCH)가 높은 상태이기 때문에 제1 사전 충전 트랜지스터(2768)는 비트 라인(2706)을 GND에 결합시키고, 노드(2714)에서 운반되는 상보적 사전 충전 신호(PCHB)는 낮은 상태이기 때문에 제2 사전 충전 트랜지스터(2766)는 비트 라인(2708)을 VDD에 결합시킨다. 이후 상보적인 사전 충전 신호(PCH, PCHB)는 선언 해제되고, 이후 각각의 노드(2712, 2710)에서 운반되는 등화 신호(equilibration signal)(EQ, EQB)의 상보적 쌍은 P-채널 등화 트랜지스터(equilibration transistor)(2762) 및 N-채널 등화 트랜지스터(2764)에 의해 한 쌍의 비트 라인(2706, 2708)을 함께 결합시키도록 선언되고, 이에 따라 VDD와 접지 사이의 중간 전압인 두 비트 라인(2706, 2708)에 등화 전압(즉, 기준 상태)을 수립한다. 이 예에서, 등화 전압은 두 비트 라인(2706, 2708)에서 대략 VDD/2이다.
비트 라인(2706, 2708)의 전압은 본 명세서에 기술된 방전 시간 기술을 사용하여 결정될 수 있다. 이 실시형태에서, 감지 또는 방전 회로(2720)는 판독 비트 라인(RBL0) 노드(2730)와 접지 사이에 직렬로 연결된 2개의 N-채널 트랜지스터(2726 및 2724)를 포함한다. 트랜지스터(2726)의 게이트 단자는 비트 라인(2706)에 결합되고, 트랜지스터(2724)의 게이트 단자는 노드(2718)에서 운반되는 인에이블 신호(EN)에 결합된다. P-채널 트랜지스터(2722)는 게이트 단자에 결합된 인에이블 신호(EN)가 비활성(예를 들어, 낮은 상태)일 때 판독 비트 라인 노드(2730)를 VDD에 결합시킨다. 도 8과 관련된 설명과 유사하게, 인에이블 신호(EN)가 활성(예를 들어, 높은 상태)일 때, 판독 비트 라인 노드(2730)는 비트 라인(2706)의 전압에 기초하여 상이한 율로 방전될 것이다. 도 15 또는 도 34와 관련하여 전술한 방전 시간 회로(2732)는 판독 비트 라인 노드(2730)에 결합되고, 노드(2734)에서 운반되는 스트로브 클록 신호(스트로브 CLK)에 의해 구동되어, BL0(즉, 비트 라인(2706))의 전압을 반영하는 판독 비트 라인(2730)의 방전율을 반영하는 (노드(들)(2736)에서 운반되는) 디지털 출력(OUT0)을 생성한다.
제2 감지 또는 방전 회로(2740)는 판독 비트 라인(RBL1) 노드(2750)와 접지 사이에 직렬로 연결된 2개의 N-채널 트랜지스터(2746 및 2744)를 포함한다. 트랜지스터(2746)의 게이트 단자는 비트 라인(2708)에 결합되고, 트랜지스터(2744)의 게이트 단자는 노드(2718)에서 운반되는 인에이블 신호(EN)에 결합된다. P-채널 트랜지스터(2742)는 게이트 단자에 결합된 인에이블 신호(EN)가 비활성(예를 들어, 낮은 상태)일 때 판독 비트 라인 노드(2750)를 VDD에 결합시킨다. 인에이블 신호(EN)가 활성(예를 들어, 높은 상태)일 때, 판독 비트 라인 노드(2750)는 비트 라인(2708)의 전압에 기초하여 상이한 율로 방전할 것이다. 제2 방전 시간 회로(2752)는 판독 비트 라인 노드(2750)에 결합되고, 노드(2734)에서 운반되는 스트로브 클록 신호(스트로브 CLK)에 의해 구동되어, BL1(즉, 비트 라인(2708))의 전압을 반영하는 판독 비트 라인(2750)의 방전율을 반영하는 (노드(들)(2756)에서 운반되는) 디지털 출력 신호(OUT1)를 생성한다.
이제 도 28을 참조하면, 블록도(2801)는 도 27에 도시된 구성에 대응하는 예시적인 파형을 도시하는데, 이 파형은 판독 동작 전에 먼저 교정을 수행하여 각각의 열마다 각각의 기준 지연을 결정하고 나서, 각 열마다 각각의 메모리 셀에 액세스하여 각각의 기준 지연과 비교하여 판독되는 각각의 셀이 "0"인지 또는 "1"인지 여부를 결정하는 자가-참조 동작(self-referencing operation)을 도시한다.
블록도(2801)에서, 파형(2810)은 메모리 판독 사이클을 개시하는 외부 또는 내부 타이밍 신호에 대응할 수 있는 클록 신호(CLK)를 나타낸다. WL 파형(2812)은 워드 라인(WL0)(노드(2702)) 또는 워드 라인(WLn)(노드(2704))과 같은 선택된 워드 라인에 대응한다. EN 파형(2814)은 노드(2718)에서 운반되는 인에이블 신호(EN)에 대응한다. BL 파형(2816)은 비트 라인(BL0)(노드(2706)) 또는 비트 라인(BL1)(노드(2708))과 같은, 비트 라인들 중 하나의 비트 라인에 대응한다. RBL 파형(2818)은 판독 비트 라인(RBL0)(노드(2730)) 또는 판독 비트 라인(RBL1)(노드(2750))과 같은, 판독 비트 라인들 중 하나의 판독 비트 라인에 대응한다. 마지막으로, 스트로브 CLK 파형(2820)은 노드(2734)에서 운반되는 스트로브 클록 신호에 대응한다.
블록도(2801)에 도시된 파형은, 모두 상기에서 설명한 바와 같이, 비트 라인(예를 들어, BL0, BL1)이 VDD/2에서 이미 등화되고, 판독 비트 라인(예를 들어, RBL0, RBL1)이 이미 VDD로 사전 충전된 것을 가정한다. 파형은 메모리 판독 사이클을 개시하기 위해 클록 신호(CLK)의 선언으로 시간(t0)에서 시작한다. 시간(t1)에서, 인에이블 신호(EN)(파형(2814))는 각각의 방전 회로(2720, 2740)가 각각의 출력 노드(2730, 2750)에 결합된 각각의 판독 비트 라인(RBL0, RBL1)을 방전하기 시작할 수 있도록 선언된다. 설명의 편의를 위해, 단일 비트 라인, 판독 비트 라인 및 대응하는 출력이 이제 논의될 것이지만, 이러한 모든 노드 및 관련 회로는 유사하게 거동한다는 것을 이해해야 한다. 시간(t2)에서, 판독 비트 라인(RBL)은 초기 전압의 절반(또는 후술하는 바와 같이 초기 전압의 일부 다른 미리 결정된 백분율)으로 떨어졌고, 시간(t3)에서 노드(2734)에서 운반되는 스트로브 클록 신호(스트로브 CLK)는 메모리 셀에 영향을 미침이 없이(즉, 선택된 워드 라인이 여전히 비활성인 상태에서) 등화 전압(VDD/2)에 있는 비트 라인(BL)에 대응하는 기준 지연(D1 및 D2)을 결정하기 위해 방전 시간 회로(2732, 2752)의 출력을 래치하도록 선언된다. 이후, 인에이블 신호(EN)는 RBL 라인을 다시 사전 충전하도록 선언 해제된다. 지금까지의 동작은 각각의 비트 라인(BL)마다 각각의 기준 지연 쌍(D1 및 D2)을 결정하기 위해 교정 동작을 수행한다.
그런 다음, 시간(t4)에서, 선택된 워드 라인(WL)은 대응하는 메모리 셀로부터 전하를 비트 라인(BL)에 결합시켜, BL 상의 전압이 메모리 셀에 저장된 전하 및 비트 라인(BL)의 커패시턴스에 주로 대응하는 양 "ΔV"만큼 상승하거나 하강하게 하는 선언된다(예를 들어, 높은 상태로 구동된다). 시간(t5)에서, 인에이블 신호(EN)는 연관된 비트 라인(BL)의 전압에 대응하는 율로 판독 비트 라인(RBL)을 방전시키도록 재선언된다. 비트 라인(BL) 전압이 VDD/2+ΔV인 경우, 시간(t6)은 판독 비트 라인(RBL)이 초기 전압의 절반으로 떨어진 시간에 대응한다. 비트 라인(BL) 전압이 VDD/2-ΔV인 경우, 시간(t7)은 판독 비트 라인(RBL)이 초기 전압의 절반으로 떨어진 시간에 대응한다. 시간(t7)은 비트 라인 전압이 더 낮기 때문에 시간(t6)보다 더 늦게 발생하여, 판독 비트 라인을 방전시키는 트랜지스터(예를 들어, 트랜지스터(2726))의 게이트 구동이 더 낮다. 시간(t8)에서, 스트로브 클록 신호(스트로브 CLK)는 연관된 판독 비트 라인(RBL)이 초기값의 절반으로 떨어진 시간을 결정하기 위해 (즉, 비트 라인(BL) 전압이 VDD/2+ΔV인 경우 상대 지연(D3 및 D5)을 결정하기 위해, 또는 비트 라인(BL) 전압이 VDD/2-ΔV인 경우 상대 지연(D4 및 D6)을 결정하기 위해) 방전 시간 회로(2732, 2752)의 출력을 래치하도록 선언된다. 측정된 지연(즉, D3 또는 D4)은 판독되는 메모리 셀이 "1"인지 또는 "0"인지 여부를 결정하기 위해 기준 지연(D1)과 비교될 수 있다.
상기 실시형태는 (즉, 비트 라인을 방전시키는 시간을 측정하기보다는) 비트 라인 자체에서 낮은 스윙 신호의 결과 판독 비트 라인(RBL)의 전압이 초기 전압의 절반으로 떨어질 때를 결정하기 위해 방전 시간 회로를 사용하는 상황에서 설명된다. 교정 지연 측정 후에 판독 지연 측정을 수행하고, 측정된 판독 지연을 측정된 교정 지연을 비교하여 저장된 데이터값(들)을 결정하는 것을 포함하는 이러한 원리는 판독 비트 라인 이외의 신호 노드를 측정하기 위해 더 넓은 규모로 적용될 수 있다.
이제 도 34를 참조하면, 전이-시간 회로의 일 실시형태(3400)가 블록도 형태로 도시되어 있다. 전술한 도 15에 도시된 바와 같이, 이러한 회로는 지연 시간을 전압값과 상관시킬 수 있다. 또한, 실시형태(3400)는, 전술한 바와 같이, 교정 지연을 측정하고 판독 지연을 측정하고, 측정된 판독 지연을 측정된 교정 지연과 비교하여 저장된 데이터를 결정하는데 이용될 수 있다. 이 실시형태에서, 입력 신호(3402)는 입력 스테이지(3404)에 결합되고, 이 입력 스테이지의 출력(3406)은 지연 라인(3408)의 입력에 결합된다. 지연 라인(3408)은 지연 라인(3408)의 각 스테이지에 각각 대응하는 병렬 출력(3410)을 갖는다. 이들 출력(3410)은 캡처 래치(3412)의 입력에 결합되고, 이들 래치는 대응하는 래치 출력(3414)을 생성하기 위해 스트로브 신호(3420)에 의해 래치된다. 검출, 저장 및 비교 블록(3416)은 래치 출력(3414)을 수신하고, 제어 신호(3422)에 응답하여 출력(3418)을 생성한다.
일부 실시형태에서, 지연 라인(3408)은 비-반전 버퍼의 직렬 체인을 포함할 수 있으며, 각 비-반전 버퍼는 캡처 래치(3412) 내 개별 플립 플롭(예를 들어, 래치, 레지스터)의 입력에 결합된 개별 출력을 갖는다. 일부 실시형태에서, 지연 라인(3408)은 반전 버퍼의 직렬 체인을 포함할 수 있으며, 여기서 캡처 래치(3412)는 동일한 극성을 갖는 모든 이러한 출력을 제공하기 위해 교번하는 진정한 및 상보적 출력을 갖는다.
입력 스테이지(3404)는 전술한 "미리 결정된 백분율"을 설정하고, 또한 입력 신호(3402)의 "조절하여" 더 나은 출력 신호(3406)를 지연 라인(3408)에 제공하도록 구성될 수 있다. 예를 들어, 입력 스테이지(3404)의 입력 임계값은 전력과 접지 사이의 중간 지점 전압과 같은 원하는 값으로 구성되거나, 또는 중간 지점보다 더 높거나 더 낮은 값으로 오프셋되거나, 또는 원하는 대로 입력 신호(예를 들어, 판독 비트 라인 또는 다른 신호 노드)의 초기 전압의 미리 결정된 백분율로 오프셋될 수 있다. 이것은 입력 인버터의 크기를 적절히 조정하는 것에 의해 달성되거나, 또는 적절한 기준 전압을 가진 비교기를 사용하는 것에 의해 달성되거나, 또는 다른 기술을 사용하는 것에 의해 달성할 수 있다. 다른 예로서, 입력 스테이지(3404)는 입력 임계값에 관계없이 더 선명한(즉, 더 정확한) 타이밍 에지를 갖는 출력 신호(3406)를 생성함으로써 느리게 변하는 입력 신호(3402)를 "선명하게(sharpen)" 할 수 있다.
교정 측정 동작 동안, 검출, 저장 및 비교 블록(3416)은 (스트로브 신호(3420)에 의해 래치된) 래치 출력(3414)을 수신하고, 지연 라인을 통해 "교정" 입력 신호의 지연 시간을 반영하는 캡처 래치 출력(3414)을 결정하고(즉, 지연 라인(3408)을 통해 전파되는 교정 입력 신호로서 하나의 데이터값으로부터 다른 데이터값으로 변하는 것에 대응하는 래치 출력(3414)을 결정하고), 그런 다음 이 결정된 값을 저장한다. 후속 판독 측정 동작 동안, 검출, 저장 및 비교 블록(3416)은 스트로브 신호(3420)에 의해 래치된 래치 출력(3414)을 다시 수신하고, 지연 라인을 통해 "판독" 입력 신호의 지연 시간을 반영하는 캡처 래치 출력(3414)을 결정하고, 그런 다음 이 값을 저장된 값과 비교하여 출력 신호(3418)의 값을 결정한다.
일부 실시형태에서, 교정 기능이 이용되지 않는다. 이러한 실시형태에서, 검출, 저장 및 비교 블록(3416)은 지연 라인을 통해 "판독" 입력 신호의 지연 시간을 반영하는 캡처 래치 출력(3414)을 결정하고, 그런 다음 이 값을 반영하는 출력 신호(3418)를 생성할 수 있다.
이제 도 35를 참조하면, 도 27과 관련하여 위에서 설명된 것과 다르지 않은 판독 회로의 일반화된 블록도를 나타내는 일 실시형태(3500)가 도시되어 있다. 이 실시형태에서, 제1 회로(3502)는 제1 노드(3506)에 결합된다. 인에이블 신호(3504)에 의해 인에이블될 때, 제1 회로(3502)는 제1 신호를 제1 노드(3506)에 결합시킨다. 판독 회로(3510)는 전압 전이 회로(3512) 및 전이-시간 측정 회로(3516)를 포함한다. 제1 노드(3506)는 전압 전이 회로(3512)의 입력(3508)에 결합되고, 전압 전이 회로는 제1 노드(3506)에 결합된 제1 신호에 응답하여 신호 노드(3514)에서 전압 전이를 야기한다. 전이-시간 측정 회로(3516)는 신호 노드(3514) 상의 전이 신호의 지연을 측정하고 이에 따라 출력 신호(3520)를 생성할 수 있다.
일부 실시형태에서, 전압 전이 회로(3512)는 감지 또는 방전 회로(예를 들어, 도 27에 도시된 판독 방전 회로(2720))로 볼 수 있고, 일부 실시형태에서 초기화 회로(예를 들어, 등화 회로 및 사전 충전 회로)를 더 포함할 수 있다. 일부 실시형태에서, 전이-시간 측정 회로(3516)는 방전 시간 회로(예를 들어, 도 15 또는 도 34와 관련하여 설명된 회로) 또는 충전 시간 회로일 수 있다. 일부 실시형태에서, 제1 회로(3502)는 도 2에 도시된 1T DRAM 메모리 셀(201)과 같은 메모리 셀일 수 있다.
이해할 수 있는 바와 같이, 본 명세서에 기술된 다양한 회로 및 기술은 메모리 셀에 저장된 값의 지시자로서 가변 지연을 이용한다. 그 결과, 시간 지연은 메모리에 저장된 데이터값에 관한 정보를 제공하는 상태 변수로서 볼 수 있고, 본 명세서에 설명된 회로는 "시간 기반 회로"로 볼 수 있다.
이제 도 29를 참조하면, 다양한 실시형태에 따른 3개의 트랜지스터(3T) DRAM 메모리 셀(205)이 논의된다. 판독 비트 라인을 방전시키는 전류의 크기는 메모리 셀(205) 내에 저장된 값을 식별하도록 감지될 수 있다.
이 예에서, 그래프(403)에서 이진 명명법으로 표현된, V데이터에 대한 8개의 논리값(0 내지 7)은 3T DRAM 셀(205)에 저장될 수 있다. 그래프(403)에서, 전압값은 x-축을 따라 표현된다. 각 논리값은 다른 전압값으로 저장된다. 도 4와 관련하여 앞서 논의된 바와 같이, 각각의 논리값을 나타내는 전압값은 정확히 0 또는 "V1", "V2" 등이 아닐 수 있다. 대신에, 전압값은 예를 들어 0, "V1", "V2"의 목표 전압값의 위 또는 아래의 일정 전압값 내에 있을 수 있다. 따라서, 특정 논리값으로서 등록될 수 있는 전압값은 그래프(403)에서 개별 벨 곡선으로서 표현된다. 각각의 벨 곡선은 각각의 논리값에 대응할 수 있는 전압값의 전위 분포를 캡처한다.
상이한 논리값을 나타내기 위해 전압값을 할당하는 방식은 이 예로 제한되지 않고 다른 할당 방식이 사용될 수 있다. 즉, 전압값과 그 대응하는 논리값 사이의 할당 방식은 일 실시형태를 설명하기 위해 논의된 것일 뿐, 사용될 수 있는 할당 방식의 유형을 제한하려고 의도된 것이 아니다. 예를 들어, 논리값 "0"은 전압값 "0"으로 저장될 수 있는 반면, 논리값 "7"은 전압값 "V7"로 저장된다. 그래프(403)는 상이한 논리값을 나타내는데 상이한 전압값이 사용될 수 있는 하나의 예시적인 방식을 캡처한다. 추가적으로, 본 문서에서 논의된 임의의 할당 방식은 예로서 고려된 것일 뿐, 본 발명을 제한하는 예를 구성하는 것은 아니다.
3T DRAM 셀(205)의 판독 동작 동안, 판독 워드 라인(RWL)(247)은 높은 상태로 가고, 트랜지스터(241)를 턴온하고 판독 비트 라인(RBL)을 저장 트랜지스터(239)와 직렬인 액세스 트랜지스터(241)를 통해 접지에 결합시킨다. 저장 트랜지스터(239)를 통해 흐르는 전류량(iDS)은 게이트에 저장된 V데이터(2901)의 전압값에 의존한다. 다시 말해, 저장 트랜지스터(239)는 게이트에 저장된 V데이터(2901)의 전압값에 대응하는 크기를 갖는 전류 소스(2913)로 볼 수 있다. 따라서, 직렬 구조(2905)로서 다이어그램(2907)에 도시된 2개의 직렬 연결된 트랜지스터(241 및 239)는 저장 트랜지스터(239)를 대신하는 가변 전류 소스(2913)를 포함하는 다이어그램(2909)에 도시된 대응하는 직렬 구조(2911)로 볼 수 있다. 이 구성에서, 가변 전류 소스(2913)를 통해 흐르는 전류는 판독 비트 라인(RBL)으로부터 접지로 흐르기 때문에, 가변 전류 소스(2913)는 본 명세서에서 가변 전류 싱크(variable current sink)(2913)로도 지칭된다.
가변 전류 소스(2913)의 크기는 V데이터(2901)의 전압값에 의존한다. VGS의 다른 값에 대해 그래프(305)에 도시된 다른 VGS 곡선을 상기하자. VGS의 더 높은 전압값(예를 들어, 곡선(325))은 VGS의 더 낮은 전압값(예를 들어, 곡선(317))보다 더 큰 전류 크기에 대응한다. 이것은 V데이터(2901)의 각각의 전압값(V0, V1, ..., V7)에 대응하는 각각의 전류 크기(I0, I1, ..., I7)를 나타내는 다이어그램(2903)으로 표현된다. 각각의 이러한 전류값은 각각의 전압값의 전위 분포의 결과 그래프(2903)에서 개별 벨 곡선으로서 표현된다.
다음의 몇몇 도면은 메모리 셀에 저장된 논리값과 이후 상관될 수 있는, 메모리 셀에 저장된 V데이터의 전압값을 결정하는 데 사용될 수 있는 선택된 메모리 셀 전류의 크기(즉, 가변 전류 소스(2913)의 값)를 결정하기 위한 실시형태를 도시한다.
이제 도 30을 참조하면, 방전 시간 회로를 이용하는 선택된 메모리 셀 전류의 크기를 결정하기 위한 일 실시형태(3001)가 도시되어 있다. 이 구성에서, 판독 비트 라인(RBL)(3019)에는 상부 전력 공급원(VDD)에 연결된 고정된 바이어스 전류 소스(3011)가 로딩된다. 판독 워드 라인(RWL)(247)이 활성일 때(예를 들어, 높은 상태로 구동될 때), 선택된 메모리 셀에서 가변 전류 싱크(2913)는 판독 비트 라인(RBL)(3019)에 결합되고, 판독 비트 라인(RBL)(3019)으로부터 전류를 싱크한다. 고정된 바이어스 전류 소스(3011)는 판독 비트 라인(RBL)(3019)에 전류 소스를 제공한다. 고정된 바이어스 전류 소스(3011), 가변 전류 싱크(2913)의 상호 작용 및 판독 액세스 트랜지스터(241)의 실제 특성은 판독 비트 라인(RBL)(3019) 상의 결과 전압을 결정하기 위해 결합된다. 특히, 판독 비트 라인(RBL)(3019)의 전압은 고정된 바이어스 전류(3011) 및 가변 전류 싱크(2913) 중 더 큰 것에 의해 주로 결정될 것인데, 이는 이들 2개의 전류 중 더 큰 전류가 더 작은 전류를 압도하고 판독 비트 라인(RBL)(3019)의 전압을 더 큰 크기의 전류 장치로 구동하기 때문이다.
선택적인 전류 분배기 트랜지스터(3020)는 고정된 바이어스 전류(3011)와 가변 전류 싱크(2913) 사이의 크기의 차이에 기초하여 판독 비트 라인(3019)의 전압을 보다 결정적으로 설정하기 위해서 뿐만 아니라, 판독 비트 라인(3019)에서의 전압 변동을 제한하기 위해 포함될 수 있다. 다시 말해, 다이오드에 연결된 트랜지스터(3020)는 그 특성 I-V 곡선에서 더 높게 동작할 것이기 때문에, 판독 비트 라인(3019)으로 흐르는 순 전류가 증가함에 따라 판독 비트 라인(3019)의 전압은 증가할 것이다.
판독 비트 라인(RBL)(3019)의 전압은 본 명세서에서 전술한 방전 시간 기술을 사용하여 결정될 수 있다. 이 실시형태에서, 감지 회로(즉, 방전 회로)(2620)는 방전 노드(3030)와 접지 사이에 직렬로 연결된 2개의 N-채널 트랜지스터(2626 및 2624)를 포함한다. 트랜지스터(2626)의 게이트 단자는 판독 비트 라인(3019)에 결합되고, 트랜지스터(2624)의 게이트 단자는 노드(3018)에서 운반되는 인에이블 신호(EN)에 결합된다. 게이트 단자에 결합된 인에이블 신호(EN)가 비활성(예를 들어, 낮은 상태)인 경우, 제3 P-채널 트랜지스터(2622)는 방전 노드(3030)를 VDD에 결합시킨다. 도 8과 관련된 설명과 유사하게, 인에이블 신호(EN)가 활성(예를 들어, 높은 상태)인 경우, 방전 노드(3030)는 판독 비트 라인(3019)의 전압에 기초한 율로 방전될 것이며, 여기서 이 전압은 전술한 바와 같이 마찬가지로 선택된 메모리 셀 내 가변 전류 싱크(2913)를 통해 흐르는 전류(I데이터)에 의존한다.
도 15 또는 도 34와 관련하여 본 명세서에 기술된 방전 시간 회로(3032)는 방전 노드(3030)에 결합되고, 노드(3034)에서 운반되는 스트로브 클록 신호(스트로브 CLK)에 의해 구동되어, 선택된 메모리 셀(2911)을 통해 전류의 크기를 반영하는 디지털 출력을 생성할 수 있다.
이제 도 31을 참조하면, 가변 바이어스 전류 부하 장치 및 비교기를 이용하는 선택된 메모리 셀 전류의 크기를 결정하기 위한 일 실시형태(3101)가 도시되어 있다. 이 실시형태에서, 판독 비트 라인(RBL)(3119)에는 상부 전력 공급원(VDD)에 연결된 가변 바이어스 전류 소스(3111)가 로딩된다. 판독 워드 라인(RWL)(247)이 높은 상태로 구동될 때, 선택된 메모리 셀의 가변 전류 소스(2913)는 판독 비트 라인(RBL)(3119)에 결합되고, 판독 비트 라인(RBL)(3119)으로부터 전류를 싱크하는 반면, 가변 바이어스 전류 소스(3111)는 전류를 판독 비트 라인(RBL)(3119)에 공급한다. 가변 바이어스 전류 소스(3111)와 가변 전류 소스(2913)의 상대적인 크기는 판독 비트 라인(RBL)(3119) 상의 결과 전압을 주로 결정하는데, 이는 이들 2개의 전류 중 더 큰 전류가 더 작은 전류를 압도하고 판독 비트 라인(RBL)(3119)의 전압을 더 큰 전류 소스로 구동하기 때문이다. 예를 들어, 가변 바이어스 전류(3111)의 크기가 가변 전류 소스(2913)의 크기보다 더 큰 경우 판독 비트 라인(RBL)(3119)의 전압은 (판독 비트 라인(RBL)(3119) 내로 흐르는 순 전류가 있기 때문에) 증가하는데, 이는 전압이 VDD 전압 레벨에 도달할 때까지 증가하거나 또는 전압이 감소하는 것과 함께 이를 통과하는 정전류가 비-이상적인(non-ideality) 것으로 인해 가변 바이어스 전류(3111)의 크기가 감소할 때까지 증가한다. 역으로, 가변 바이어스 전류(3111)의 크기가 가변 전류 소스(2913)의 크기보다 더 작으면, 판독 비트 라인(RBL)(3119)의 전압은 (판독 비트 라인(RBL)(3119) 밖으로 흐르는 순 전류가 있기 때문에) 감소하는데, 이는 전압이 접지(예를 들어, VSS) 전압 레벨에 도달할 때까지 감소하거나 또는 전압이 감소함에 따라 정전류값이 비-이상적인 것으로 인해 (예를 들어, 트랜지스터(239)가 더 이상 포화 영역에서 동작하지 않고 오히려 VDS가 감소함에 따라 선형 영역에서 동작하는 것으로 인해) 가변 전류 소스(2913)의 크기가 감소할 때까지 감소한다.
판독 비트 라인(RBL)(3119)의 전압은 본질적으로 2개의 전류 소스 중 더 큰 전류 소스에 기초하여 비교적 높은 전압(거의 VDD) 또는 비교적 낮은 전압(거의 접지)으로 구동되기 때문에, 판독 비트 라인(RBL)(3119)의 전압은 일반적으로 VDD와 접지 사이의 기준 전압 및 간단한 비교기(3121)에 의해 결정될 수 있다. 판독 비트 라인(RBL)(3119)은 기준 전압(3123)과 비교되고, 비교기의 출력은 판독 비트 라인이 기준 전압(3123)보다 더 높은지 또는 더 낮은지 여부를 나타낸다. 일부 실시형태에서, 기준 전압은 VDD와 접지 사이의 거의 중간 지점에 있을 수 있다.
가변 바이어스 전류 소스(3111)의 크기는 연속적인 값으로 변화될 수 있고, 선택된 메모리 셀의 가변 전류 소스(2913)를 통한 전류의 값을 결정하기 위해 각각의 연속적인 값마다 새로운 비교가 수행된다. 이것은 인접한 셀 전류 크기 쌍들 사이에 각각의 크기(I바이어스1, I바이어스2, ..., I바이어스6)를 갖는 바이어스 전류(I바이어스)의 값을 도시하는 다이어그램(3103)에 도시되어 있다. 예를 들어, 가변 바이어스 전류(3111)가 (I3과 I4 사이의 크기를 갖는) I바이어스3의 값으로 설정되면, 비교기(3121) 출력은 메모리 셀 전류(즉, 가변 전류 소스(2913))가 I바이어스3보다 더 작은지(즉, I0, I1, I2 또는 I3) 또는 I바이어스3보다 더 큰지(즉, I4, I5, I6 또는 I7) 여부를 나타낼 것이다. 유사하게, 가변 바이어스 전류(3111)가 (I4와 I5 사이의 크기를 갖는) I바이어스4의 값으로 설정되면, 비교기(3121) 출력은 메모리 셀 전류가 I바이어스4보다 더 작은지 또는 더 큰지 여부를 나타낼 것이다.
일부 실시형태에서, 가변 바이어스 전류 소스(3111)는 가변 전류 소스(2913)를 통한 메모리 셀 전류의 크기를 결정하기 위해 최저값(I바이어스1)으로부터 최고값(I바이어스6)으로 증분식으로 변할 수 있다. 이러한 기술은 메모리 셀 전류를 결정하기 위해 바이어스 전류(I바이어스)의 모든 가능한 값을 통한 선형 검색으로 볼 수 있다. 일부 실시형태에서, 가변 바이어스 전류(3111)는 필요한 비교의 수를 감소시키기 위해 이진 검색 방식으로 변경될 수 있다. 이러한 이진 탐색에서, I바이어스 전류는 가능한 값의 범위 내에서 중간값으로 설정될 수 있고 비교가 수행될 수 있다. 비교 결과에 따라 그 다음 비교에 사용될 바이어스 전류값이 결정된다. 각각의 비교는 나머지 선택 사항의 절반을 제거하므로 총 비교 수를 크게 줄일 수 있다. 8개의 가능한 전류 크기의 경우, 선형 검색은 메모리 셀 전류를 결정하기 전에 최대 7번의 비교를 요구할 수 있는 반면, 이진 검색은 단지 3번의 비교를 요구한다. 예시적인 이진 검색 방법은 도 33과 관련하여 아래에 더 설명된다. 전류 크기 대신에 전압 크기를 변화시키는 것을 포함하는 다른 이진 검색 기술도 고려된다는 것을 주목해야 한다. 예를 들어, 전류를 변화시키는 대신 트랜지스터에 인가되는 전압이 변화될 수 있다. 기존 NVM 메모리의 다른 예에서, 워드 라인 전압은, 다중 레벨 메모리 셀에 저장된 데이터를 결정하는 데 필요한 비교 횟수를 줄이기 위해, 판독 동작 동안 워드 라인 전압을 증분식으로 단조 증가 또는 감소시키기보다는 이진 탐색을 사용하여 변화될 수 있다. 또한, 워드 라인 전압 또는 다른 감지 관련 회로 노드 전압이 단조 증가 또는 감소하는 것으로 도시된 전술된 임의의 실시형태에서 이진 검색이 이용될 수 있다.
이제 도 32를 참조하면, 가변 바이어스 전류 부하 장치 및 비교기를 이용하지만, 비교기에 입력되는 감지 라인 상의 전압이 변동하는 것을 제한하기 위해 한 쌍의 캐스코드 트랜지스터(cascode transistor)를 더 포함하는 다른 실시형태(3201)가 도시되어 있다. 이 실시형태에서, 가변 바이어스 전류 소스(3211)는 상부 전력 공급원(VDD)에 연결되고, 가변 바이어스 전류 소스(3211)와 감지 노드(3231) 사이에 제1 캐스코드 트랜지스터(3229)가 결합된다. 제2 캐스코드 트랜지스터(3225)는 감지 노드(3231)와 판독 비트 라인(RBL)(3219) 사이에 결합된다. 비교기(3221)는 감지 노드(3231)를 기준 전압(3223)과 비교하여 비교기 출력을 적절히 생성한다.
이전과 같이, 판독 워드 라인(RWL)(247)이 높은 상태로 구동될 때, 선택된 메모리 셀의 가변 전류 소스(2913)는 판독 비트 라인(RBL)(3219)으로부터 전류를 싱크하는 반면, 가변 바이어스 전류 소스(3211)는 감지 노드(3231) 및 판독 비트 라인(RBL)(3219)으로 전류를 공급한다. 이들 2개의 전류 중 더 큰 전류가 더 작은 전류를 압도하고, 감지 노드(3231)의 전압을 더 큰 전류 소스로 구동할 것이다. 그러나, 2개의 캐스코드 트랜지스터(3225, 3229)는 감지 노드(3231) 및 판독 비트 라인(RBL)(3219)의 전압이 변동하는 것을 제한하는 역할을 한다. 예를 들어, 가변 바이어스 전류 소스(3211)의 크기가 가변 전류 소스(2913)의 크기보다 더 크면, 감지 노드(3231)의 전압이 증가할 것이지만, 감지 노드(3231)의 전압이 캐스코드 트랜지스터(3229)의 게이트 상의 V바이어스1 전압 아래 임계 전압값에 도달할 때 종료될 것이다. 유사하게, 판독 비트 라인(RBL)(3219)의 전압은 증가할 것이지만, 그 전압이 캐스코드 트랜지스터(3225)의 게이트 상의 V바이어스2 전압 아래 임계 전압값에 도달할 때 종료할 것이다. 판독 비트 라인(RBL)(3219) 및 감지 노드(3231)는 모두 매우 높은 커패시턴스를 가질 수 있기 때문에, 전압이 변동하는 것을 제한하면 사이클 간 성능을 향상시킬 수 있다.
캐스코드 트랜지스터는 두 전류 소스에 걸쳐 전압 극단을 제한하는 추가적인 유리한 양태를 가지며, 이는 정전류값의 이상성을 개선시킨다. 예를 들어, 캐스코드 트랜지스터(3225)는 판독 비트 라인(RBL)(3219) 상의 전압의 상위값을, V바이어스2의 크기에서 트랜지스터(3225)의 임계 전압을 뺀 것으로 제한한다. 캐스코드 트랜지스터(3225)가 존재하지 않으면, 판독 비트 라인(3219) 상의 최대 전압(및 이에 대응하여 가변 전류 소스(2913)에 걸친 전압)은 훨씬 더 높은 전압으로 증가할 것이다. 캐스코드 트랜지스터(3225)를 포함하는 것에 의해, 판독 비트 라인(3219) 상의 최대 전압(및 이에 대응하여 가변 전류 소스(2913)에 걸친 전압)은 훨씬 더 작은 범위 내에 유지되고, 가변 전류 소스(2913)의 정전류의 이상성을 개선시킨다.
동작 동안, 감지 노드(3231)의 전압은 기준 전압(3223)보다 다소 더 높거나 기준 전압(3223)보다 다소 더 낮은 전압으로 구동된다. 비교기(3221)는 감지 노드(3231)를 기준 전압(3223)과 비교하여 감지 노드(3231)가 기준 전압(3223)보다 더 높은지 또는 더 낮은지 여부를 나타내는 출력을 생성한다.
이전과 같이, 가변 바이어스 전류(3211)의 크기는 연속적인 값으로 변화될 수 있고, (직렬 쌍(2911)으로 표시된) 선택된 메모리 셀의 가변 전류 소스(2913)를 통한 전류의 값을 결정하기 위해, 각각의 연속적인 값마다 새로운 비교가 수행된다. 이것은 셀 전류의 가능한 값의 인접한 쌍들 사이에 각각의 크기(I바이어스1, I바이어스2, ..., I바이어스6)를 갖는 바이어스 전류(I바이어스)의 값을 나타내는 다이어그램(3203)에 도시되어 있다. 일부 실시형태에서, 가변 바이어스 전류(3211)는 메모리 셀 전류를 결정하기 위해 선형 검색을 구현하도록 증분식으로 변화될 수 있다. 일부 실시형태에서, 가변 바이어스 전류(3211)는 필요한 비교의 횟수를 감소시키기 위해 이진 검색 방식으로 변화될 수 있다.
이제 도 33을 참조하면, 이러한 이진 검색을 수행하기 위한 일반화된 예시적인 방법(3300)이 설명된다. 이 예에서, 판독 전류의 8개의 가능한 값을 I1, I2, ..., I8라고 하고, 가능한 판독 전류값의 인접한 쌍들 사이에 각각 개재된 7개의 바이어스 전류값을 I바이어스1, I바이어스2, ..., I바이어스7라고 가정한다. 절차는 시작 블록(3302)에서 시작한다. 블록(3304)에서, 변수(N)는 판독 전류의 가능한 값의 수로 설정되고, 이 수는 이 예에서는 8의 값으로 설정된다. 또한 변수(i)는 N/2로 설정되고, 이 예에서는 4의 값으로 설정된다.
이후, 흐름은 블록(3306)으로 진행하고, 이 블록은 판독 전류를 I바이어스 전류와 비교한다. 이 시점에서 선택된 바이어스 전류는 바이어스 전류의 중간값이고 이는 I바이어스4이다. 판독 전류가 I바이어스 전류보다 더 작은 경우, 판정 블록(3308)은 흐름을 블록(3310)으로 보내고, 여기서 이 블록은 이진 검색이 완료되었는지 여부를 결정하기 위한 검사를 수행한다. 이 시점에서, 물론, N이 8의 값을 가지므로 완료되지는 않는다. 따라서 흐름은 블록(3312)으로 진행하고, 여기서 이 블록은 N을 이전 값의 절반으로 설정하고, i를 이전 값에서 N/2를 뺀 값으로 설정한다. 이것은 판독 전류의 나머지 가능한 값의 수를 절반으로 줄이고 나머지 가능한 값의 새로운 범위의 중간에 새로운 바이어스 전류를 설정하는 효과를 갖는다. 이 예의 가정 하에서, 이 시점에서 N=4의 값, i=2의 값, 및 선택된 바이어스 전류는 이제 I바이어스2이다. 그런 다음, 흐름은 블록(3306)으로 돌아가서 판독 전류를 I바이어스2 전류와 비교하는 것을 수행한다.
판독 전류가 I바이어스2 전류보다 더 큰 경우, 판정 블록(3308)은 흐름을 블록(3316)으로 보내고, 여기서 이 블록은 이진 검색이 완료되었는지를 결정하기 위한 검사를 수행한다. 지금까지의 가정 하에서 이 시점에서 N/2는 2의 값을 가지므로 검색이 완료되지 않았다. 따라서 흐름은 블록(3318)으로 진행하고 여기서 이 블록은 N을 이전 값의 절반으로 설정하고, i를 이전 값에 N/2를 더한 값으로 설정한다. 이것은 판독 전류의 나머지 가능한 값의 수를 절반으로 줄이고 나머지 가능한 값의 새로운 범위의 중간에 새로운 바이어스 전류를 설정하는 효과를 갖는다. 지금까지의 가정 하에서, 이 시점에서 N=2의 값, i=3의 값, 및 선택된 바이어스 전류는 이제 I바이어스3이다.
이후 흐름은 블록(3306)으로 돌아가서 판독 전류를 (예를 들어, 이제 I바이어스3으로 설정된) I바이어스 전류와 다시 비교하는 것을 수행한다. 판독 전류가 I바이어스 전류보다 더 작은 경우, 판정 블록(3308)은 흐름을 블록(3310)으로 보내고 여기서 이진 검색이 완료되었는지를 결정한다. 이 시점에서 N/2는 1의 값을 갖고 검색이 완료된다. 따라서, 흐름은 블록(3314)으로 진행하고, 여기서 이 블록은 판독 전류가 I판독(i)의 값(예를 들어, 이 예에서는 I판독3)을 갖는 것으로 간주하고 절차는 종료 블록(3322)에서 종료된다. 대안적으로, 판독 전류가 (예를 들어, 이제 I바이어스3으로 설정된) I바이어스 전류보다 더 큰 경우, 판정 블록(3308)은 흐름을 블록(3316)으로 보내고, 여기서 이 블록은 마찬가지로 이진 검색이 완료된 것으로 결정한다. 따라서, 흐름은 블록(3320)으로 진행하고, 여기서 이 블록은 판독 전류가 I판독(i+1)의 값(예를 들어, 이 예에서 I바이어스4)을 갖는 것으로 간주하고 절차는 종료 블록(3222)에서 종료된다.
이러한 이진 검색의 많은 세부 사항은 일반적인 기술을 벗어나지 않고 변경될 수 있다. 예를 들어, N개의 가능한 값에 대한 아래 첨자 표기법은 1에서 N까지 이어지거나 또는 0에서 N-1까지 이어지거나 또는 일부 다른 방식으로 실행될 수 있으며, 특정 방법 블록의 특정 세부 사항이 이에 따라 적절히 수정된다. 그럼에도 불구하고, 이러한 이진 검색은 각각의 비교에서 가능한 값의 절반을 제거하고, 그 다음 비교 전에 기준 전류(즉, 바이어스 전류)를 가능한 값의 나머지 범위의 중간 지점 또는 중간 지점 부근의 새로운 값으로 재설정하는 기능을 한다.
도 9, 도 10, 도 12 등의 실시형태와 같은 본 명세서에 기술된 몇몇 실시형태는 활성화 기능 또는 임계값 기능 또는 가중 기능(weighted function) 또는 로지스틱 기능(logistic function)과 같은 기능을 구현하기 위해 사용될 수 있다. 즉, 본 명세서에서 논의된 몇몇 실시형태에서, 활성화 기능은 입력 또는 입력 세트가 주어지면 V데이터가 저장된 저장 노드의 출력을 한정할 수 있다. 적용되는 특정 활성화 기능 또는 로지스틱 기능은 여러 가지이며 다양하다. 또한, 본 명세서에서 논의된 몇몇 실시형태는 산술 또는 논리 동작을 수행하는데 사용될 수 있다.
이해할 수 있는 바와 같이, 본 명세서에 기술된 많은 실시형태는 내부에 저장된 데이터값에 따라 변하는 임피던스를 갖는 메모리 셀(즉, 가변 임피던스 메모리 셀)을 포함한다. 데이터값은 관련 회로 노드(즉, 신호 노드), 예를 들어, 비트 라인, 판독 비트 라인 등의 가변 시간 지연에 기초하여 메모리 셀로부터 판독된다. 일부 실시형태에서, 신호 노드는 메모리 셀에 저장된 데이터값에 따라 변하는 율로 방전되고, 이 신호 노드가 특정 값으로 방전되는 시간이 측정될 수 있고, 데이터값은 이 방전 시간 측정으로부터 추론된다. 이 방전 시간 판독 기술은 본 명세서에 언급된 바와 같이 많은 유형의 메모리 회로에 이용될 수 있는데, 특히 PN 접합 메모리 장치, 저항 메모리 장치, 자기 저항 메모리 장치 및 스핀 토크 메모리 장치를 포함하고, 실리콘, 탄소(예를 들어 탄소 나노 튜브) 또는 다른 비-실리콘 반도체 재료에 기초한 메모리 장치를 더 포함하는 휘발성 및 비-휘발성 메모리 기술에 이용될 수 있다. 또한, 방전 시간 판독 기술 및 대응하는 회로에 관한 본 명세서의 내용은, 예를 들어, 하부 전력 공급 노드에 결합된 소스 단자를 갖는 N형 트랜지스터 대신에 상부 전력 공급 노드에 결합된 소스 단자를 갖는 P형 트랜지스터를 갖는 실시형태에서, 비슷한 충전 시간 판독 기술 및 대응하는 회로에도 적용될 수 있다. 결과적으로, 본 명세서에 기술된 이러한 방전 시간 및 충전 시간 기술 및 실시형태는 집합적으로 회로(예를 들어, 판독 회로, 메모리 셀 선택 회로 등)가 다른 노드의 전압에 대응하는 가변율로 하나의 노드(예를 들어, 신호 노드)의 전압 전이를 수행하는 "전이-시간" 기술로 볼 수 있다. 다양한 실시형태에서, 신호 노드는 비트 라인, 판독 비트 라인 및/또는 다른 적절한 회로 노드일 수 있다. 일부 실시형태에서, 이러한 기술은 선택된 메모리 셀 또는 다른 기능 회로의 가변 임피던스에 대응하는 신호 노드 전압 변화의 가변 시간 지연을 결정하는 단계를 포함한다. 일부 실시형태에서, 이러한 기술은 신호값을 제1 노드에 결합시키는 제1 회로로부터 초래되는 제1 노드의 전압에 대응하는 신호 노드 전압 변화의 가변 시간 지연을 결정하는 단계를 포함한다. 일부 실시형태에서, 제1 회로는 1T DRAM 메모리 셀과 같은 메모리 셀일 수 있다. 일부 실시형태에서, 제1 회로는 기능 회로일 수 있다.
전술된 실시형태 중 일부 실시형태에서, 선택된 메모리 셀로부터 데이터를 실제로 감지하기 전에 교정 전이-시간 측정과 같은 교정 동작이 수행된다. 이러한 교정 동작은 주어진 데이터 경로에서 동일한 오프셋이 판독 동작에 영향을 미치는 것과 동일한 방식으로 교정 동작에도 영향을 미치기 때문에 선택된 메모리 셀을 판독할 때 임의의 오프셋(예를 들어, 비교기 오프셋 전압, 트랜지스터 불일치, 저항 불일치 등)의 영향을 제거할 수 있다. 이것은 특히 매우 낮은 전압에서 동작하는 극단적으로 확장된 트랜지스터를 통합하는 최신 공정에 유용하다.
상기 개시 내용에 따라, 다음의 조항에서 열거된 예들이 구체적으로 고려되고, 본 발명을 제한하지 않는 예의 세트로서 의도된다.
조항 1. 회로 장치로서,
인에이블될 때, 신호값을 제1 노드에 결합하도록 구성된 제1 회로; 및
상기 제1 노드에 결합된 입력을 갖는 판독 회로로서, 상기 제1 노드의 전압에 대응하는 가변율로 신호 노드의 전압 전이를 수행하고, 상기 신호 노드의 전이-시간 측정에 기초하여 상기 신호값을 결정하도록 구성되는 상기 판독 회로를 포함하는, 회로 장치.
조항 2. 조항 1에 있어서,
상기 판독 회로는, 상기 신호값이 상기 제1 노드에 결합되기 전에는, 상기 제1 노드의 기준 상태를 교정하기 위해 상기 신호 노드의 교정 전이-시간 측정을 수행하도록 구성되고, 상기 신호값이 상기 제1 노드에 결합된 후에는, 상기 신호 노드의 제2 전이-시간 측정을 수행하도록 더 구성되고, 상기 신호값을 결정하기 위해 상기 제2 전이-시간 측정을 상기 교정 전이-시간 측정과 비교하도록 더 구성된, 회로 장치.
조항 3. 조항 1 또는 조항 2에 있어서,
상기 제1 회로는 기능 회로를 포함하고;
상기 제1 노드는 상기 기능 회로의 출력 노드를 포함하는, 회로 장치.
조항 4. 조항 1 내지 조항 3 중 어느 한 항에 있어서, 상기 기능 회로는 산술 회로를 포함하는, 회로 장치.
조항 5. 조항 1 내지 조항 4 중 어느 한 항에 있어서, 상기 기능 회로는 논리 회로를 포함하는, 회로 장치.
조항 6. 조항 1 내지 조항 5 중 어느 한 항에 있어서, 상기 기능 회로는 로지스틱 회로를 포함하는, 회로 장치.
조항 7. 조항 1 내지 조항 6 중 어느 한 항에 있어서, 상기 판독 회로는,
상기 신호 노드에 결합된 입력을 갖고, 공통 스트로브 클록에 응답하는 복수의 레지스터 각각에 각각 결합된 복수의 지연 스테이지를 포함하는 지연 라인을 갖는 전이-시간 측정 회로를 포함하는, 회로 장치.
조항 8. 조항 1 내지 조항 7 중 어느 한 항에 있어서,
상기 제1 회로는 메모리 셀을 포함하고;
상기 제1 노드는 비트 라인을 포함하는, 회로 장치.
조항 9. 조항 1 내지 조항 8 중 어느 한 항에 있어서,
상기 메모리 셀은, 연관된 워드 라인에 결합된 제1 단자를 갖고, 상기 비트 라인에 결합된 제2 단자를 갖는 1T DRAM 메모리 셀을 포함하고;
상기 신호 노드는 판독 비트 라인 노드를 포함하고;
상기 판독 회로는 상기 비트 라인에 결합된 입력 및 상기 판독 비트 라인에 결합된 출력을 갖는 판독 방전 회로를 더 포함하는, 회로 장치.
조항 10. 조항 1 내지 조항 9 중 어느 한 항에 있어서, 상기 판독 회로는,
상기 신호 노드에 결합된 입력을 갖고, 공통 스트로브 클록에 응답하여 복수의 레지스터 각각에 각각 결합된 복수의 지연 스테이지를 포함하는 지연 라인을 갖는 방전 시간 측정 회로; 및
상기 비트 라인의 기준 상태를 수립하고, 상기 판독 비트 라인을 사전 충전된 전압으로 사전 충전하도록 구성된 사전 충전 및 등화 회로를 포함하되;
상기 기준 상태는 VDD와 접지 사이의 중간 전압을 포함하는, 회로 장치.
조항 11. 조항 1 내지 조항 10 중 어느 한 항에 있어서, 상기 방전 시간 측정 회로는,
상기 판독 비트 라인에 결합된 입력을 갖고, 상기 지연 라인에 결합된 출력을 갖는 입력 스테이지를 더 포함하되, 상기 입력 스테이지는 상기 판독 비트 라인이 사전 충전된 전압의 미리 결정된 백분율로 떨어졌을 때 그 출력에 타이밍 신호를 생성하도록 구성된, 회로 장치.
조항 12. 조항 1 내지 조항 11 중 어느 한 항에 있어서, 상기 사전 충전 및 등화 회로는,
인에이블될 때, 상기 비트 라인을 접지 전압으로 사전 충전하기 위한 제1 트랜지스터;
인에이블될 때, 제2 비트 라인을 VDD 전압으로 사전 충전하기 위한 제2 트랜지스터;
인에이블될 때, 상기 비트 라인과 이에 인접한 비트 라인을 함께 결합하여 VDD/2와 실질적으로 같은 전압에서 상기 비트 라인의 전압을 수립하기 위한 제3 트랜지스터; 및
인에이블될 때, 상기 판독 비트 라인을 VDD 전압으로 사전 충전하기 위한 제4 트랜지스터를 포함하는, 회로 장치.
조항 13. 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법으로서,
제1 회로가 신호값을 제1 노드에 결합시키는 단계; 및
상기 제1 노드에 결합된 입력을 갖는 판독 회로를 사용하여, 상기 제1 노드의 전압에 대응하는 가변율로 신호 노드의 전압 전이를 수행하는 단계; 및
상기 판독 회로를 사용하여, 상기 신호 노드의 전이-시간 측정에 기초하여 상기 신호값을 결정하는 단계를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
조항 14. 조항 13에 있어서, 상기 결정하는 단계는,
상기 제1 회로를 인에이블하기 전에, 상기 제1 노드에 대한 기준 상태 및 상기 신호 노드에 대한 사전 충전된 상태를 수립하는 단계; 그런 다음
상기 판독 회로를 사용하여, 상기 신호 노드의 교정 전이-시간 측정을 수행하여 상기 제1 노드의 기준 상태를 교정하는 단계; 그런 다음
상기 제1 노드에 대한 기준 상태 및 상기 신호 노드에 대한 사전 충전된 상태를 재수립하는 단계; 그런 다음
상기 제1 회로가 상기 신호값을 상기 제1 노드에 결합시키는 단계; 그런 다음
상기 판독 회로를 사용하여, 상기 신호 노드의 제2 전이-시간 측정을 수행하는 단계; 그런 다음
상기 제2 전이-시간 측정을 상기 교정 전이-시간 측정과 비교하여 상기 신호값을 결정하는 단계를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
조항 15. 조항 13 또는 조항 14에 있어서,
상기 제1 회로는 기능 회로를 포함하고;
상기 제1 노드는 상기 기능 회로의 출력 노드를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
조항 16. 조항 13 내지 조항 15 중 어느 한 항에 있어서, 상기 기능 회로는 산술 회로, 논리 회로 또는 로지스틱 회로 중 적어도 하나를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
조항 17. 조항 13 내지 조항 16 중 어느 한 항에 있어서,
상기 제1 회로는 메모리 셀을 포함하고;
상기 제1 노드는 비트 라인을 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
조항 18. 조항 13 내지 조항 17 중 어느 한 항에 있어서,
상기 메모리 셀은, 연관된 워드 라인에 결합된 제1 단자를 갖고 상기 비트 라인에 결합된 제2 단자를 갖는 1T DRAM 메모리 셀을 포함하고;
상기 신호 노드는 판독 비트 라인 노드를 포함하고;
상기 판독 회로는 상기 비트 라인에 결합된 입력 및 상기 판독 비트 라인에 결합된 출력을 갖는 판독 방전 회로를 더 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
조항 19. 조항 13 내지 조항 18 중 어느 한 항에 있어서, 상기 판독 회로는,
상기 신호 노드에 결합된 입력을 갖고, 공통 스트로브 클록에 응답하여 복수의 레지스터 각각에 각각 결합된 복수의 지연 스테이지를 포함하는 지연 라인을 갖는 방전 시간 측정 회로; 및
상기 비트 라인의 기준 상태를 수립하고, 상기 판독 비트 라인을 사전 충전된 전압으로 사전 충전하도록 구성된 사전 충전 및 등화 회로를 포함하되;
상기 기준 상태는 VDD와 접지 사이의 중간 전압을 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
조항 20. 조항 13 내지 조항 19 중 어느 한 항에 있어서, 상기 방전 시간 측정 회로는,
상기 판독 비트 라인에 결합된 입력을 갖고, 상기 지연 라인에 결합된 출력을 갖는 입력 스테이지를 더 포함하되, 상기 입력 스테이지는 상기 판독 비트 라인이 사전 충전된 전압의 미리 결정된 백분율로 떨어졌을 때 그 출력에 타이밍 신호를 생성하도록 구성된, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
"일 실시형태", "실시형태", "일부 실시형태", "다양한 실시형태" 등과 같은 언급은 특정 요소 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함되는 것을 나타낸다. 이들 어구가 다양한 곳에 나타날 수 있지만, 이들 어구는 반드시 동일한 실시형태 또는 예를 지칭하는 것은 아니다.
본 명세서에 사용된 용어와 관련하여, 많은 노드 명칭 및 신호 명칭은 유사한 노드와 신호(예를 들어, WL0 및 WL1)의 별개의 것을 보다 잘 구별하기 위해 아래 첨자를 포함하는데, 이러한 사용법은 이 기술 분야에서 잘 이해되는 것이다. 그럼에도 불구하고, 본 명세서에서 이러한 아래 첨자 없이 의도치 않게 사용한 것은, 문맥상 명백히 요구되지 않는 한, 동일한 명칭(예를 들어, V바이어스 및 V바이어스)의 아래 첨자 형태에 대해 임의의 차이를 부여하려고 의도된 것이 아니다. 또한, 본 명세서에서 소문자 부분을 포함하는 용어를 사용한 것은, 문맥상 명확히 요구되지 않는 한, 동일한 명칭(예를 들어, VTH 및 Vth)의 대문자 형태에 대해 임의의 차이를 부여하려고 의도된 것이 아니다.
본 명세서에 사용된 용어와 관련하여, 이 기술 분야에 통상의 지식을 가진 자라면 회로 내의 다양한 신호 및 노드를 포함하는 회로의 동작을 설명할 때 여러 표현 중 임의의 것을 또한 동일하게 사용할 수 있다는 것을 이해할 수 있을 것이다. 논리 신호이든 또는 보다 일반적인 아날로그 신호이든, 임의의 종류의 신호는 회로 내 노드의 전압 레벨(또는 일부 회로 기술의 경우 전류 레벨)의 물리적 형태를 취한다. 신호가 전선이나 버스에서 운반되는 것으로 생각하는 것이 맞을 수 있다. 예를 들어, 특정 회로 동작을 "회로(10)의 출력이 노드(11)의 전압을 VDD로 구동하여 노드(11)에서 신호(OUT)가 운반되는 것을 선언하는 것"으로 설명할 수 있다. 이것은 정확하지만 다소 성가신 표현이다. 그 결과, 이 기술 분야에서는 이러한 회로 동작을 "회로(10)가 노드(11)를 높은 상태로 구동하는" 것뿐만 아니라 "노드(11)는 회로(10)에 의해 높은 상태로 가고", "회로(10)는 출력(OUT) 신호를 높은 상태로 올리고," "회로(10)는 출력(OUT)을 높은 상태로 구동하는" 것으로 동등하게 기술하는 것으로 잘 알려져 있다. 본 명세서에서 사용된 회로 동작을 설명하기 위해 이러한 간편 어구는 특히 도면의 회로도에서는 다양한 신호 명칭을 대응하는 회로 블록 및 노드와 명확하게 연관시키기 때문에 회로 동작의 상세를 전달하는데 보다 효율적이다. 편의상, CLK 신호를 운반하는 달리 명명되지 않은 노드는 CLK 노드로 지칭될 수 있다. 유사하게, "높은 상태로 올리고", "높은 상태로 구동하고" 및 "충전하고"와 같은 어구는 "낮은 상태로 내리고", "낮은 상태로 구동하고" 및 "방전하고"와 같이 달리 구별되지 않는 한 일반적으로 동의어이다. 이러한 보다 간결한 설명 표현을 사용하면 본 발명을 간결하게 교시하는 것을 향상시킬 수 있는 것으로 생각된다. 이 기술 분야에 통상의 지식을 가진 자라면 이들 및 다른 유사한 어구들 각각이 공통 회로 동작을 설명하기 위해 상호 교환 가능하게 사용될 수 있고, 본 설명에서 변경된 사용법에 미묘한 추론을 부여하지 않아야 한다는 것을 이해할 수 있을 것이다.
절연 게이트 전계 효과 트랜지스터(insulated gate field effect transistor: IGFET)는 제1 전류 취급 단자와 제2 전류 취급 단자 사이에 전류의 흐름을 제어하는 제어 단자를 갖는 것으로 개념화될 수 있다. IGFET 트랜지스터가 드레인, 게이트 및 소스를 갖는 것으로 종종 논의되지만, 대부분의 이러한 장치에서 드레인은 소스와 상호 교환 가능하다. 이것은 트랜지스터의 레이아웃 및 반도체 처리가 종종 대칭이기 때문이다(이는 일반적으로 바이폴라 트랜지스터의 경우에는 그렇지 않다). N-채널 IGFET 트랜지스터의 경우, 일반적으로 더 높은 전압에 있는 전류 취급 단자는 관습적으로 드레인이라고 불린다. 일반적으로 더 낮은 전압에 있는 전류 취급 단자는 관습적으로 소스라고 불린다. (소스 전압에 비해) 게이트 전압이 충분하면 드레인으로부터 소스로 전류가 흐르게 된다. N-채널 IGFET 장치의 수식에서 언급되는 소스 전압은 임의의 주어진 시점에서 드레인 또는 소스 단자 중 더 낮은 전압을 갖는 단자를 가리킨다. 예를 들어, 양방향 CMOS 전송 게이트의 N-채널 장치의 "소스"는 전송 게이트의 양측 중에서 더 낮은 전압을 갖는 측에 의존한다. 대부분의 N-채널 IGFET 트랜지스터의 이러한 대칭성을 반영하기 위해, 제어 단자는 게이트로 간주될 수 있고, 제1 전류 취급 단자는 "드레인/소스"로 지칭될 수 있고, 제2 전류 취급 단자는 "소스/드레인"으로 지칭될 수 있다. 소스 및 드레인 단자는 또한 전도 전극으로 지칭될 수 있다. 드레인과 소스 전압 사이의 극성 및 드레인과 소스 사이의 전류 흐름 방향이 이러한 용어에 의해 암시되는 것은 아니기 때문에, 이러한 설명은 P-채널 IGFET 트랜지스터에 대해서도 동일하게 유효하다. 대안적으로, 하나의 전류 취급 단자는 임의로 "드레인"으로 간주되고, 다른 단자는 "소스"로 간주될 수 있으며, 이 둘은 별개가 아니라 상호 교환 가능한 것으로 암시적으로 이해된다. IGFET 트랜지스터는 일반적으로 MOSFET 트랜지스터(문자 그대로 "금속 산화물 반도체 전계 효과 트랜지스터"의 두문자어)로 지칭된다는 점에 유의해야 하지만, 게이트 재료는 폴리실리콘일 수 있고 또는 금속 이외의 일정 재료일 수 있고, 유전체는 산질화물, 질화물일 수 있고 또는 산화물 이외의 일정 재료일 수 있다. MOS 및 MOSFET와 같은 역사적 레거시 용어를 일반적으로 사용하는 것은 문자 그대로 산화물 유전체를 갖는 금속 게이트 FET만을 의미하는 것으로 해석되어서는 안 된다.
전력 공급원과 관련하여, 회로에 전력을 공급하는데 사용되는 단일 포지티브 전력 공급 전압(예를 들어, 2.5 볼트 전력 공급원)은 종종 "VDD" 전력 공급원이라고 지칭된다. 집적 회로에서, 트랜지스터 및 다른 회로 요소는 VDD 전력 공급원에 동작 가능하게 연결된 VDD 단자 또는 VDD 노드에 실제로 연결된다. "VDD에 결합된" 또는 "VDD에 연결된"과 같은 어구의 구어체 사용은 일반적으로 집적 회로를 사용하는 동안 VDD 전력 공급 전압을 실제로 수신하도록 동작 가능하게 연결된 "VDD 노드에 연결된" 것을 의미하는 것으로 이해된다. 이러한 단일 전력 공급 회로의 기준 전압은 흔히 "VSS"라고 불린다. 트랜지스터 및 다른 회로 요소는 집적 회로를 사용하는 동안 VSS 전력 공급원에 동작 가능하게 연결된 VSS 단자 또는 VSS 노드에 실제로 연결된다. 종종 VSS 단자는 접지 기준 전위 또는 단지 "접지"에 연결된다. 특정 트랜지스터 또는 회로에 의해 "접지"된 노드를 설명하는 것은 (달리 정의되지 않는 한) 트랜지스터 또는 회로에 의해 "낮은 상태로 내리고" 또는 "접지에 연결되는" 것과 동일한 것을 의미한다.
다소 일반화하면, 제1 전력 공급 단자는 종종 "VDD"로 지칭되고, 제2 전력 공급 단자는 종종 "VSS"로 지칭된다. 역사적으로"VDD"라는 용어는 MOS 트랜지스터의 드레인 단자에 연결된 DC 전압을 의미하고, VSS는 MOS 트랜지스터의 소스 단자에 연결된 DC 전압을 의미한다. 예를 들어, 레거시 PMOS 회로는 네거티브 VDD 전력 공급원을 사용한 반면, 레거시 NMOS 회로는 포지티브 VDD 전력 공급원을 사용했다. 그러나 일반적인 사용법은 종종 이러한 레거시를 무시하고, 물론 달리 정의되지 않는 한, 보다 포티지브한 공급 전압에 대해서는 VDD를 사용하고, 보다 네거티브한 (또는 접지) 공급 전압에 대해서는 VSS를 사용한다. "VDD 공급원" 및 "접지"로 기능하는 것으로 회로를 설명하는 것이 반드시 다른 전력 공급 전위를 사용하면 회로가 작동할 수 없다는 것을 의미하는 것은 아니다. 다른 일반적인 전력 공급 단자 명칭은 "VCC"(바이폴라 회로의 역사적인 용어이고, 콜렉터 단자 없이 MOS 트랜지스터와 함께 사용하는 경우에도 종종 +5볼트 전력 공급 전압과 동의어임) 및 "GND" 또는 단지 "접지"이다.
본 명세서의 블록도는 블록들을 연결하는 단일 노드의 용어를 사용하여 설명될 수 있다. 그럼에도 불구하고, 문맥에 의해 요구될 때, 이러한 "노드"는 실제로 차동 신호를 운반하기 위한 한 쌍의 노드를 나타낼 수 있으며, 또는 여러 관련 신호를 운반하거나 또는 디지털 워드를 형성하는 복수의 신호를 운반하기 위한 다수의 별개의 전선(예를 들어, 버스)을 나타낼 수 있는 것으로 이해된다.
개시된 장치 및 기술은 위에서 논의된 실시형태에 비추어 설명되었지만, 이 기술 분야에 통상의 지식을 가진 자라면 또한 본 발명의 내용을 벗어나지 않고 회로에서 특정 치환이 쉽게 이루어질 수 있음을 인식할 수 있을 것이다. 또한, NMOS 트랜지스터를 사용하는 많은 회로는, 논리 극성 및 전력 공급 전위가 반전되는 경우, 이 기술 분야에 알려진 바와 같이 대신 PMOS 트랜지스터를 사용하여 구현될 수 있다. 이러한 맥락에서, CMOS 회로 내의 트랜지스터 전도율 타입(즉, N-채널 또는 P-채널)은 여전히 유사하거나 비슷한 동작을 유지하면서 종종 반전될 수 있다. 또한, 개시된 장치 및 기술의 구현이 반드시 CMOS 기술로 제한되는 것은 아니며, 이에 PN 접합 메모리 장치 및 나노 튜브 장치를 포함하여 NMOS, PMOS, 및 다양한 바이폴라 또는 다른 반도체 제조 기술을 이용하는 구현도 또한 고려된다.
전술한 다양한 기술, 구조 및 방법은 단독으로뿐만 아니라 다양한 조합으로 사용되는 것으로 고려된다. 상기 논의는 본 발명의 원리 및 다양한 실시형태를 설명하기 위해 의도된 것이어서, 본 도면 및 상세한 설명은 본 발명을 제한하는 것이 아니라 예시하는 것으로 고려되어야 하고, 개시된 특정 형태 및 예로 본 발명을 제한하려고 의도된 것이 아닌 것으로 이해되어야 한다. 상기 내용이 완전히 이해되면 이 기술 분야에 통상의 지식을 가진 자에게는 많은 변형과 수정이 자명할 것이다. 다음의 청구범위는 이러한 모든 변형 및 수정을 포함하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 회로 장치로서,
    인에이블될 때, 신호값을 제1 노드에 결합하도록 구성된 제1 회로; 및
    상기 제1 노드에 결합된 입력을 갖는 판독 회로로서, 상기 제1 노드의 전압에 대응하는 가변율(variable rate)로 신호 노드의 전압 전이를 수행하고, 상기 신호 노드의 전이-시간 측정에 기초하여 상기 신호값을 결정하도록 구성된, 상기 판독 회로를 포함하는, 회로 장치.
  2. 제1항에 있어서,
    상기 판독 회로는, 상기 신호값이 상기 제1 노드에 결합되기 전에는, 상기 제1 노드의 기준 상태를 교정하기 위해 상기 신호 노드의 교정 전이-시간 측정을 수행하도록 구성되고, 상기 신호값이 상기 제1 노드에 결합된 후에는, 상기 신호 노드의 제2 전이-시간 측정을 수행하도록 더 구성되고, 상기 신호값을 결정하기 위해 상기 제2 전이-시간 측정을 상기 교정 전이-시간 측정과 비교하도록 더 구성된, 회로 장치.
  3. 제2항에 있어서,
    상기 제1 회로는 기능 회로를 포함하고;
    상기 제1 노드는 상기 기능 회로의 출력 노드를 포함하는, 회로 장치.
  4. 제3항에 있어서, 상기 기능 회로는 산술 회로를 포함하는, 회로 장치.
  5. 제3항에 있어서, 상기 기능 회로는 논리 회로를 포함하는, 회로 장치.
  6. 제3항에 있어서, 상기 기능 회로는 로지스틱 회로를 포함하는, 회로 장치.
  7. 제2항에 있어서, 상기 판독 회로는,
    상기 신호 노드에 결합된 입력을 갖고, 공통 스트로브 클록에 응답하는 복수의 레지스터 각각에 각각 결합된 복수의 지연 스테이지를 포함하는 지연 라인을 갖는 전이-시간 측정 회로를 포함하는, 회로 장치.
  8. 제2항에 있어서,
    상기 제1 회로는 메모리 셀을 포함하고;
    상기 제1 노드는 비트 라인을 포함하는, 회로 장치.
  9. 제8항에 있어서,
    상기 메모리 셀은, 연관된 워드 라인에 결합된 제1 단자를 갖고 상기 비트 라인에 결합된 제2 단자를 갖는 1T DRAM 메모리 셀을 포함하고;
    상기 신호 노드는 판독 비트 라인 노드를 포함하고;
    상기 판독 회로는 상기 비트 라인에 결합된 입력 및 상기 판독 비트 라인에 결합된 출력을 갖는 판독 방전 회로를 더 포함하는, 회로 장치.
  10. 제9항에 있어서, 상기 판독 회로는,
    상기 신호 노드에 결합된 입력을 갖고, 공통 스트로브 클록에 응답하여 복수의 레지스터 각각에 각각 결합된 복수의 지연 스테이지를 포함하는 지연 라인을 갖는 방전 시간 측정 회로; 및
    상기 비트 라인의 기준 상태를 수립하고, 상기 판독 비트 라인을 사전 충전된 전압으로 사전 충전하도록 구성된 사전 충전 및 등화 회로를 포함하되;
    상기 기준 상태는 VDD와 접지 사이의 중간 전압을 포함하는, 회로 장치.
  11. 제10항에 있어서, 상기 방전 시간 측정 회로는,
    상기 판독 비트 라인에 결합된 입력을 갖고, 상기 지연 라인에 결합된 출력을 갖는 입력 스테이지를 더 포함하되, 상기 입력 스테이지는 상기 판독 비트 라인이 사전 충전된 전압의 미리 결정된 백분율로 떨어졌을 때 출력에 타이밍 신호를 생성하도록 구성된, 회로 장치.
  12. 제10항에 있어서, 상기 사전 충전 및 등화 회로는,
    인에이블될 때, 상기 비트 라인을 접지 전압으로 사전 충전하기 위한 제1 트랜지스터;
    인에이블될 때, 제2 비트 라인을 VDD 전압으로 사전 충전하기 위한 제2 트랜지스터;
    인에이블될 때, 상기 비트 라인과 이에 인접한 비트 라인을 함께 결합시켜 VDD/2와 실질적으로 같은 전압에서 상기 비트 라인의 전압을 수립하기 위한 제3 트랜지스터; 및
    인에이블될 때, 상기 판독 비트 라인을 VDD 전압으로 사전 충전하기 위한 제4 트랜지스터를 포함하는, 회로 장치.
  13. 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법으로서,
    제1 회로가 신호값을 제1 노드에 결합시키는 단계; 및
    상기 제1 노드에 결합된 입력을 갖는 판독 회로를 사용하여, 상기 제1 노드의 전압에 대응하는 가변율로 신호 노드의 전압 전이를 수행하는 단계; 및
    상기 판독 회로를 사용하여, 상기 신호 노드의 전이-시간 측정에 기초하여 상기 신호값을 결정하는 단계를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
  14. 제13항에 있어서, 상기 결정하는 단계는,
    상기 제1 회로를 인에이블하기 전에, 상기 제1 노드에 대한 기준 상태 및 상기 신호 노드에 대한 사전 충전된 상태를 수립하는 단계; 그런 다음
    상기 판독 회로를 사용하여, 상기 제1 노드의 기준 상태를 교정하기 위해 상기 신호 노드의 교정 전이-시간 측정을 수행하는 단계; 그런 다음
    상기 제1 노드에 대한 기준 상태 및 상기 신호 노드에 대한 사전 충전된 상태를 재수립하는 단계; 그런 다음
    상기 제1 회로가 상기 신호값을 상기 제1 노드에 결합시키는 단계; 그런 다음
    상기 판독 회로를 사용하여, 상기 신호 노드의 제2 전이-시간 측정을 수행하는 단계; 그런 다음
    상기 신호값을 결정하기 위해 상기 제2 전이-시간 측정을 상기 교정 전이-시간 측정과 비교하는 단계를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
  15. 제14항에 있어서,
    상기 제1 회로는 기능 회로를 포함하고;
    상기 제1 노드는 상기 기능 회로의 출력 노드를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
  16. 제15항에 있어서, 상기 기능 회로는 산술 회로, 논리 회로 또는 로지스틱 회로 중 적어도 하나를 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
  17. 제14항에 있어서,
    상기 제1 회로는 메모리 셀을 포함하고;
    상기 제1 노드는 비트 라인을 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
  18. 제17항에 있어서,
    상기 메모리 셀은, 연관된 워드 라인에 결합된 제1 단자를 갖고 상기 비트 라인에 결합된 제2 단자를 갖는 1T DRAM 메모리 셀을 포함하고;
    상기 신호 노드는 판독 비트 라인 노드를 포함하고;
    상기 판독 회로는 상기 비트 라인에 결합된 입력 및 상기 판독 비트 라인에 결합된 출력을 갖는 판독 방전 회로를 더 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
  19. 제18항에 있어서, 상기 판독 회로는,
    상기 신호 노드에 결합된 입력을 갖고, 공통 스트로브 클록에 응답하여 복수의 레지스터 각각에 각각 결합된 복수의 지연 스테이지를 포함하는 지연 라인을 갖는 방전 시간 측정 회로; 및
    상기 비트 라인의 기준 상태를 수립하고, 상기 판독 비트 라인을 사전 충전된 전압으로 사전 충전하도록 구성된 사전 충전 및 등화 회로를 포함하되;
    상기 기준 상태는 VDD와 접지 사이의 중간 전압을 포함하는, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
  20. 제19항에 있어서, 상기 방전 시간 측정 회로는,
    상기 판독 비트 라인에 결합된 입력을 갖고, 상기 지연 라인에 결합된 출력을 갖는 입력 스테이지를 더 포함하되, 상기 입력 스테이지는 상기 판독 비트 라인이 사전 충전된 전압의 미리 결정된 백분율로 떨어졌을 때 출력에 타이밍 신호를 생성하도록 구성된, 신호값을 결정하기 위해 집적 회로에서 사용하기 위한 방법.
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