JP7274463B2 - 遷移まで時間信号ノード感知を組み込む方法および回路デバイス - Google Patents

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Description

関連出願の相互参照
本出願は、２０１８年３月２９日に出願された、“Ｍｅｍｏｒｙ Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｒｅｌａｔｅｄ Ｍｅｔｈｏｄｓ ｏｆ Ｏｐｅｒａｔｉｏｎ”と題された米国仮特許出願第６２／６５０，０６７号の３５ Ｕ．Ｓ．Ｃ．第１１９条（ｅ）の下での利益を主張するものであり、更に、２０１７年１０月１７日に出願された、“Ｍｅｍｏｒｙ Ｏｐｅｒａｔｉｏｎ”と題された米国仮特許出願第６２／５７３，４６０号の３５ Ｕ．Ｓ．Ｃ．第１１９条（ｅ）の下での利益を主張するものであり、上記開示の各々は、参照によってその全体が本願に組み込まれる。
本開示は、信号ノード感知のための遷移まで時間測定回路を組み込む電子デバイスに関する回路、システム、および動作方法に関し、より具体的には、そのような遷移まで時間測定回路を組み込むメモリデバイスに関する。
メモリは、コンピューティングシステムにおいて、多くの様々な種類の目的のために用いられ得る。たとえば、メモリは、データを格納し、または数学演算を実行するために用いられ得る。これらの様々な目的のために、様々な種類のメモリが用いられ得る。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、低費用かつ高容量メモリの利益を得る状況において用いられてよく、コンピューティングシステムのメインメモリ部品において用いられ得る。ＤＲＡＭは、たとえばスタティックランダムアクセスメモリ（ＳＲＡＭ）などの他の種類のメモリよりも低速であり得る。
一般に、信号ノードにおける電圧変化の時間遅延決定を実行し、電圧変化の原因となる、他のノードにおける対応する信号値を決定する方法、デバイス、およびシステムが開示される。
開示される一実施形態において、回路デバイスは、イネーブルされると第１のノードに信号値を結合するように構成された第１の回路と、第１のノードに結合された入力を有する読出し回路とを含む。読出し回路は、第１のノードの電圧に対応する可変速度で信号ノードの電圧遷移をもたらし、信号ノードの遷移まで時間測定に基づいて信号値を決定するように構成される。いくつかの実施形態において、読出し回路は、信号値が第１のノードに結合される前に、第１のノードの基準条件を較正するために信号ノードの較正遷移まで時間測定を実行するように構成され、更に、信号値が第１のノードに結合された後、信号ノードの第２の遷移まで時間測定を実行するように構成され、更に、信号値を決定するために、第２の遷移まで時間測定を較正遷移まで時間測定と比較するように構成される。いくつかの実施形態において、読出し回路は、信号ノードに結合された入力を有し、共通ストローブクロックに応答する複数のレジスタのうちのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する遷移まで時間測定回路を含む。
開示される別の実施形態において、信号値を決定するための、集積回路において用いる方法が提供される。いくつかの実施形態において、この方法は、第１のノードに信号値を結合するために第１の回路をイネーブルすることを含む。この方法は、第１のノードに結合された入力を有する読出し回路を用いて、第１のノードの電圧に対応する可変速度で信号ノードの電圧遷移をもたらすことも含む。この方法は更に、読出し回路を用いて、信号ノードの遷移まで時間測定に基づいて信号値を決定することを含む。いくつかの実施形態において、決定するステップは、第１の回路をイネーブルする前に、第１のノードにおける基準条件および信号ノードにおけるプリチャージ条件を確立することと、その後、読出し回路を用いて、第１のノードの基準条件を較正するために、信号ノードの較正遷移まで時間測定を実行することと、その後、第１のノードにおける基準条件および信号ノードにおけるプリチャージ条件を再確立することと、その後、第１のノードに信号値を結合するために第１の回路をイネーブルすることと、その後、読出し回路を用いて、信号ノードの第２の遷移まで時間測定を実行することと、その後、信号値を決定するために、第２の遷移まで時間測定を較正遷移まで時間測定と比較することとを含む。
様々な実施形態の詳細な説明のために、以下、添付図面が参照される。
少なくともいくつかの実施形態に係るメモリ構造を備えるコンピューティングシステム例をブロック図形式で示す。 ＤＲＡＭメモリセルおよびＤＲＡＭメモリセルの各種類に関連する特性を部分ブロック図形式で示す。 トランジスタにおける電流と電圧との関係を示すグラフ例を示す。 少なくともいくつかの実施形態に係るＤＲＡＭメモリセルおよび対応する読出し動作を示す。 少なくともいくつかの実施形態に係るメモリセルおよび対応する読出し動作を示す。 電荷共有を示す回路の図を示す。 少なくともいくつかの実施形態に係るメモリセルおよび対応する読出し動作を示す。 少なくともいくつかの実施形態に係る回路構成および対応する読出し動作を示す。 少なくともいくつかの実施形態に係る回路構成および対応する読出し動作を示す。 少なくともいくつかの実施形態に係る回路構成を示す。 少なくともいくつかの実施形態に係るメモリセルおよび対応する読出し動作を示す。 少なくともいくつかの実施形態に係る、ＮＡＮＤ構成における複数のメモリセルおよび対応する読出し動作を示す。 少なくともいくつかの実施形態に係る１Ｔ ＤＲＡＭメモリセルおよび対応する読出し動作を示す。 少なくともいくつかの実施形態に係る回路構成を示す。 少なくともいくつかの実施形態に係る遅延まで時間測定回路および読出し動作をブロック図形式で示す。 少なくともいくつかの実施形態に係る方法例を示す。 少なくともいくつかの実施形態に係る方法例を示す。 少なくともいくつかの実施形態に係る方法例を示す。 少なくともいくつかの実施形態に係る方法例を示す。 少なくともいくつかの実施形態に係る回路構成をブロック図形式で示す。 少なくともいくつかの実施形態に係る回路構成を示す。 少なくともいくつかの実施形態に係る回路構成を示す。 少なくともいくつかの実施形態に係る回路構成をブロック図形式で示す。 少なくともいくつかの実施形態に係る回路構成をブロック図形式で示す。 少なくともいくつかの実施形態に係る回路構成を示す。 少なくともいくつかの実施形態に係る回路構成を部分ブロック図形式で示す。 少なくともいくつかの実施形態に係る回路構成を部分ブロック図形式で示す。 図２７に示す実施形態を含む少なくともいくつかの実施形態に係る、対応する読出し動作を示す。 少なくともいくつかの実施形態に係る回路構成および対応する読出し特性を示す。 少なくともいくつかの実施形態に係る回路構成を部分ブロック図形式で示す。 少なくともいくつかの実施形態に係る回路構成を部分ブロック図形式で示す。 少なくともいくつかの実施形態に係る回路構成を部分ブロック図形式で示す。 少なくともいくつかの実施形態に係る方法例のフローチャートを示す。 少なくともいくつかの実施形態に係る遷移まで時間測定回路構成をブロック図形式で示す。 少なくともいくつかの実施形態に係る回路構成をブロック図形式で示す。
留意すべき点として、様々な図に示す構造およびタイミング図は、必ずしも一定の比率で拡大縮小して示されておらず、そこに示された教示をより明確に例示するように示される。
特定のシステム構成要素に言及するために、以下の説明および特許請求の範囲を通して特定の用語が使用される。当業者が理解するように、様々な団体が、様々な名称で構成要素に言及し得る。本明細書は、名称が異なるが機能は異ならない構成要素を区別することを意図しない。
以下の説明および特許請求の範囲において、「含む」および「備える」という用語は、制限のない形式で使用されるので、「含むが、～に限定されない」ことを意味するものとして解釈しなければならない。また、「結合する」という用語は、直接接続または間接接続のいずれかを意味することが意図される。したがって、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接接続によるもの、または他のデバイスおよび接続を介した間接接続によるものであってよい。
以下の説明は、本発明の様々な実施形態に向けられる。これらの実施形態の１または複数は好適であってよいが、開示される実施形態は、特許請求の範囲を含む本開示の範囲を限定するものとして解釈されてはならず、またはそのように用いられてはならない。加えて、当業者が理解するように、以下の説明は幅広い応用性を有し、任意の実施形態の説明は、その実施形態の典型例であることのみが意図され、特許請求の範囲を含む本開示の範囲が、その実施形態に限定されることを暗示することは意図されない。
単一のメモリセルに複数ビットを格納する能力は、コンピュータユーザにとって有益であり得る。単一のメモリセルに複数ビットを格納する能力により、同じ物理空間により多くのデータが格納されることが可能である。さらに、メモリセルを用いて数学演算を実行する能力は、機械言語プログラマにとって有益であり得る。単一のメモリセルに複数ビットを格納するとともにメモリセルを用いて数学演算を実行する能力の向上の両方を実現するために、メモリセルに格納されたデータを解釈することに関する様々な方法およびシステムが以下で説明される。
図１は、本明細書で説明される実施形態に係るメモリが使用され得る環境を示す。特に、図１は、本明細書で説明される実施形態に係るメモリを使用し得るコンピューティングシステム１００を示す。コンピューティングシステム１００は、たとえばラップトップ、デスクトップコンピュータ、いくつかのコンピュータのノード内のコンピュータ、携帯電話、タブレット、または本明細書で説明される実施形態に係るメモリを使用し得る他の任意のコンピューティングシステムを示してよい。特に、例示的なコンピューティングシステム１００における特定の様々な構成要素は、本明細書で説明される実施形態に係るメモリを使用してよい。コンピュータシステム１００は、集積回路（ＩＣ）１０２と、ＩＣ１０２に結合された１または複数のメモリ１０４とを備え、ここで１または複数のメモリ１０４は、本明細書で説明される実施形態に係るメモリを備えてよい。
ＩＣ１０２は、システム内に存在する任意の演算要素を表す。たとえば、ＩＣ１０２は、中央処理ユニット（ＣＰＵ）、処理要素、グラフィック処理ユニット（ＧＰＵ）、ハードウェア加速度計、システムオンチップ（ＳＯＣ）、デジタル信号プロセッサ（ＤＳＰ）、機械学習ユニット、行列演算ユニット（ＭＯＵ）などであってよい。いくつかの実施形態において、ＩＣ１０２は、本明細書で説明される実施形態に係るメモリを備えてよい。
たとえば、ＩＣ１０２は、本明細書で説明される実施形態に係るＬ３キャッシュメモリを備えてよい。また、本明細書で説明される実施形態に係るメモリは、たとえばＧＰＵにおいて、およびたとえば機械学習に適合されたＭＯＵなどの様々なチップにおいて、演算プロセスの一部として使用され得る。ＭＯＵは、行列転置および変換演算を実行してよい。またＭＯＵは、行列演算も実行してよい。
また、ＩＣ１０２および１または複数のメモリ１０４は、記憶デバイス１０６、およびネットワークインタフェースデバイス１０８に結合され得る。いくつかの実施形態において、記憶デバイス１０６は、ハードドライブ、ソリッドステートディスク、メモリスティック、光学ディスクなどを備えてよい。記憶デバイス１０６は、ＩＣ１０２によって実行可能なプログラムが格納され必要時にＩＣ１０２によってアクセスされ得る非一時的コンピュータ可読記憶媒体を備えてよい。記憶デバイス１０６は、１種類のメモリのみから成ることに限定されない。たとえば、いくつかの実施形態において、記憶デバイス１０６は、メモリ１０６ａと、ソリッドステートディスク（記憶デバイス１０６）のためのバッファとして使用されるメモリ１０６ｂとを備えてよい。メモリ１０６ａは、記憶デバイス１０６のためのバッファであるメモリ１０６ｂのためのバッファであってよい。
記憶デバイス１０６に格納されたプログラムは、コンピュータシステム１００に様々なプロセスを実装するためのプログラムを備えてよい。場合によっては、プログラムは、記憶デバイス１０６からメモリ１０４へコピーされ、プログラムは、メモリ１０４から実行される。したがって、メモリ１０４および記憶デバイス１０６の両方が、コンピュータ可読記憶媒体とみなされるものとする。
様々な実施形態において、ネットワークインタフェースデバイス１０８は、コンピュータシステム１００が、無線または有線ネットワークを介してデータを交換することを可能にし得る。いくつかの実施形態において、コンピュータシステム１００は、共有ネットワーク内の複数の他のコンピュータに接続され得る。
また、コンピューティングシステム１００は、本明細書で説明される実施形態に係るメモリが存在し得る環境を示すために説明されたが、本明細書で説明されるメモリの実施形態は、この特定の環境に限定されない。たとえば、本明細書で説明される実施形態に係るメモリは、車両、インターネット家電、無線ローカルエリアネットワーク（ＬＡＮ）ハードウェア、スイッチ、ネットワークインタフェースデバイス、オーディオプレーヤ、フラッシュ記憶カード、テレビ、カメラ、ビデオレコーダなどにおいて使用され得る。
ここで図２を参照して、本明細書で説明されるメモリの様々な実施形態に係る様々なメモリの特徴が説明される。本明細書で説明されるメモリが、たとえばＩＣ１０２、メモリ１０４、または記憶デバイス１０６内で用いられ得る場合が説明される。特に、ブロック図２０１、２０３、および２０５は、１トランジスタ（１Ｔ）ＤＲＡＭセル、２トランジスタ（２Ｔ）ＤＲＡＭセル、および３トランジスタ（３Ｔ）ＤＲＡＭセルをそれぞれ示す。各メモリセルにおいて、値Ｖｄａｔａは、論理的０（「０」）または論理的１（「１」）のいずれかとして記憶ノード内に格納される。Ｖｄａｔａの値は、グラフ２０７に示される。
１Ｔ ＤＲＡＭメモリセル２０１は、コンデンサ２１１と直列に接続されたトランジスタ２０９を備える。トランジスタ２０９のゲート端子は、ワード線（ＷＬ）２１３に接続され、トランジスタ２０９のソースまたはドレーン端子は、ビット線（ＢＬ）２１５に接続される。
１Ｔ ＤＲＡＭメモリセル２０１は、トランジスタ２０９とコンデンサ２１１との間の記憶ノードにデータＶｄａｔａを格納する。動作中、ＢＬ２１５は、レベルＶ／２まで充電され、読出し動作中、ＢＬ２１５の電圧は、デルタＶ（すなわちΔＶ）だけ変化する。すなわち、読出し動作中、ＢＬ２１５の電圧は、Ｖ／２に対して、メモリセルに格納された論理値を示すΔＶの量だけ増加または減少する。読出し動作中の１Ｔ ＤＲＡＭメモリセル２０１のＷＬ２１３およびＢＬ２１５の特性は、グラフ２１７および２１９によって示される。
特に、線グラフ２１７は、読出し動作中のＷＬ２１３の電圧値を示し、線グラフ２１９は、同じ読出し動作中のＢＬ２１９の電圧値を示す。時間ｔ１において、ワード線２１３の電圧レベルは増加している。時間遅延後、後続の時間ｔ２において、ＢＬ２１９の電圧レベルは、メモリセル内に格納された論理値に依存して、増加または減少のいずれかを開始する。時間ｔ３において、ＢＬ３１５の電圧値は、論理的「０」または「１」として処理および解釈されるために十分な閾値電圧値に到達する。
２Ｔ ＤＲＡＭメモリセル２０３は、２つのトランジスタ２２１および２２３を備え、ここで、トランジスタ２２１のドレーン端子は、トランジスタ２２３のゲート端子に接続される。またＶｄａｔａも、トランジスタ２２１とトランジスタ２２３との間の接続を備える記憶ノードに格納される。書込みワード線２２５は、トランジスタ２２１のゲート端子に接続され、書込みビット線２２７は、トランジスタ２２１のソース端子に接続される。トランジスタ２２３のソースおよびドレーン端子は、読出しビット線２２９および読出しワード線２３１に接続される。
留意すべき点として、本明細書で説明される任意のＮＭＯＳトランジスタにおけるソースおよびドレーン端子は、置換可能である。したがって、１つの例が、ソースおよびドレーン端子を識別する構成を説明する場合、ソースおよびドレーン端子の指定が入れ替えられた実施形態も考えられる。さらに、本明細書で説明される実施形態は、ＮＭＯＳトランジスタを使用する実装に係る。またＰＭＯＳトランジスタを使用する実装も考えられ、本明細書で提供される説明を補足する説明もまた考えられる。
線グラフ２３３に示すように、読出し動作中の読出しワード線２３１における電圧レベルが示され、対応する読出しビット線２２９における電圧レベルは、線グラフ２３５に示される。最初、時間ｔ４において、読出しワード線２３１および読出しビット線２２９における電圧レベルは「ハイ」、または０Ｖより上の何らかの値である。
トランジスタの端子に存在する電圧に関して、「ハイ」値は、論理的「１」値に対応してよい。「ハイ」値は、「ＶＤＤ」電圧値に対応してよい。本明細書で言及される場合の「ロー」値は、トランジスタをオフ状態に保つために十分な「ハイ」値との電位差をもたらす値に対応してよい。「ハイ」値は、ドレーン端子に存在し得るが、「ロー」値は、トランジスタのソース端子に存在する。一例において、「ロー」値は、「ハイ」値よりも閾値電圧量だけ低い任意の電圧であってよく、ここで、閾値電圧は、トランジスタをオフ状態に保つために２つの端子間に必要な最小電位差（電圧）を定義する。したがって、「ロー」値は、必ずしも０ではないが、いくつかの実施形態において０であってよい。
線グラフ２３３の説明を続けると、時間ｔ４に後続して、読出し動作中、読出しワード線電圧レベルは、初期「ハイ」値より下まで降下する。時間ｔ５において、読出しワード線電圧レベルは、「ロー」レベルに到達する。時間遅延後、時間ｔ５に後続して、読出しビット線電圧レベルは、Ｖｄａｔａの値に依存して、不変のままである（「ハイ」に留まる）か、あるいは「ロー」レベル（時間ｔ６）まで変化してよい。読出しビット線電圧レベルが同じ状態に留まるか、シフトするかは、メモリセル内に格納されたＶｄａｔａの値を示す。時間ｔ７において、読出しワード線電圧レベルは、初期「ハイ」レベルに戻る。
３Ｔ ＤＲＡＭメモリセル２０５は、３つのトランジスタ２３７、２３９、および２４１を備える。２つのトランジスタ２３９および２４１は、直列に接続され、トランジスタ２３７のドレーン端子は、トランジスタ２３９のゲート端子に接続される。Ｖｄａｔａは、トランジスタ２３７のドレーン端子がトランジスタ２３９のゲート端子に接続されたノードに格納される。トランジスタ２３７のソース端子は、書込みビット線２４３に接続され、書込みワード線２４５は、トランジスタ２３７のゲート端子に接続される。読出しワード線２４７は、トランジスタ２４１のゲート端子に接続され、トランジスタ２４１のドレーン端子は、読出しビット線２４９に接続される。
線グラフ２５１に示すように、読出し動作中の読出しワード線２４７における電圧レベルが示され、対応する読出しビット線２５３における電圧レベルは、線グラフ２５３に示される。最初、時間ｔ８において、読出しワード線電圧レベルは「ロー」から始まり、読出しビット線電圧レベルは「ハイ」から始まる。時間ｔ９における読出し動作中、読出しワード線２５１における電圧レベルは増加する。時間遅延後、時間ｔ１０において、Ｖｄａｔａとして格納された値に依存して、読出しビット線２４９の電圧レベルは、不変のままであるか、または降下する。時間ｔ１１において、読出しワード線２４７における電圧レベルは、「ロー」レベルに戻る。
グラフ２１９、２３５、および２５３に示すように、読出しビット線における電圧の変化は段階的であり、時間遅延後に発生する。電圧の変化速度は、トランジスタの特性およびゲート端子における電圧量に基づいて変化し得る。また、ゲート端子における電圧の量は、トランジスタを流れる電流の量にも関連する。
ここで図３を参照すると、トランジスタの電流電圧特性ならびにトランジスタのブロック図が説明される。トランジスタ３０３に示された電流は、電子流量表記ではなく、従来の流量表記を用いて示される。特に、トランジスタ３０３のゲート端子３０１に印加された電圧の量は、トランジスタを流れる電流３０５の量を決定してよい。トランジスタ３０３のグラフ３０５において説明するような以下の特性は、本明細書で説明するように、単一のメモリセルに複数の値を格納するために用いられ得る。
図２において説明した、ＤＲＡＭメモリセルの様々な構成において、読出しビット線（たとえば２１５、２２９、２４９）は、トランジスタのドレーンまたはソース端子に接続される。トランジスタ３０３は、トランジスタ２０９、２２３、および２４１のいずれかを表してよく、ここで、読出しビット線は、ドレーン端子３０９に接続される。トランジスタ３０３をオンにするために、十分なゲート電圧３１１がゲート端子３０１に印加されると、電流３０７がドレーン端子３０９からソース端子３１３へ流れ始める。
上述したように、たとえばトランジスタ３０３などの典型的なＮ形金属酸化膜（ＮＭＯＳ）トランジスタのソースおよびドレーン端子は、入替え可能である。ソースおよびドレーン端子は、導電電極と称され得る。たとえば閾値電圧量を超える電圧量などの十分な電圧がゲート端子３０１に印加された場合、一方の導電電極が他方の導電電極に対して低い電位であるかに基づいて、導電電極間に電流が流れる。十分な電圧がゲート端子３０１に印加される典型的なシナリオにおいて、導電電極間に電位差が存在しない場合、導電電極間に電流は流れない。
応用例において、それぞれの導電電極に割り当てられたソースまたはドレーン指定は、トランジスタの所与の状態および２つの導電電極間の電流の方向を反映してよい。いくつかのシナリオにおいて、ドレーン端子は、ソース端子よりも高い電位である。ただし、本明細書において割り当てられたソースおよびドレーン指定は、本明細書で説明される所与の例に関する電流の方向を暗示するものとして意図されない。説明を容易にするために、本明細書で説明される例において、トランジスタの一方の導電電極は、ドレーン端子と表記され、他方の端子は、ソース端子と表記される。それぞれの導電電極がソースおよびドレーンと指定された所与の例に関して、ソースおよびドレーンの指定が本明細書で説明されたものと逆である実施形態も同様に考えられる。
トランジスタ３０３の説明を続けると、読出しビット線（たとえば２１５、２２９、または２４９）がドレーンまたはソース端子に接続されると、トランジスタ（たとえばトランジスタ２０９、２２３、２３９、２４１）のドレーン端子とソース端子との間に流れる電流は、ビット線放電に対応し得る。ソース端子に対してトランジスタのゲート端子に印加された電圧３１１の量、またはゲート端子に対してトランジスタのソース端子に印加された電圧３１１の量は、たとえばビット線の放電の所要時間および速度も決定し得る。たとえば、１Ｔまたは３Ｔ ＤＲＡＭセルにおいて、電圧は、ソース端子に対してゲート端子に印加される。２Ｔ ＤＲＡＭセルにおいて、電圧は、ゲート端子に対してソース端子に印加される。したがって、ビット線の放電に関して測定された時間遅延に基づいて、複数の値が測定され、検出され得る。
グラフ３０５において、ｘ軸は、トランジスタ３０３のソースおよびドレーン端子（それぞれ３１３および３０９）の間の電圧値を表し、ｙ軸は、ソースおよびドレーン端子（３１３および３０９）の間に流れる電流３０７の量を表す。グラフ３０５において、様々なＶＧＳ曲線（たとえば３１７、３１６、３１８、および３２５）は、ゲート端子３０１に印加された様々な電圧量ＶＧＳおよび対応する電流（ｉＤＳ）および各ＶＧＳの電圧（ＶＤＳ）特性を表す。
様々なＶＧＳ曲線によって示すように、ゲート端子３０１に印加された様々な電圧量は、トランジスタ３０３を流れる電流の量、およびソースおよびドレーン端子（３１３および３０９）の間で測定された電圧の量を決定し得る。たとえば、ＶＧＳ曲線３１７は、特定のＶＧＳレベル３１５に関して、ソースおよびドレーン端子の間の電圧の増加時（ＶＤＳ）、トランジスタ３０３を流れ得る電流の量を示す。
各ＶＧＳ電圧レベルは、オーバーライド電圧（たとえばＶＯＶ１）として定められた量だけ閾値電圧（Ｖｔｈ）より上に設定され、ここで、ＶＯＶ６は、ＶＯＶ０より大きい量を表す。したがって、閾値電圧足すＶＯＶ６に等しいＶＧＳレベルは、閾値電圧足すＶＯＶ０に等しいＶＧＳレベルよりも大きい。所与のＶＧＳレベルに関して、トランジスタ３０３を流れる電流の量は、ＶＤＳが最初に増加する時（動作３２１の線形領域）に増加する。
ＶＤＳの何らかの値に到達した後、各ＶＧＳ曲線に関して、ＶＤＳにおける更なる増加は、トランジスタ３０３を流れる電流（ｉＤＳ）にその後影響を与えることはなく、トランジスタは、動作３１９の飽和領域において動作すると考えられる。ＶＤＳの変化は、動作３２１の線形領域において、トランジスタ３０３を流れる電流へのより大きな影響を有する。各ＶＧＳ曲線に関して、動作３２１の線形領域から動作３１９の飽和領域への動作モード間の遷移は、破線３２７によって示される。
グラフ３０５に示すように、ｉＤＳは、ゲート対ソース電圧（ＶＧＳ）が閾値電圧（Ｖｔｈ）を超える量であるオーバーライド（ＶＯＶ）の関数である。特に、縦列３２３に示すように、曲線３１７を例とすると、
ｉＤＳ＝Ｋ’（ＶＯＶ０）２ （１）
であり、ここで、Ｋ’は、トランジスタの技術およびデバイスパラメータ定数を更に表すパラメータであり、より具体的には、
Ｋ’＝μｎＣＯＸ（Ｗ／Ｌ） （２）
であり、ここで、μｎは、表面移動度を表し、ＣＯＸは、単位面積当たりのゲート酸化物容量を表し、Ｗは、トランジスタの幅であり、Ｌは、トランジスタの長さを表す。
ゲート端子３１１に印加されたＶＧＳ値に基づいて、トランジスタ３０３は、グラフ３０５に示す様々なＶＧＳ曲線（すなわち曲線３１６、３１７、３１８、および３２５）に従って様々に挙動してよい。したがって、トランジスタ３０３は、可変トランジスタとして動作してよく、ここで、（動作３２１の線形領域における）ｉＤＳの量および変化速度は、曲線ごとに異なる。特に、読出しビット線がトランジスタ３０３のソースまたはドレーンに接続された、所与の読出し動作中、ゲート電圧の値（ＶＧＳ）は、トランジスタ３０３を流れるｉＤＳの量を表すＶＤＳ曲線に対するｉＤＳを指定する。ゲート電圧の値（ＶＧＳ）は、読出し線が放電し得る速度を決定してよい。様々な実施形態において、読出しビット線を放電させるために要する時間の程度は、メモリセル内に格納された特定の電圧または値を決定するために用いられ得る。
ここで、図４を参照すると、様々な実施形態に係るメモリセルが説明される。電圧の変化が発生する速度は、メモリセルに格納された値を識別するために用いられ得る。例として３トランジスタ（３Ｔ）ＤＲＡＭセル（２０５）を用いて、メモリセルに多値を格納するための方法が説明される。
この例において、グラフ４０３に２命名法で表された、Ｖｄａｔａに関する８つの論理値０～７が、３Ｔ ＤＲＡＭセル２０５内にプログラムされ得る。グラフ４０３において、電圧値は、ｘ軸に沿って表される。各論理値は、異なる電圧値として格納される。
たとえば、論理値「０」は、約０ボルトの電圧値として格納されてよく、論理値「１」は、おおよそ電圧値「Ｖ１」として格納され得る。論理値「２」は、おおよそ電圧値「Ｖ２」として格納されてよく、ここで、「Ｖ２」の値は「Ｖ１」よりも大きく、残りの論理値は、これに応じて、連続的な論理値が累進的に大きな電圧値としてプログラムされるようにプログラムされ得る。
３Ｔ ＤＲＡＭセル２０５の動作中、各論理値を表す電圧値は、正確に０または「Ｖ１」、「Ｖ２」などでなくてもよい。むしろ、論理値は、たとえば０または「Ｖ１」、「Ｖ２」である目標電圧値より上または下の何らかの電圧値の範囲内であってよい。したがって、特定の論理値として登録し得る電圧値は、グラフ４０３に個々の釣鐘曲線として表される。各釣鐘曲線は、それぞれの論理値に対応し得る電圧値の電位分布を記録する。
様々な論理値を表すために電圧値が割り当てられる方式は、この例に限定されず、他の割当てスキームが用いられ得る。すなわち、電圧値と対応する論理値との間の割当てスキームは、実施形態を例示する目的で説明され、使用され得る割当てスキームの種類を限定することは意図されない。たとえば、論理値「０」が電圧値「０」として格納されてよく、論理値「７」が電圧値「Ｖ７」として格納される。グラフ４０３は、様々な論理値を表すために様々な電圧値が用いられ得る１つの方法例を記録する。また、本明細書で説明される任意の割当てスキームは、例としてみなされ、限定的な例となるものではない。
３Ｔ ＤＲＡＭセル２０５の読出し動作中、時間ｔ－１において、線グラフ４０５に表すように、クロックはハイになり得る。次に時間ｔ－０．５において、読出しワード線（ＲＷＬ）はハイになる。後続して、トランジスタ２３９を流れるｉＤＳの量およびｉＤＳの変化の速度は、Ｖｄａｔａ４０１の電圧値に依存する。最後に、複数のストローブクロックのうちのストローブクロックが、閾値電圧レベルＶＲＥＦ４０９より下まで降下するビット線の電圧レベルに応じてハイになる。
ビット線が放電する方式および速度は、Ｖｄａｔａ４０１の電圧値に依存し、ここで、Ｖｄａｔａ４０１は、記憶ノードに格納される。ＶＧＳの様々な値に関してグラフ３０５に示された様々なＶＧＳ曲線を思い出す。より高いＶＧＳの電圧値（曲線３２５）は、たとえば曲線３１７などのより低いＶＧＳの電圧値よりも速いビット線放電速度に対応する。すなわち、「Ｖ７」の電圧値がＶｄａｔａとして格納される場合（この例において、「Ｖ７」は、グラフ３０５内の曲線３２５によって表された曲線を辿り得る）、放電は、時間ｔ０において発生し得る（４０７）。「Ｖ７」は曲線３２５（グラフ３０５）を辿り得るので、放電は、グラフ３０５内の他のＶＧＳ曲線よりも早く発生し得る。
ビット線放電の検出において、ビット線は、たとえばＶＲＥＦ４０９に等しい電圧レベルなどの所定の閾値量に到達した後、十分に放電したとみなされる。様々な回路が、ビット線の電圧レベルにアクセスし、ビット線が十分に放電したかに関する決定を行うために用いられ得る。たとえば、電圧比較器は、たとえばバンドギャップ基準回路によって提供された基準電圧、または他の基準電圧などの基準電圧と、ビット線とを比較するために用いられ得る。他の例において、通常よりも高いトリップ点を有する「スキュー」インバータが用いられ得る。そのようなスキューインバータは、ＰＭＯＳトランジスタをＮＭＯＳトランジスタよりも強大にサイズ設定することによって実装され得る。
いくつかの実施形態において、ストローブクロックは、事前定義された時間窓の間、発火するようにプログラムされ得る。インジケータは、ビット線の電圧レベルにアクセスするために使用された様々な回路によって生成され得る。いくつかの実施形態において、様々な回路は、比較器、ビット線の電圧レベルを記録することが可能な回路などを備えてよい。したがって、インジケータは、様々な形式を備えてよい。たとえば、インジケータは、比較器によって出力された電圧であってよく、あるいは値は、ビット線の電圧レベルを反映してよい。総じて、インジケータは、ビット線の電圧レベルが所定の閾値量より下まで降下したかを決定するために用いられ得るデータを含む。
一例において、ＳＴＲＣＬＫ０と表記されたストローブクロックは、事前定義された時間窓または時間ｔ０付近の時間インターバルにおいてインジケータを記録する。グラフ４０５に示す例において、複数のストローブクロックは、事前定義された様々な時間窓またはその付近で発火するように設定され得る。たとえば、グラフ４０５において、最大７つのストローブクロックが、事前定義された様々な時間窓または時間インターバルにおいて発火するように設定され得る。ビット線が読出し動作中に所定の閾値電圧値よりも下まで降下したというデータを有するインジケータを記録するストローブクロックに基づいて、Ｖｄａｔａ４０１の値に関する決定が行われ、論理値に関連付けられ得る。
７つのストローブクロックを有するこの例において、ビット線が所定の閾値より下まで降下したというデータを有するインジケータを捕捉する、７つのうちで最も早いストローブクロックは、論理値を決定するために用いられ得る。いくつかの実施形態において、複数のストローブクロックのサブセットが、発火するように設定され得る。したがって、所与の読出し動作中、７つ全てのストローブクロックが発火しなくてもよい。
他の例において、「Ｖ７」の電圧値がＶｄａｔａ４０１に格納される場合、ＳＴＲＣＬＫ０は、時間ｔ０より前から時間ｔ０と時間ｔ１との間にわたる時間窓内で発火する（たとえば、ハイ状態に切り換わる）ように設定される。Ｖｄａｔａ４０１は「Ｖ７」の電圧値を格納するので、ビット線の電圧値は、ＶＲＥＦ４０９より下まで降下する。したがって、ＳＴＲＣＬＫ０によって記録されたインジケータは、ビット線がＶＲＥＦ４０９より下まで降下したことを反映する。
他の例において、Ｖｄａｔａが、「Ｖ７」の電圧値よりも低い電圧レベルを有する「Ｖ６」の電圧値である場合、「Ｖ６」電圧レベルは、「Ｖ７」がＶｄａｔａとして格納された場合よりも、ビット線を放電させるために長い時間を要する。したがって、ビット線は、時間ｔ０に後続する時間ｔ１付近で放電し得る。
この例において、ＳＴＲＣＬＫ０は、時間ｔ０より前から時間ｔ０と時間ｔ１との間にわたる時間窓内で発火する（たとえば、ハイ状態に切り換わる）。しかし、ＳＴＲＣＬＫ０によって捕捉されたインジケータは、ビット線がＶＲＥＦ４０９より下まで降下していないことを反映する。ＳＴＲＣＬＫ１は、時間ｔ１より前から時間ｔ１と時間ｔ２との間にわたる時間窓内で発火する（たとえば、ハイ状態に切り換わる）。ＲＢＬ２４９の電圧値は、ＳＴＲＣＬＫ１が発火するように設定された時間付近でＶＲＥＦ４０９より下まで降下するので、ＳＴＲＣＬＫ１が発火すると、ＳＴＲＣＬＫ１の発火時に捕捉されたインジケータは、ビット線がＶＲＥＦ４０９より下まで降下したことを反映する。
総じて、格納されたＶｄａｔａの電圧値が低いほど、ビット線が放電するまで長い時間がかかり得る。したがって、図４に提供された例において、「Ｖ７」の電圧レベルを有するＶｄａｔａ４０１は、時間ｔ０付近に、十分に放電したビット線、またはＶＲＥＦ４０９の電圧レベルに到達したビット線を経験する。「Ｖ６」の電圧レベルを有するＶｄａｔａ４０１は、時間ｔ１付近に、十分に放電したビット線、またはＶＲＥＦの電圧レベルに到達したビット線を経験する。「Ｖ５」の電圧レベルを有するＶｄａｔａ４０１は、時間ｔ２付近に、十分に放電したビット線、またはＶＲＥＦ４０９の電圧レベルに到達したビット線を経験する。「Ｖ４」の電圧レベルを有するＶｄａｔａ４０１は、時間ｔ３付近に、十分に放電したビット線、またはＶＲＥＦ４０９の電圧レベルに到達したビット線を経験し、以下同様である。Ｖｄａｔａ４０１が０ボルトに等しい場合、読出しビット線は、継続的にハイに留まる。したがって、設定時間量にわたりハイに留まり続ける読出しビット線は、Ｖｄａｔａ４０１が０ボルトに等しいことを示してよい。
簡単に上述したように、ビット線が十分に放電し、またはＶＲＥＦ４０９の電圧レベルに到達するために要する期間を検出するために、複数のストローブクロックがビット線に結合され得る。複数のストローブクロックの各々は、異なる時間窓において発火し、周囲の回路にビット線をストローブさせ、または、ビット線に接続された比較器に、十分な放電が発生したかを決定させる。ビット線電圧が所定の電圧レベル（ＶＲＥＦ４０９）より下まで降下したことを検出すると、対応するストローブクロックは、インジケータが捕捉された時間窓を定めてよい。ビット線が所定の閾値量より下まで降下したことを反映するインジケータを記録する特定のストローブクロックに基づいて、周囲の回路は、ビット線がＶＲＥＦ４０９の電圧量まで放電するために要した時間のスパンを決定してよい。
十分な放電が発生したか否かは、当該技術における任意の既知の方法によって決定され得る。たとえば、十分な放電が発生したことの決定は、読出しビット線２４９に接続された比較器の状態を確認することによって行われ得る。読出しビット線２４９の電圧レベルは、読出しビット線２４９が十分な量を放電したかを査定するために、たとえばＶＲＥＦ４０９電圧などの所定の閾値量と比較され得る。
ビット線が十分に放電するために要する時間の長さに基づいて、周囲の回路は、メモリセルに格納されたＶｄａｔａの電圧値を決定してよく、これは次に論理値と関連付けられる。Ｖｄａｔａが０ボルトに等しい状況において、周囲の回路は、所定の閾値時間量よりも長い時間量にわたり、ビット線がハイに留まることを検出した後、Ｖｄａｔａが０ボルトであることを決定してよい。放電に関する時間窓を電圧値と、および次に論理値と関連付ける概念は、たとえば２Ｔまたは１Ｔ ＤＲＡＭセルなどの他の種類のメモリセルにも適用され得る。
ここで、図５を参照すると、多値を格納することができる２トランジスタ（２Ｔ）ＤＲＡＭセルが説明される。上述したように、２Ｔ ＤＲＡＭセル２０３は、トランジスタ２２１および２２３を備え、ここで、トランジスタ２２１のドレーン端子は、トランジスタ２２３のゲート端子に接続される。トランジスタ２２１のゲート端子は、書込みワード線ＷＷＬ２２５に接続され、トランジスタ２２１のソース端子は、書込みビット線ＷＢＬ２２７に接続される。トランジスタ２２３のドレーン端子は、読出しビット線２２９に接続され、トランジスタ２２３のソース端子は、読出しワード線２３１に接続される。ソースおよびドレーン端子の表記は、ここでも、この例の説明を容易にするためであり、これらの端子は入替え可能である。Ｖｄａｔａ５０１は、トランジスタ２２１とトランジスタ２２３との間の接続を備える記憶ノードに格納される。
２Ｔ ＤＲＡＭセル２０３の動作中、ＲＢＬ２２９およびＲＷＬ２３１は、高い電圧値、たとえばＶＤＤまでプリチャージされる。２Ｔ ＤＲＡＭセル２０３に格納された論理値を検出するメカニズムを理解するために、トランジスタ２２３のソースおよびドレーン端子の両方が同じレベルであること、およびたとえばゲート端子に印加された電圧（Ｖｄａｔａ＞０）によってトランジスタ２２３がオンにされた場合でも、端子間に電荷は流れないことを留意する。トランジスタ２２３のゲート端子とソース端子との間に電圧差を生み出すことにより、トランジスタ２２３のゲート端子とソース端子との間に十分な電圧またはＶｄａｔａ５０１電圧値が存在する場合、トランジスタ２２３に電流が流れる。
この特性は、メモリセル２０３内の記憶ノードに格納されたＶｄａｔａの電圧値を読み出すために用いられ得る。１つの実施形態において、ＲＢＬ２２９とＲＷＬ２３１との間の電圧差は、Ｖｄａｔａ５０１の電圧値を決定するために増分的に生み出される。すなわち、ＲＷＬ２３１の電圧値は、増分的に低減されてよく、ＲＢＬ２２９が十分に放電した間の増分は、格納されたＶｄａｔａ５０１の電圧値に関連付けられてよく、これはそれぞれの論理値にも対応し得る。
ＲＷＬ２３１において増分的に減少する電圧は、トランジスタ２２３のゲート端子とソース端子との間の電圧を増加させる。トランジスタ２２３のゲート端子に格納されたＶｄａｔａ５０１電圧に依存して、トランジスタ２２３は、ＲＷＬ２３１が、トランジスタ２２３のゲート端子におけるＶｄａｔａ５０１に関してトランジスタ２２３の閾値電圧より下まで増分的に減少すると、オンになり得る。
３Ｔ ＤＲＡＭセルと同様、２Ｔ ＤＲＡＭセル２０３は、様々な値のＶｄａｔａ５０１を格納してよく、ここで、Ｖｄａｔａ５０１は、０ボルト、「Ｖ１」、「Ｖ２」、・・・、「Ｖ７」であってよい。メモリセル２０３においてＶｄａｔａ５０１としてプログラムされ得る様々な電圧レベルは、各々が、グラフ５０３に２命名法で表されたそれぞれの論理値０～７を表してよい。たとえば、約０ボルトの電圧値を有するＶｄａｔａ５０１は、論理値「０」に対応してよく、「Ｖ１」付近の電圧値を有するＶｄａｔａ５０１は、論理値「１」に対応してよく、「Ｖ２」付近の電圧値を有するＶｄａｔａ５０１は、論理値「２」に対応してよい、などである。
３Ｔ ＤＲＡＭセルの動作と同様、２Ｔ ＤＲＡＭセル２０３の動作中、各論理値を表す電圧値は、目標電圧値であり、ここで、対応する論理値として解釈され得る実際の電圧値は、所与の目標電圧値よりも大きいおよび小さい電圧値の幅を備える。したがって、グラフ５０３は、それぞれの論理値に対応し得る電圧値の電位分布を記録する釣鐘曲線として特定の論理値として登録し得る電圧値を示す。
２Ｔ ＤＲＡＭセル２０３の読出し動作中、ＲＷＬ２３１の電圧は、グラフ５１９に示すように、増分的に降下し得る。グラフ５１９において、ｘ軸は時間を表し、ｙ軸は電圧値を表す。ＲＷＬ２３１は最初、ハイに充電され、ＲＷＬ２３１の電圧はレベル５２１であってよく、その後、ＲＷＬ２３１の電圧は、レベル５２３まで降下し得る。ＲＷＬ２３１の電圧は、特定の時間増分において、レベル５２５、５２７、５２９、５３１、５３３、および５３５まで増分的に降下し続ける。
Ｖｄａｔａ５０１の所与の電圧値に関して、トランジスタ２２３のゲート端子における電圧に応じて、ゲート端子とＲＷＬ２３１とに格納されたＶｄａｔａ５０１の間の電圧差が、閾値電圧量またはトランジスタ２２３をオンにするために十分な電圧量を上回ると、ＲＢＬ２２９は、放電を開始し得る。さらに、ＲＢＬ２２９とＲＷＬ２３１との間に十分な量の電圧差が存在する場合、ＲＢＬ２２９が放電する速度、およびＲＢＬ２２９が少しでも放電するか否かは、Ｖｄａｔａ５０１の電圧値に依存する。たとえば、高いＶｄａｔａ電圧レベルは、低いＶｄａｔａ電圧レベルと比べて、ＲＢＬ２２９がＲＷＬ２３１における高い電圧（すなわち、より小さな減分電圧値５３９、５４１、５４３など）で放電する結果をもたらす。
さらに、ＲＢＬ２２９がどこまで放電するかの電圧レベルは、ＲＷＬ２３１の電圧レベルに依存する。たとえば、ＲＷＬ２３１の電圧レベルが一度レベル５２３まで降下した後にＲＢＬ２２９が放電する場合、ＲＢＬ２２９の電圧レベルは、ＲＷＬ２３１の電圧レベルと等しくなるまで降下する。したがって、グラフ５１９および５５５において、電圧レベル５２３および５３９は概ね同じである。
グラフ５１９および５５５は、それぞれ、２Ｔ ＤＲＡＭセル２０３の読出し動作中のＲＷＬ２３１およびＲＢＬ２２９の電圧レベル例を示す。線５２１は、読出し動作中のＲＷＬ２３１の電圧レベルを表し、線５３７は、ＲＢＬ２２９の電圧レベルを表す。更に、グラフ５３７における破線５６１は、ＲＢＬ５３７が十分に放電したかを決定するために用いられた、たとえばＶＲＥＦなどの所定の電圧レベルを表す。
様々な実施形態において、ＲＷＬ２３１の様々な電圧レベル５２３、５２５、５２７、５２９、５３１、５３３、および５３５は、ステップと称され得る。ＲＢＬ２２９が放電を開始する前に、ＲＷＬ２３１の電圧レベルが降圧した回数は、Ｖｄａｔａ５０１の値を決定するために査定され得る。
Ｖｄａｔａ５０１が「Ｖ７」の電圧値を格納する例において、「Ｖ６」が「Ｖ５」、「Ｖ４」、「Ｖ３」、「Ｖ２」、および「Ｖ１」よりも高い電圧値である場合、ＲＢＬ２２９は、ＲＷＬ２３１の電圧レベルがレベル５２３まで降下した後、放電を開始し得る。したがって、時間ｔ０までに、ＲＢＬ２２９の電圧レベルは、電圧レベル５３９まで放電し得る。ＲＢＬ２２９の電圧レベル５３９は、ＲＢＬ２２９が放電を開始する時、ＲＷＬ２３１の電圧レベル５２３の付近であることを思い出すと、ＲＢＬ２２９の電圧レベルがＲＷＬ２３１とほぼ同じ電圧レベルに到達するまで放電は継続する。
Ｖｄａｔａ５０１が「Ｖ６」の電圧値を格納する例において、「Ｖ６」が「Ｖ７」よりも低い電圧値である場合、ＲＢＬ５３７は、ＲＷＬ２３１の電圧レベルにおける第１の降圧後、放電しなくてよい。「Ｖ６」は「Ｖ７」よりも低い電圧値であるため、トランジスタ２２３が導電を開始（すなわち、ＲＢＬ２２９が放電を開始）する前に、ゲート端子とドレーン端子との間により大きな電圧差が必要になり得る。したがって、グラフ５１９および５３７に示すように、ＲＢＬ２２９は、ＲＷＬ２３１における電圧の第２の降圧（レベル５２５）後、放電を開始し得る。
Ｖｄａｔａ５０１が０ボルトの電圧値を格納する例において、ＲＢＬ２２９は、放電しない。すなわち、ＲＷＬ２３１が電圧レベル５３５である場合、トランジスタのゲート端子とソース端子との間の電圧は、トランジスタ２２３をオンにするために必要な閾値電圧よりも低い。
いくつかの実施形態において、ＲＷＬの電圧レベルが降圧する回数は、Ｖｄａｔａ５０１として格納された電圧値に変換されてよく、これはさらに、Ｖｄａｔａ５０１の電圧値に対応する論理値に関連付けられる。たとえば、ＲＷＬ２３１が電圧レベル５２７（第３ステップ）である時、ＲＢＬ２２９が放電を開始する場合、たとえばカウンタなどの周囲回路は、ＲＷＬ２３１の電圧レベルが３回降圧したことを反映するデータを格納してよい。このレベルが３回降圧したというデータは、「Ｖ５」の電圧値を格納するＶｄａｔａに関連付けられ、その後、論理値「１０１」に変換され得る。
ＲＷＬ２３１の電圧レベルが何回降下したかを査定するためにカウンタを用いる例が説明されたが、カウンタは、この情報を査定するために用いられ得る唯一の方法ではない。他の方法が用いられ得る。たとえば、各電圧レベルが特定のステップに対応する電圧レベルが測定されてよく、ＲＷＬ２３１がどのステップにあるかを決定するために比較器が用いられ得る。３Ｔ ＤＲＡＭセル２０５に関して説明した例と同様、Ｖｄａｔａ５０１の電圧値を査定するために、クロックおよびストロービング技術が用いられ得る。
ＲＷＬ２３１の電圧レベルが降圧（または状況によっては昇圧）する回数は、事前設定回数であってよい。ＲＷＬ２３１が降圧する事前設定回数の間にＲＢＬ２２９が放電しない場合、Ｖｄａｔａ５０１は０の電圧値を格納しているという結論が下され得る。より一般的に言えば、事前設定回数は、Ｖｄａｔａ５０１として格納され得る値の可能な数によって決定され得る。
１つの実施形態において、事前設定回数は、Ｖｄａｔａ５０１として格納され得る値の可能な数よりも１少なくてよい。たとえば、２Ｔ ＤＲＡＭセル２０３は、Ｖｄａｔａ５０１として可能な値の数「ｎ」を格納するようにプログラムされ得る。したがって、事前設定回数は、「ｎ－１」に等しくてよい。ＲＢＬ２２９が、ＲＷＬ２３１が降圧する事前設定回数「ｎ－１」の間に放電を開始しない場合、ＲＷＬ２３１に任意の追加の電圧ステップを設けることなく、Ｖｄａｔａ５０１がＶｄａｔａ５０１に格納された最後の可能な値を格納しているという結論が下され得る。
２Ｔ ＤＲＡＭセル２０３が複数の２Ｔ ＤＲＡＭセルの１つである、他の実施形態が想定される。複数の２Ｔ ＤＲＡＭセルは、メモリの行を備えてよい。読出し動作が、単一のメモリセルを読出し、行内の残りのセルを読み出さない場合、ＲＷＬの電圧値は、対象のメモリセルにおいて降圧し、周囲のセルにおけるＷＷＬの電圧値もまた、他のセル内のＶｄａｔａ電圧値がビット線を通って放電することを防ぐために降圧し得る。すなわち、未選択の行における未選択のメモリにおいて、選択されたＲＢＬノードは、その電圧が降下すると、未選択の２Ｔ ＤＲＡＭセルのためのソース端子として機能してよく、ＶＤＤにおける未選択のＲＷＬは、未選択の２Ｔ ＤＲＡＭセルのためのドレーン端子として機能してよい。
ここで、図６を参照すると、電荷共有の概念が説明される。この概念は、図７において説明するように、１トランジスタ（１Ｔ）ＤＲＡＭセルの説明にも適用される。ブロック図６０１は、ゲート端子６３１と、それぞれコンデンサ６２１および６２５に接続されたソースおよびドレーン端子とを有するトランジスタ６２３を示す。ゲート端子６３１は、ＶＧの電圧値を有する。コンデンサ６２１は、電荷およびそれぞれの電圧量Ｖ０を保持し、コンデンサ６２５は、電荷およびそれぞれの電圧量Ｖ１を保持する。
トランジスタ６２３は、Ｖ０電圧およびＶ１電圧がいずれもＶＧ－Ｖｔｈより大きい場合、オフであり、ここで、Ｖｔｈは、トランジスタ６２３のための閾値電圧である（ブロック図６０３）。トランジスタ６０１は、ソースまたはドレーン端子（導電電極）のいずれかが、ゲート端子（制御電極）よりも閾値電圧量だけ小さい場合、オンになり得る（ブロック図６０５）。導電電極間に電流が流れる場合、導電電極間の電位差も存在することを思い出す。ゲート電極と両方の導電電極との間の電圧差が、トランジスタの閾値電圧を超えなくなると、トランジスタはオフになる（すなわち、それ以上導電しない）。
ここで、図７を参照すると、多値を格納することができる１Ｔ ＤＲＡＭセルが説明される。上述したように、１Ｔ ＤＲＡＭセル２０１は、トランジスタ２０１およびコンデンサ２１１を備える。トランジスタ２０９のゲート端子は、ワード線（ＷＬ）２１３に接続され、トランジスタ２０９のドレーン端子は、ビット線（ＢＬ）２１５に接続される。ＢＬ２１５に接続されないソースまたはドレーン端子は、コンデンサ２１１に接続され、Ｖｄａｔａは、トランジスタ２０９とコンデンサ２１１との間の接続を備える記憶ノードに格納される。
この例において、Ｖｄａｔａに関する８つの論理値０～７は、グラフ７１１に２命名法で表される。これら８つの論理値は、ｘ軸に沿って表されたそれぞれの電圧値として、１Ｔ ＤＲＡＭセル２０１にプログラムされ得る。グラフ７１１に示すように、各論理値は、異なる電圧値として格納される。
たとえば、論理値「０」は、約０ボルトの電圧値として格納され、論理値「１」は、おおよそ電圧値「Ｖ１」として格納され得る。論理値「２」は、おおよそ電圧値「Ｖ２」として格納されてよく、ここで、「Ｖ２」の値は０ボルトよりも大きく、「Ｖ１」および残りの論理値は、これに応じて、連続的な論理値が増分的に大きくなる電圧値としてプログラムされるようにプログラムされ得る。
１Ｔ ＤＲＡＭセル２０１の動作中、各論理値を表す電圧値は、正確に０または「Ｖ１」、「Ｖ２」などでなくてもよい。むしろ、電圧値は、たとえば０、「Ｖ１」、「Ｖ２」の目標電圧値より上または下の何らかの電圧値の範囲内であってよい。したがって、特定の論理値として登録し得る電圧値は、グラフ７１１における個々の釣鐘曲線として表される。各釣鐘曲線は、それぞれの論理値に対応し得る電圧値の電位分布を記録する。電圧値が様々な論理値を表すために割り当てられる方式は、この例に限定されず、他の割当てスキームが用いられてよい。
１Ｔ ＤＲＡＭセル２０１の読出し動作中、ＢＬ２１５はハイに充電されるが、ＷＬ２１３はローである。ＷＬ２１３の電圧値は、Ｖｄａｔａ７４５の電圧値を決定するために増分的に昇圧する。ＢＬ２１５は、グラフ７０９および７４７に示すように、ＷＬ２１３がトランジスタ２０９を完全にオンにすると、（トランジスタ２０９およびコンデンサ２１１を通って接地へ向かって）放電する。グラフ７０９において、ＷＬ２１３の読出し動作中の電圧値例が示され、電圧値は、ｙ値が増加すると増加する。グラフ７４７において、ＢＬ２１５の読出し動作中の可能な電圧値が示され、ここで、電圧値は、ｙ値が増加すると増加する。
１Ｔ ＤＲＡＭセル２０１において、ＢＬ２１５とコンデンサ２１１との間に電荷共有が適用される。したがって、ＷＬ２１３の電圧値が、Ｖｄａｔａ７４５の各可能な電圧値よりも高い所定の値であるそれぞれの値まで増分的に昇圧すると、Ｖｄａｔａ７４５の電圧値がＷＬ２１３の電圧に（閾値電圧少なく）最初に超された時、（アクセストランジスタ２０９がオフになる時点で）セル２０１からＢＬ２１５へ同じ量の電荷が最初に結合されるため、ＢＬ２１５は、Ｖｄａｔａ７４５電圧にかかわらず最初にほぼ同じ電圧値まで放電する。したがって、ＢＬ２１５が放電する様々なシナリオが、ほぼ同じ初期値において横ばいである電圧値（たとえば電圧７３１、７３３、７３５など）によって表される。更に、グラフ７４７内の破線７４９は、ＢＬ２１５が十分に放電したかを決定するために用いられる、たとえばＶＲＥＦなどの所定の電圧レベルを表す。アクセストランジスタ２０９が最初にオンになった後、ＷＬ２１３が更に高い電圧まで増分すると、メモリセル２０１からＢＬ２１５へ追加の電荷が結合され、ＢＬ２１５の電圧は更に減少する（たとえば、図１３を参照）。
２Ｔ ＤＲＡＭセル２０３の読出し動作と同様、１Ｔ ＤＲＡＭセル２０１の読出し動作中、ＷＬ２１３の電圧は、増分的に段階を付けられる。しかし、降下する代わりに、ＷＬ２１３の電圧値は、増分的に上昇し得る。ＷＬ２１３の様々な電圧レベル７１３、７１５、７１７、７１９、７２１、７２３、７２５、および７２７は、ステップと称され得る。ＢＬ２１５が放電を開始する前に、ＷＬ２１３の電圧レベルが昇圧した回数は、Ｖｄａｔａ７４５の値を決定するために査定され得る。
Ｖｄａｔａ７４５が０ボルトの電圧値を格納する例において、ＢＬ２１５は、ＷＬ７１３の電圧レベルがレベル７１５まで上昇した後、放電を開始し得る。トランジスタ２０９のソース端子とドレーン端子との間の電位差は、Ｖｄａｔａ７４５が０ボルトを格納する場合、最大であってよく、したがって、トランジスタ２０９のソース端子が０電圧であり、ＷＬ２１３に接続されたゲート端子が、トランジスタ２０９をオンにするために必要な閾値電圧よりも高い電圧であるので、ＷＬ２１３の電圧レベルにおける小さな増加は、トランジスタ２０９をオンにするために十分であり得る。したがって、Ｖｄａｔａ７４５が０ボルトを格納すると、時間ｔ０までに、ＢＬ２１５の電圧レベルは、電圧レベル７３１まで放電し得る。
ステップ７１５におけるＷＬ２１３の電圧レベルは、少なくとも閾値電圧量だけ、Ｖｄａｔａ７４５の電圧値よりも大きくあってよい。この差を明示するために、ＷＬ２１３の電圧レベルに関連するＶｄａｔａ７４５の様々な可能な電圧値は、グラフ７０９に示される。
Ｖｄａｔａ７４５が電圧値「Ｖ１」を格納する例において、ＢＬ２１５は、ＷＬ２１３の電圧レベルが第２のレベル７１７まで増分的に段階を踏んだ後、放電を開始し得る。Ｖｄａｔａ７４５として格納され得る各連続的な電圧値は、ＷＬ２１３の電圧レベルにおける連続的なステップとともに検出され得る。Ｖｄａｔａ７４５が電圧値「Ｖ７」を格納する例において、ＢＬ２１５は、ＷＬ２１３の電圧レベルにおける増分的変化の間、放電しなくてよい。この例において、ＢＬ２１５が、ＷＬ２１３の電圧レベルにおける７回の増分的増加後、放電を開始しない場合、周囲の回路は、Ｖｄａｔａ７４５が電圧レベル「Ｖ７」を格納していることを結論付けてよい。
ＷＬ２１３の電圧レベルが昇圧する回数は、Ｖｄａｔａ７４５として格納された電圧値に変換されてよく、これはさらに、Ｖｄａｔａ７４５の電圧値に対応する論理値と関連付けられる。たとえば、ＷＬ２１３が電圧レベル７２１（第４ステップ）である時に、ＢＬ２１５が放電を開始する場合、たとえばカウンタなどの周囲の回路は、ＷＬ２１３の電圧レベルが４回昇圧したことを反映するデータを格納してよい。レベルが４回昇圧したというデータは、電圧値「Ｖ３」を格納するＶｄａｔａと関連付けられ、その後、論理値「０１１」に変換され得る。
ＷＬ２１３の電圧レベルが何回昇圧したかを査定するためにカウンタを用いる例が説明されたが、カウンタは、この情報を査定するために用いられ得る唯一の方法ではない。他の方法が用いられてよい。たとえば、各電圧レベルが特定のステップに対応する電圧レベルが測定されてよく、ＷＬ２１３がどのステップにあるかを決定するために、比較器が用いられ得る。３Ｔ ＤＲＡＭセル２０５に関して説明した例と同様、クロックおよびストロービング技術が、Ｖｄａｔａ７４５の電圧値を査定するために用いられ得る。
２Ｔ ＤＲＡＭセル２０３の読出し動作と同様、ＷＬ２１３の電圧レベルが昇圧または降圧する回数は、事前設定回数であってよい。ＢＬ２１５が、ＷＬ２１３が昇圧または降圧する事前設定回数の間、放電しない場合、Ｖｄａｔａ７４５が最後の可能値を格納しているという結論が下され得る。
たとえば、１Ｔ ＤＲＡＭセル２０１は、Ｖｄａｔａ７４５として可能な値の数「ｎ」を格納するようにプログラムされ得る。ＢＬ２１５の放電の開始を検出せずに、事前設定回数ｎ－１をステップ実行した後、ＷＬ２１３に任意の追加の電圧ステップを設けることなく、Ｖｄａｔａ７４５に格納されたデータは最後の可能値であるという結論が導かれ得る。さらに１つ上の電圧レベルへの昇圧を避けることにより、電力の節減がもたらされる。
ここで、図８を参照すると、ブロック図は、本明細書で説明される実施形態を利用し得る回路構成例を示す。図８０１は、直列に接続された２つのトランジスタ８１１および８１３を備え、ここで、トランジスタ８１１のソースまたはドレーン端子は、読出しビット線（ＲＢＬ）８１５に結合される。トランジスタ８１１のゲート端子は、読出しワード線（ＲＷＬ）８１７に結合される。Ｖｄａｔａ８０７は、トランジスタ８１３のゲート端子を備える記憶ノードに格納される。
たとえば図８０１に示すような回路構成は、たとえば３Ｔ ＤＲＡＭセル（図２、トランジスタ２４１および２３９）などの様々な回路において見られ得る。Ｖｄａｔａ８０７の電圧値を決定するために、様々な実施形態に従って、ＲＷＬ８１７は、高値までプリチャージされ得る。
Ｖｄａｔａ８０７は、２より多い数の可能な論理値を表してよく、ここで、論理値は、様々な電圧値として格納される。グラフ８０３は、Ｖｄａｔａ８０７として格納され得る様々な電圧値と、それぞれの電圧値に対応する論理値との相関の一例を示す。
電圧値は、電圧ステップをストロービングまたは実行することを含む、上述した任意の方法を用いて決定され得る。Ｖｄａｔａの電圧値を決定するための他の方法は、所定の時間インターバルにおけるＲＢＬ８１５の電圧レベルを確認し、所定の時間インターバルの間のＲＢＬ８１５の電圧レベルを、Ｖｄａｔａによって表された論理値と関連付けてよい。
グラフ８０５は、この実施形態に従って実行される方法の間のクロック（ＣＬＫ）、ＲＷＬ８１７、およびＲＢＬ８１５の電圧レベルを示す。時間ｔ－１において、クロックはハイになってよく、その後、時間ｔ－０．５において、ＲＷＬ８１７はハイになる。上述した半導体デバイス物理学（図３）により、ＲＢＬ８１５は、Ｖｄａｔａ８０７の電圧値に基づいて様々な速度で放電を開始する。
したがって、たとえば時間ｔ０などの所定の時間インターバルにおいて、ＲＢＬ８１５の電圧レベルは、Ｖｄａｔａ８０７の電圧値に基づいて様々なレベルである。ＲＢＬ８１５の可能な放電曲線は、グラフ８０５に示される。所定の時間インターバルは、可能な電圧曲線間により大きな差が存在するような位置に設定され得る。したがって、測定された電圧値は、より明確に識別され、より正確に識別され得る。
時間インターバルｔ０の間に測定されたＲＢＬ８１５の電圧値は、後にデジタル値に変換されるアナログ値として測定され得る。デジタル値はその後、対応する論理値に関連付けられ得る。
ここで、図９を参照すると、ブロック図は、本明細書で説明される実施形態を利用し得る回路構成の他の例を示す。図９０１は、直列に接続された３つのトランジスタ９１１、９１３、および９１５を備える。トランジスタ９１１のソースまたはドレーン端子は、読取ビット線（ＲＢＬ）９１９に接続され得る。トランジスタ９１３および９１５の各ゲート端子は、電圧値（たとえばＶｇ１およびＶｇ０）を記憶ノードに格納してよい。
グラフ９０５は、Ｖｇ１およびＶｇ０として格納された電圧値を読み出すまた別の方法を示す。留意すべき点として、決定された電圧値は、電圧値Ｖｇ１およびＶｇ０の和に対応する。格納された電圧値（たとえばＶｇ１およびＶｇ０）に基づいて、トランジスタ９１３および９１５は、より多くまたは少なく導電する。
格納された電圧値の和を決定するために、説明された任意の方法が用いられ得る（たとえば、ストロービング、所与の時間における電圧レベルの測定）。図９において、測定された遅延時間を電圧値に関連付ける、放電までの時間法が示される。時間遅延は、クロックがハイになることに対応し得る時間ｔ０と、ＲＢＬ９１９が所定の閾値レベル９３１に到達した時との間の時間インターバルとして定義され得る。グラフ９０５において、時間遅延は、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、およびＤ６と表記される。時間遅延は、Ｖｇ１およびＶｇ２の電圧値に基づいて変化する。
図９０３は、図９０１と等しい回路図である。基本的に、直列に接続されたトランジスタ９１３および９１５は、直列に接続された可変レジスタ９２３および９２５と同様の方式で動作するとみなされ得る。ＲＢＬ９２９の放電までの合計時間が、回路抵抗と回路容量との積に等しい。
ＲＣ時間定数＝（Ｒ０＋Ｒ１）×ＣＢＬ （３）
ここで、Ｒ０およびＲ１は、可変抵抗を表し、ＣＢＬは、ＲＢＬ９２９の容量を表す。様々な値のＲ０およびＲ１に関して、ＲＣ時間定数値は変化し、放電に関する時間遅延を変化させる。上の式３において、トランジスタ９２１の抵抗値は、トランジスタ９２１の抵抗が無視できるものである抵抗Ｒ０およびＲ１よりも大幅に小さいと考えられる。したがって、トランジスタ９２１の抵抗値は、ＲＣ時間定数計算に含まれない。トランジスタ９２１の抵抗値が無視できないほど大きい実施形態において、抵抗値もまた、ＲＣ時間定数計算におけるオフセットとして含まれ得る。
図９０１におけるＲＢＬ９１９の出力は、放電まで時間変換器（この例は以下で説明される）に後続して結合されるインバータに結合され得る。したがって、遅延時間が測定されてよく、トランジスタ９１３および９１５のゲート端子に格納された電圧の和が決定され得る。
グラフ９０７において、上述した、格納された電圧値を決定する方法が示される。グラフ９０７において、ＲＢＬ９２９の電圧値が、時間ｔｘにおいて測定される。ＲＢＬ９２９の放電の様々な速度が与えられると、可変レジスタの値に基づいて、時間ｔｘに測定された電圧値に基づいて抵抗値の決定が行われ得る。
図９０１および９０３において、複数のトランジスタに格納された値の多種多様な組み合わせの結果、最終的な和が生じ得る。たとえば、抵抗値Ｒ０およびＲ１のいくつかの組み合わせは、同じ和をもたらし得る。ＲＣ遅延は、直列の可変レジスタ全ての一次結合である。さらに、所与の固定容量に関して、合計時間遅延は、直列の抵抗の一次結合である。さらに、それぞれの抵抗値が対数値を表す場合、時間遅延は、対数値の合計に関連付け得る。これは、積項が得られ得る例の１つであり、図１０に関して更に説明される。
図９０１および９０３に示す回路は、行列算術の行列演算を実行する回路に関する構成ブロックを備えてよい。たとえば、説明された、直列に接続されたトランジスタのゲートに格納された電圧の和を決定するための方法は、数値を足すために用いられてよく、ここで、Ｖｇ１およびＶｇ０の値は数値を表す。追加の動作が実行されてよく、たとえば、Ｖｇ０およびＶｇ１は対数値ｌｏｇ（ａ）およびｌｏｇ（ｂ）を表してよい。すなわち、
Ｖｇ０＝ｌｏｇ（ｘ）かつＶｇ１＝ｌｏｇ（ｙ） （４Ａ）
である。
したがって、測定されたＶｇ０およびＶｇ１の和は、ｘとｙとの積の対数を表してよい。たとえば、これらの回路は、デカルト加算、ベクトル加算を実行し、デカルト積を求めるために用いられ得る。また、ブロック９０１および９０３に示す回路は、トランスリニア回路動作と同様に働くようにバイアスされ得る。トランジスタは、トランジスタが指数電流電圧特性を示す領域である弱反転領域においてバイアスされる。したがって、弱反転領域内でバイアスされたトランジスタは、対数－対数動作を実行することができる。
ここで、図１０を参照すると、本明細書で説明される様々な実施形態が、デジタル領域信号処理のために用いられ得る構成で示される。特に、ブロック図１００１において、複数のトランジスタ１０１１、・・・、１０１３、および１０１５は、直列に接続される。３つのトランジスタが直列に接続されて示されるが、図１００１は、示された３つより多い数の直列に接続されたトランジスタを有してよい。いくつかの実施形態において、ブロック図１００１は、直列に接続された複数のトランジスタを備える否定論理積型（ＮＡＮＤ型）不揮発性メモリを含んでよい。
トランジスタ１０１１のゲート端子は、イネーブル信号を受信するイネーブル線１０１７（前述の説明におけるＷＬ）に結合される。トランジスタ１０１３および１０１５のゲート端子はそれぞれ、電圧形式で信号１００７（Ｖｇ１）および１００９（Ｖｇ０）を送信するワイヤに結合される。様々な実施形態において、信号１００７および１００９は、記憶ノードまたは制御される信号から発信され得る。当該技術において知られている様々な手段によって、信号１００７および１００９の電圧値が制御され得る。
本明細書で説明される読出し動作方法を用いて、複数のトランジスタの各ゲートに格納された電圧値１００７および１００９の和が、ＲＢＬ１０１９を通して読み出され得る。たとえば、ＲＢＬ１０１９が放電するための時間遅延（放電までの時間）を測定すること、イネーブル線１０１７上で電圧を増分的に昇圧すること、または、ある所定の時間におけるＲＢＬ１０１９の電圧レベルを決定することが、本明細書に開示される実施形態に係るいくつかの読出し動作方法である。複数のトランジスタのゲート端子の各々に格納された電圧値の和は、（ゲート端子に格納された電圧値の）乗算または加算を実行するために用いられ得る。
様々な実施形態において、複数のトランジスタのうちのトランジスタ（たとえば１０１３または１０１５）のそれぞれのゲート端子において受信された信号は、少なくともそのトランジスタの閾値電圧よりも大きいように設定され得る。したがって、読出し動作中、複数のトランジスタにおける全てのトランジスタからの値が読み出され、全てのトランジスタが、読出し動作中の何らかの時点で「オン」になる。他の場合、トランジスタのそれぞれのゲート端子において受信された信号は、閾値電圧よりも下であってよい。
図１０の説明を続けると、ブロック図１００３は、たとえばメモリなどの回路の一部を示し、ここで、回路は、行および列に配置された複数のトランジスタを備える。本明細書で説明される読出し動作方法を用いて、メモリ内の行および列を用いてデカルト積演算が実行され得る。
図１００３において、複数のトランジスタ１０２１、１０２３、および１０２５は、直列に接続される。イネーブル線１０２７は、トランジスタ１０２１のゲート端子に結合される。また、列ワード線（ＣＷＬ）１０３５は、トランジスタ１０２３のゲート端子に結合される。トランジスタ１０２３は、他のトランジスタと並列に結合され、列と称され得る。ＣＷＬ１０３５は、（たとえばトランジスタ１０２３と、互いにかつトランジスタ１０２３と並列に接続された他のトランジスタとを備える）特定の列が読み出され得るように構成され得る。したがって、行および列は、デカルト積演算を実行するために選び取られる。
本明細書で説明される読出し動作方法を用いて、電圧値の和が読み出されてよく、ここで、各電圧値は、直列に接続されたトランジスタの行のそれぞれのゲート端子に存在する。また、電圧値の和が読み出されてよく、ここで、各電圧値は、並列に接続されたトランジスタの列のそれぞれのゲート端子に存在する。電圧値は、それぞれの数値を表してよく、または電圧値は、対数値を表してよい。
一般に、自然対数を含む対数は、乗算を加算にマッピングする。対数関数は、乗算されている正の実数から、関数として表された、加算されている実数の群への群同形である。すなわち、
ｌｏｇ（ａ）＋ｌｏｇ（ｂ）＝ｌｏｇ（ａｂ） （４Ｂ）
である。したがって、電圧値が対数値を表す例において、これらの対数値の和は、数値の積に間接的にマッピングされ得る。すなわち、対数値を表す電圧値が合計されると、ＲＢＬが所定の値に到達するまでの時間遅延法、または所定の時間におけるＲＢＬの電圧値のいずれかを用いて、論理値の代わりに数値が推測され得る。したがって、逆対数ステップのために必要な追加の回路が省略され得る。所与のｎ個の数値のセットに関して、加算演算の結果生じる有限数の固有の和、または乗算演算の結果生じる有限数の固有の積が存在する。
ブロック図１００３から出力された和は、その後、例えばブロック図１００１などの回路によって合計され、ここで、ブロック図１００３から読み出された各和は、電圧信号（たとえば信号１００７および１００９）として、直列に接続されたトランジスタのそれぞれのゲート端子へ送信される。したがって、本明細書で説明される読出し技術を用いて、図１００１で説明するように、最終的な和が決定され得る。このように図１００１とともに図１００３を用いることにより、行列計算、線形代数演算などを実行するための能力が可能になり得る。
様々な実施形態において、図１００１および１００３は、信号混合目的で用いられ得る。たとえば、図１００１および１００３は、加法混合目的で用いられ得る。信号混合は、様々な通信目的に用いられ得る。また、ブロック図１００３は、２つの信号の位相差を検出するために用いられ得る。
ここで、図１１を参照すると、ＮＯＲ型不揮発性フラッシュメモリを備える実施形態が、ブロック図１１０１に示される。ブロック図１１０１において、浮遊ゲート１１１１と、線１１１７に接続されたゲート端子と、ＢＬ１１１３に接続されたソースまたはドレーン端子とを備える単一のフラッシュメモリセルが示される。
本明細書で説明される読出し動作概念を用いて、単一の読出し動作が、浮遊ゲート１１１１にプログラムされた電圧の値を決定してよい。グラフ１１０３に記録された一例において、４つの電圧値「Ｖ０」、「Ｖ１」、「Ｖ２」、および「Ｖ３」は、フラッシュメモリセルに格納され得る（ブロック図１１０１）。電圧値「Ｖ０」、「Ｖ１」、「Ｖ２」、および「Ｖ３」は、グラフ１１０３に２進形式で表された様々な論理値に対応し得る。
どの電圧値がフラッシュメモリセルに格納されているかを決定するために、単一の「Ｖｒｅａｄ」電圧値が、電圧値「Ｖ２」と電圧値「Ｖ３」との間の値に設定され得る。上述した概念を用いて、４つのうちどの電圧値がフラッシュメモリセル内に格納されているかを決定するために、ＢＬ１１１３が放電するための時間遅延が用いられてよく、あるいは、所定の時間におけるＢＬ１１１３の電圧値の測定値が用いられ得る。
従来技術におけるフラッシュメモリ読出し動作との違い
この方法は、いくつかの様々な点で、従来技術におけるフラッシュメモリの読出し動作と相違する。従来技術において行われる読出し動作の場合、フラッシュメモリセルに格納された電圧値を読み出すために、３つの異なる「Ｖｒｅａｄ」レベルが実装され得る。また、特定の「Ｖｒｅａｄ」レベルにおける読出し動作に関して、収集されたデータは、ＢＬ１１１３が放電したかに対応する。
本明細書で説明される実施形態は、３つの特定の「Ｖｒｅａｄ」値を用いる３つの独立した読出し試行の行程で、ＢＬ１１１３が放電したかを単純に探るものではない。代わりに、フラッシュメモリセルに格納された値を決定するために、単一の「Ｖｒｅａｄ」値が用いられ得る。また、ビット線が放電したかを単純に査定するのではなく、ビット線が放電するための遅延時間が査定され得る。他の実施形態において、ビット線が放電したかを単純に査定するのではなく、ビット線の電圧値が査定される。
さらに、本明細書で説明される実施形態は、従来技術におけるフラッシュメモリの場合のように個別値ではなく、実効値を読み出し得る。また、本明細書で説明される実施形態は、従来技術におけるフラッシュメモリの場合のようにワード線に一連の電圧を印加することによって連続的な読出しを実行するものではない。代わりに、本明細書で説明される実施形態において、メモリセルに格納されたＶｄａｔａを読み出すために、１つの電圧値がワード線に印加される。
図１１の説明に戻ると、グラフ１１０５は、上述したような放電まで遅延時間技術を用いて、ＢＬ１１１３の可能な電圧レベルを示す。浮遊ゲート１１１１に格納された電圧に依存して、ＢＬ１１１３は、様々な速度で放電することを思い出す。したがって、ＢＬ１１１３が放電するための時間遅延は、格納された可能な論理値の１つに対応し得る。
グラフ１１０５に記録された例において、ストロービングクロックは、Ｖｒｅｆに到達するまでに要する期間を決定することによって、ビット線が、たとえばＶｒｅｆなどの指定の電圧レベルに到達するまでにどれほどの長さを要するかを決定してよい。遅延Ｄ０、Ｄ１、およびＤ２は、それぞれの電圧レベル「Ｖ０」、「Ｖ１」、および「Ｖ２」に対応し得る。比較器が、ＢＬ１１１３が時間遅延「Ｄ１」以内にＶｒｅｆに到達したことを検出した場合、周囲の回路は、フラッシュメモリセルに「Ｖ１」電圧値が格納されていることを決定してよい。ＢＬ１１１３が所定の時間遅延の１つ以内に放電しなかった場合、フラッシュメモリセルに電圧値「Ｖ０」が格納されているという結論が導かれ得る。
グラフ１１０７は、所定の時間窓の間に測定されたＢＬ１１１３の電圧値を用いて取られた可能な測定値を示す。浮遊ゲート１１１１に格納された電圧値に基づいて放電速度が変化するので、ＢＬ１１１３の電圧レベルは、所与の時間において様々である。グラフ１１０７に記録された例において、ＢＬ１１１３の電圧レベルは、時間ｔｘにおいて測定される。
ここで、図１２を参照すると、フラッシュメモリセルのブロックを読み出す方法が、本明細書で説明される読出し動作を用いて説明される。回路図１２０１において、複数のフラッシュメモリセル１２１９、１２１７、１２１５、１２１３、および１２１１は直列に接続され、フラッシュメモリセルのブロック１２３７を成す。ブロック１２３７は、「Ｎ」個のワード線を備えてよく、ここでＮは、ブロック１２３７内のフラッシュメモリの数を表す。ブロック１２３７の一方の端は、トランジスタ１２１９に直列に接続され、ブロック１２３７の他方の端は、トランジスタ１２１１に直列に接続される。
更に、トランジスタ１２１９のゲート端子は、ビット線選択ＢＬＳ線１２２３に接続され、トランジスタ１２１１のゲート端子は、ソース線選択ＳＬＳ線１２２５に接続される。トランジスタ１２１９のソースまたはドレーン端子は、ビット線（ＢＬ）１２２１に接続され、残りのソースまたはドレーン端子（ＢＬ１２２１に接続されていない端子）は、ブロック１２３７に接続される。トランジスタ１２１１のソースまたはドレーン端子は、ソース線ＳＬ線１２２７に接続され、残りのソースまたはドレーン端子（ＳＬ１２２７に接続されていない端子）は、ブロック１２３７に接続される。
単一のフラッシュメモリセル内のデータが読み出されるシナリオにおいて、読み出されるメモリセル以外の複数のフラッシュメモリセルは、Ｖｐａｓｓ状態に維持される。Ｖｐａｓｓ状態に置かれたフラッシュメモリセルは、「Ｖｐａｓｓ」に設定されたゲート電圧量を有し、これにより、フラッシュメモリセルをオン状態に保つことが確実にされる。したがって、複数のトランジスタの総数が「Ｎ」である場合、「Ｎ－１」の数のフラッシュメモリセルがＶｐａｓｓ状態に維持され、読出し中のメモリセルにおける関心値は、ブロック１２３７内の複数のメモリセルをステップ実行され得る。Ｖｄａｔａとして格納され得る論理データは、グラフ１２０３に示される。
本明細書で説明される読出し動作を用いて、検出されたビット線（ＢＬ）１２２１の放電速度または放電までの時間に基づいて、ブロック１２３７に格納されたゲート電圧の和が決定され得る。１つの実施形態において、全てのフラッシュメモリセルが、「Ｖｐａｓｓ」状態に置かれ得る。本明細書で説明される読出し動作を用いて、ブロック１２３７の抵抗の総和が決定され得る。
一例において、ブロック１２３７に関する読出し電流（Ｉ）は、
Ｉ＝ＶＢＬ／（ｎ＊ＲＯＮ） （５）
と定義されてよく、ここで、ＶＢＬは、ビット線の電圧であり、ｎは、ゲート端子電圧がＶｐａｓｓである直列のトランジスタの数を表し、ＲＯＮは、電流導通時のフラッシュメモリセルの抵抗を表す。オーミック領域（すなわち、（ＶＧＳ－ＶＴＨ）＞ＶＤＳである線形領域）において動作するブロック１２３７内のフラッシュメモリセルに関して、ドレーン電流ＩＤＳは、
ＩＤＳ＝Ｋ［（ＶＧＳ－ＶＴＨ）＊ＶＤＳ－（ＶＤＳ ２／２）］ （６）
として定義されてよく、ここで、Ｋは、移動度因数を表し、ＶＧＳは、ゲート端子とソース端子との間の電圧を表し、ＶＴＨは、フラッシュメモリを「オン」にする閾値電圧量を表し、ＶＤＳは、ドレーン端子とソース端子との間の電圧を表す。いくつかの実施形態において、ＶＤＳが小さい場合、ＩＤＳは、
ＩＤＳ＝Ｋ［（ＶＧＳ－ＶＴＨ）＊ＶＤＳ］ （７）
と定義され得る。フラッシュメモリセルにおける抵抗（ＲＯＮ）は、
ＲＯＮ＝ＶＤＳ／ＩＤＳ＝１［Ｋ＊（ＶＧＳ－ＶＴＨ）］ （８）
と定義され得る。
２つの読出し動作技術およびビット線電圧レベル例がグラフ１２０５および１２０７に示される。グラフ１２０５において、ＢＬ１２２１に関する放電まで遅延時間技術が記録され、ＢＬ１２２１に要する期間が遅延時間として測定され、測定された遅延時間に基づいて、ブロック１２３７内のフラッシュメモリセルに格納された電圧値が決定され得る。グラフ１２０７において、ＢＬ１２２１の放電速度が測定されてよく、ここで、所定の時間ｔｘにおけるＢＬ１２２１の電圧値が測定される。
ここで、図１３を参照すると、１Ｔ ＤＲＡＭセルに関する他の読出し動作技術が説明される。ブロック図１３０２において、上述した１Ｔ ＤＲＡＭセル２０１が再現される。ＢＬ２１５は、トランジスタ２０９のソースまたはドレーン端子に接続されることを思い出す。さらに、ＢＬ２１５は、（メモリセル容量および公称ビット線容量のプロセス変動を補償するために）可変コンデンサ１３１３に接続され得る。ＢＬ２１５は、可変コンデンサ１３１３の容量が変化し得る「高電圧」に設定され得る。時間ｔ０において、ワード線（ＷＬ）２１３がオンにされ得る。
Ｖｄａｔａ１３４５の値に基づいて、ＢＬ２１５に電荷共有が発生する。電荷共有が定まる値に依存して、Ｖｄａｔａ１３４５の電圧値の決定がなされ得る。すなわち、ＢＬ２１５は、特定の電圧レベルまで放電し、時間スパンの後、その電圧レベルで安定し得る。ＢＬ２１５の電圧が安定するレベルに基づいて、Ｖｄａｔａ１３４５の電圧値の決定がなされ得る。
グラフ１３１１は、Ｖｄａｔａ１３４５として格納されたそれぞれの電圧値によって表され得る様々な論理値を示す。グラフ１３０９は、電荷共有による期間後にＢＬ２１５が安定し得る様々なレベルを示す。したがって、ＷＬ２１３がハイになる時間ｔ０に後続して、所定の時間ｔ１において、Ｖｄａｔａ１３４５の電圧値を決定するためにＢＬ２１５の電圧レベルが測定され得る。
ここで、図１４を参照すると、様々なＶｄａｔａ電圧値を比較する機能を有する回路のブロック図が示される。ブロック図１４０１は、２Ｔ ＤＲＡＭ構成で接続された２つのトランジスタのブロック１４９０および１４９２をそれぞれ示す。ブロック１４９０において、トランジスタ１４４１のゲート端子は、書込みワード線（ＷＷＬ１）１４１７に接続され、トランジスタ１４４１のソース端子は、書込みビット線（ＷＢＬ）１４０７に接続される。上述したように、本明細書で説明されるトランジスタのソースおよびドレーンは、入替え可能である。したがって、いくつかの実施形態において、ソース端子はドレーン端子であってよく、逆も然りである。
トランジスタ１４４１のドレーン端子は、トランジスタ１４４３のゲート端子に接続され、ここで、トランジスタ１４４３のソース端子は、データワード線（ＤＷＬ１）１４１５に接続される。トランジスタ１４４３のドレーン端子は、トランジスタ１４３３のソース端子に接続され、トランジスタ１４３３のソース端子は、読出しビット線（ＲＢＬ）１４０９に接続される。第１のデータであるＶｄａｔａ１は、２Ｔ ＤＲＡＭセル（ブロック１４９０）に格納され得る。
トランジスタ１４３３のソース端子は、トランジスタ１４２３のソース端子にも接続され、ここで、トランジスタ１４２３は、ブロック１４９２と表記された２Ｔ ＤＲＡＭセル内の２つのトランジスタの１つを備える。トランジスタ１４２３のドレーン端子は、ＤＷＬ０線に接続され、トランジスタ１４２３のゲート端子は、トランジスタ１４２１のドレーン端子に接続される。トランジスタ１４２１のソース端子は、書込みビット線（ＷＢＬ）１４０７に接続される。トランジスタ１４２１のゲート端子は、書込みワード線（ＷＷＬ０）１４１１に接続される。第２のデータであるＶｄａｔａ０は、２Ｔ ＤＲＡＭセル（ブロック１４９２）に格納され得る。
２つのブロック１４９０と１４９２との間でどちらのデータが大きいかを比較するために、最初にＲＢＬ１４０９は、たとえばＶＤＤなどの「高」値まで充電され得る。ＤＷＬ０は、約０の電圧レベルであってよく、ＤＷＬ１は、「ハイ」付近の電圧レベルであってよい。Ｖｄａｔａ１およびＶｄａｔａ０の値に依存して、ＲＢＬ１４０９は、異なるように放電し得る。
ブロック図１４５１は、ブロック図１４０１と同様であるが、２Ｔ ＤＲＡＭセルを備えるそれぞれのブロックであるブロック１４９６および１４９８は、別々の書込みビット線（ＷＢＬ１およびＷＢＬ０）に接続される。一方、ブロック図１４５１において、２つのブロック１４９０および１４９２は、単一の書込みビット線１４０７を共有する。
ここで、図１５を参照すると、測定された遅延時間を格納された電圧値に関連付けるために用いられ得る回路の例が説明される。上述した読出し動作の１つは、測定された遅延時間を電圧値に関連付ける、放電まで時間法を含む。読出しワード線（ＲＷＬ）、読取ビット線（ＲＢＬ）の電圧値、および所定の時間に測定された遅延時間を記録するグラフ９０５が、図９から再現される。また、グラフ９０５に重ね合わせられたストローブクロック１５１０が示される。
ブロック図１５０１は、遅延時間を電圧値に関連付け得る何らかの回路をブロック図形式で示す。ブロック図１５０１において、遅延線１５０５は、ＲＢＬ１５０３に接続される。遅延線１５０５は次に、キャプチャフリップフロップ１５０７に接続される。ストローブクロック信号１５１０は、キャプチャフリップフロップ１５０７に入力される。出力キャプチャフリップフロップ１５０７は、いくつかのビット（たとえばＳ０、Ｓ１、Ｓ２、・・・、Ｓｋ－１、Ｓｋ）を有してよい。いくつかの実施形態において、遅延線１５０５は、各々が、出力キャプチャフリップフロップ１５０７内の個々のフリップフロップの入力に結合されたそれぞれの出力を有する、非逆転バッファの連鎖を含んでよい。
様々な遅延時間Ｄ０、Ｄ１、Ｄ２、・・・、Ｄ６は、遅延線１５０５を通って伝搬する。最も小さい遅延Ｄ０は、遅延線１５０５を通って最も長い時間伝搬する。最も大きい遅延Ｄ６は、遅延線を通って最も短い時間伝搬する。ＲＢＬ１５０３が切り換わらない条件として、遅延線１５０５における値の変化は存在しない。遅延線１５０５を通る遅延時間の伝搬長さは、３Ｔ ＤＲＡＭセルに格納された論理値に関連付けられ得る。
たとえば、ビット線が、第１の所定の時間窓内に閾値電圧値９３１を下回るかを決定するために、Ｄ０が設定され得る。第１の所定の時間窓内にビット線が閾値電圧値を下回る場合、Ｄ０は、遅延線１５０５を通して「１」を伝搬し始める。
ビット線が、第１の所定の時間窓内に閾値電圧値を下回らない場合、Ｄ０は、「１」を伝搬しない。このシナリオを更に用いて、Ｄ１は、ビット線が、第２の所定の時間窓内に閾値電圧値を下回るかを決定するために設定されてよく、ここで、第２の所定の時間窓は、第１の所定の時間窓より後の時間に発生する。第２の所定の閾値時間窓内にビット線が閾値電圧値を下回る場合、Ｄ１は、遅延線１５０５を通して「１」を伝搬し始める。したがって、Ｄ１は、Ｄ０が伝搬し始める場合よりも少ない時間、「１」を伝搬することになる。すなわち、遅延線１５０５は、それぞれの遅延時間に関する以下の値を反映してよい。
Ｄ０：１１１１１１１１１１１１１１１１０００ （９）
Ｄ１：１１１１１１１１１１１１１１０００００ （１０）
・・・
Ｄ６：１１０００００００００００００００００ （１１）
ストローブクロック１５１０は、全ての遅延時間が過ぎた後、時間ｔ８において発火するように設定され得る。ストローブクロックは、「１」が遅延線を通して伝搬した長さを反映するデータを記録してよく、これは、Ｖｄａｔａの電圧値に関連付けられ、次に論理値に関連付けられ得る。
ここで、図１６を参照して、読出し動作を実行するための少なくともいくつかの実施形態に係る方法例が説明される。この方法は、ビット線の放電までの時間を測定する。様々な実施形態において、図１６に示すブロックのいくつかは、同時に実行されてよく、示された順序以外の順序で実行されてよく、あるいは省略され得る。所望に応じて、追加の方法要素が実行され得る。
最初、１または複数のクロックは、１または複数の所定の時間窓において、３Ｔ ＤＲＡＭセルの出力をストローブするように設定され得る（ブロック１６０１）。次に、１または複数の所定の時間窓の１つの間に、３Ｔ ＤＲＡＭセルの出力における電圧レベルが取得され得る（ブロック１６０３）。取得された電圧レベルが所定の閾値を下回るかに関する査定がなされ得る（決定ブロック１６０５）。
取得された電圧レベルが所定の閾値を下回る場合、電圧レベルが所定の閾値より下まで降下した時の所定の時間窓に基づいて、論理値が決定され得る（ブロック１６０９）。取得された電圧レベルが所定の閾値を下回らない場合、読出し動作の開始から閾値量の時間が経過したかに関する第２の査定がなされ得る（決定ブロック１６０７）。
閾値量の時間が経過したという決定がなされた場合、３Ｔ ＤＲＡＭセルに格納された電圧値は０であるという結論が導かれる（ブロック１６１１）。３Ｔ ＤＲＡＭセルに低い電圧値が格納されている場合、高い電圧値が格納されている場合よりも、セルのビット線は緩慢に放電し得ることを思い出す。閾値量の時間が経過していないという決定がなされた場合、方法は、１または複数の所定の時間窓の１つにおいて電圧レベルが測定されるブロック１６０３へ戻る。
ここで、図１７を参照して、読出し動作を実行するための少なくともいくつかの実施形態に係る方法例が説明される。この方法は、ビット線が放電を開始する前にワード線の電圧レベルが変更された回数を追跡し得る。様々な実施形態において、図１７に示すブロックのいくつかは、同時に実行されてよく、示された順序以外の順序で実行されてよく、あるいは省略され得る。所望に応じて、追加の方法要素が実行され得る。
最初、２Ｔまたは１Ｔ ＤＲＡＭセルの電圧レベルが所定の量だけ変更され得る（ブロック１７０１）。次に、ワード線の電圧レベルが変更された回数を追跡するために、カウンタまたは他の何らかのメカニズムが用いられ得る（ブロック１７０３）。
電圧レベルが変更された回数が事前設定の数より大きいかの査定がなされる（決定ブロック１７０５）。電圧レベルが変更された回数が事前設定の数より大きい場合、セルに格納された電圧値は０であるという結論が導かれる（ブロック１７１３）。
電圧レベルが変更された回数が事前設定の数より少ない場合、２Ｔまたは３Ｔ ＤＲＡＭセルの電圧レベルが取得される（ブロック１７０７）。次に、取得された電圧レベルが所定の閾値を下回るかに関する決定がなされる（決定ブロック１７０９）。
取得された電圧レベルが所定の閾値を下回らない場合、方法は、ワード線の電圧レベルが所定の量だけ変更されるブロック１７０１へ戻る。取得された電圧レベルが所定の閾値を下回る場合、２Ｔまたは１Ｔ ＤＲＡＭセルに格納された論理値の決定がなされる（ブロック１７１１）。上述したように、電圧レベルが変更された回数は、Ｖｄａｔａとして格納された電圧値に関連付けられ、次に、Ｖｄａｔａが論理値に関連付けられる。
ここで、図１８を参照して、メモリセルの行の読出し動作を実行するための少なくともいくつかの実施形態に係る方法例が説明される。この方法は、メモリセルの行内の全ての値が決定されたという決定がなされると、読出し動作を停止する。様々な実施形態において、図１６に示すブロックのいくつかは、同時に実行されてよく、示された順序以外の順序で実行されてよく、あるいは省略され得る。所望に応じて、追加の方法要素が実行され得る。
最初、行を備える複数のＤＲＡＭセルに接続されたワード線の電圧レベルが変更される（ブロック１８０１）。次に、格納された論理値が決定された行内のＤＲＡＭセルの数が追跡される（ブロック１８０３）。次に、行内の全てのＤＲＡＭセルに関してＤＲＡＭセルに格納された論理値が決定されたかに関する査定がなされる（決定ブロック１８０５）。
ＤＲＡＭセルの行においていくつかの論理値がまだ決定されていない場合、方法は、ワード線の電圧レベルが所定の量だけ変更されるブロック１８０１へ戻る。ＤＲＡＭセルの行において全ての論理値が決定された場合、方法は停止する（ブロック１８０７）。
図１８において説明される方法は、本明細書で説明される読出し動作方法に係る、メモリセルの行を読み出すための節電方法を実現する。たとえば、８つのメモリセルが単一のワード線に接続され得る。メモリセルは、８つの論理値のうちの１つを格納するようにプログラムされ得る。
メモリセルの各々に格納された論理値を決定するために、読出しワード線電圧は、図５において説明される読出し動作に従って徐々に降圧され得る。読出し動作は、８つのメモリセルを同時に読み出してよい。この例において、図５において説明する例と同様に、論理値が電圧値「Ｖ１」～「Ｖ７」に割り当てられる。
それぞれのメモリセルに格納された電圧値が「Ｖ１」より大きい場合、この節電方法は、電力を節減し得る。たとえば、メモリセルの行に格納された電圧値のうち「Ｖ４」を下回ったものがない場合、読出し動作は最初に、ワード線の電圧値を１インクリメント分降圧させる。行内の任意のメモリセルが電圧値「Ｖ７」を含む場合、これらの値は、それぞれの出力ビット線において検出される。次に、ワード線の電圧レベルが、別のインクリメント分降圧される。行内の任意のメモリセルが電圧値「Ｖ６」を含む場合、これらの値は、それぞれの出力ビット線において検出される。ワード線電圧の降圧は、８つのメモリセル全ての電圧値が決定されるまで継続する。
カウンタは、８つのメモリセルのうち、格納された電圧値の決定がなされたセルの数を追跡してよい。行内に格納された最も低い電圧値が「Ｖ４」であるこの例において、ワード線の電圧値を降圧させる方法は、「Ｖ４」値が読み出されると終了してよい。格納された値が決定されたメモリセルの数を追跡するカウンタは、８つの値全てが決定されたことを反映する。したがって、方法は、「Ｖ４」を読み出すレベルを超えるワード線の電圧レベルを継続して降圧させる必要はない。したがって、ワード線の電圧変更を７回行うのではなく、この例において、ワード線の電圧レベルを４回変更した後、行全体が読み出され得る。この例は、読出し動作中の電力が節減され得ることを示す。
ここで、図１９を参照して、メモリセルの行の読出し動作を実行するための少なくともいくつかの実施形態に係る方法例が説明される。この方法は、メモリセルの行内の全ての値が決定されたという決定がなされると、読出し動作を停止する。様々な実施形態において、図１９に示すブロックのいくつかは、同時に実行されてよく、示された順序以外の順序で実行されてよく、あるいは省略され得る。所望に応じて、追加の方法要素が実行され得る。
最初、行を備える複数のＤＲＡＭセルのそれぞれの出力において、電圧レベルが測定される（ブロック１９０１）。次に、格納された論理値が決定された行内のＤＲＡＭセルの数が追跡される（ブロック１９０３）。次に、行内の全てのＤＲＡＭセルに関してＤＲＭＡセルに格納された論理値が決定されたかに関する査定がなされる（決定ブロック１９０５）。
ＤＲＡＭセルの行においていくつかの論理値がまだ決定されていない場合、方法は、ＤＲＡＭセルの行のそれぞれのビット線における電圧レベルが測定されるブロック１９０１へ戻る。様々な実施形態において、この方法で用いられ得る読出し動作は、ビット線の放電までの遅延時間を測定することを含む。ＤＲＡＭセルの行において全ての論理値が決定された場合、方法は停止する（ブロック１９０７）。
図１８において説明される方法と同様、図１９において説明される方法は、本明細書で説明される読出し動作方法に従ってメモリセルの行を読み出すための節電方法を実現する。
ここで、図２０を参照すると、ブロック図２００１および２００３は、１または複数のアレイ２００５に配置された、たとえばビットセル２００７などのビットセルの縦横動作を可能にする構成を示す。ブロック図２００３は、直交読出し書込み動作を実装し得る。ブロック図２００３は、１または複数の行が書込みワード線ＷＷＬ０、ＷＷＬ１、・・・、およびＷＷＬｍとして示され、１または複数の列が読出しワード線ＲＷＬ０、ＲＷＬ１、・・・、ＲＷＬｍとして示された２次元アレイを備えてよい。行と列との指定は、書込みワード線と読出しワード線との間で入替え可能である。読出しおよび書込みワード線は、互いに対し直交し、同様に、対応する読出しおよび書込みビット線もまた、互いに対し直交する。
アレイ２００３を用いる直交読出し書込み動作は、３Ｔ ＤＲＡＭメモリセルを備え得るビットセル２００７によってイネーブルされる。ブロック図２００１に示すように、３Ｔ ＤＲＡＭメモリセルは、３つのトランジスタ２０３７、２０３９、および２０４１を備える。２つのトランジスタ２０３９および２０４１は直列に接続され、トランジスタ２０３７のドレーン端子は、トランジスタ２０３９のゲート端子に接続される。Ｖｄａｔａ２０３５は、トランジスタ２０３７のドレーン端子がトランジスタ２０３９のゲート端子に接続されるノードに格納される。トランジスタ２０３７のソース端子は、書込みビット線２０４３に接続され、書込みワード線２０４５は、トランジスタ２０３７のゲート端子に接続される。読出しワード線２０４７は、トランジスタ２０４１のゲート端子に接続され、トランジスタ２０４１のドレーン端子は、読出しビット線２０４９に接続される。ブロック図２００１は、読出しおよび書込みワード線が互いに直交する点を除き、ビットセル２０５（図２）と同様である。
ブロック図２００３は、ｍおよびｎが同じであっても異なってもよい寸法（ｍ，ｎ）の行列を格納し得る。更に、ブロック図２００３によって実行される書込みおよび読出し動作は、行列転置演算を実行してよい。たとえば、書込みワード線は、行列の行方向に対応し、書込み動作中、データは行方向に行列に書き込まれる。また読出し動作中、行列からのデータは列方向に読み出され、これが行列の転置演算である。
ここで、図２１を参照すると、ブロック図２１０１および２１０３は、直交読出しを伴う４Ｔ ＤＲＡＭとともに用いられ得る構成を示す。ブロック図２１０１は、４Ｔ ＤＲＡＭを備え、書込み動作と同じ方向への読出し動作を可能にする追加のトランジスタ２１１７を有する。ブロック図２１０３は、４Ｔ ＤＲＡＭを備え、３Ｔ ＤＲＡＭ（図２０）と比較して追加のトランジスタ２１３７を有する。ブロック図２００３において説明されるビットセルアレイと比べて、２１０１のビットセルアレイは、読出しワード線の追加のセットおよび対応する読出しビット線を有する。同様に、ビットセルアレイ２１０３は、ブロック図２００３において説明されるビットセルアレイと比べて、対応する書込みワード線と共通ビット線を共有する読出しワード線の追加のセットを有する。ブロック図２１０１および２１０３におけるビットセルアレイは、書込みおよび読出し動作中、通常の行列読出し動作に加えて、ブロック図２００３のビットセルアレイと同様の行列転置演算を実行する。
ここで、図２２を参照すると、ブロック図２２０１および２２０３は、直交読出しおよび書込みを伴う５Ｔ ＤＲＡＭとともに用いられ得る構成を示す。２１０１および２１０３に示す４Ｔ ＤＲＡＭと比べて、２２０１および２２０３に示す５Ｔ ＤＲＡＭは、それぞれ追加のトランジスタペア２２１１、２２１５および２２６１、２２６５を有する。対応する読出しおよび書込みワード線を有するこの追加のトランジスタペアは、ビットセルのアレイにおける行方向および列方向の両方における読出しおよび書込み動作を可能にする。ブロック図２００３において説明されるビットセルアレイと比べて、ブロック図２２０１におけるビットセルアレイは、対応する読出しおよび書込みビット線を有する読出しおよび書込みワード線の追加のセットを有する。同様に、ブロック図２２０３におけるビットセルアレイは、ブロック図２００３において説明されるビットセルアレイと比べて、読出しおよび書込みワード線の追加のセットを有する。互いに直交する読出しおよび書込みワード線の両セットは、対応する共通ビット線のセットを共有する。また、共通ビット線のセットは、互いに直交する。ブロック図２２０１および２２０３におけるビットセルアレイは、書込みおよび読出し動作中、ブロック図２００３におけるビットセルアレイと同様に行列演算を実行し、加えて、行列の列に対するデータの読出しおよび書込みのために列方向読出しおよび書込み動作を実行する。５Ｔ ＤＲＡＭは、図２１に示す４Ｔ ＤＲＡＭと比べて、行方向および列方向の両方に書込み動作を実行するために追加の書込みポートを有する。
たとえば図９、図１０、図１２などの実施形態といった本明細書で説明されるいくつかの実施形態とともに図４において説明される３Ｔ ＤＲＡＭは、図２０、図２１、および図２２に示すＤＲＡＭに適用可能である。
ここで、図２３を参照すると、ブロック図２３０１は、５Ｔ ＤＲＡＭと同様に直交読出しおよび書込みを伴う２Ｔ ＤＲＡＭとともに用いられ得る構成を示す。ブロック図２３０３は、１または複数のアレイ２３０５に配置された、たとえばビットセル２３０７などのビットセルの縦横動作を可能にする構成を示す。ブロック図２３０３は、１または複数の行がワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍとして示され、１または複数の列がＯＷＬ０、ＯＷＬ１、・・・、ＯＷＬｍとして示される２次元アレイを備えてよい。行と列との指定は、ワード線と直交ワード線との間で入替え可能である。ワード線および直交ワード線は、互いに対し直交し、同様に、対応するビット線および直交ビット線もまた、互いに対し直交する。
ブロック図２３０３におけるビットセルアレイは、書込みおよび読出し動作中、ブロック図２２０１および２２０３におけるビットセルアレイと同様に行列演算を実行する。本明細書で説明されるいくつかの実施形態とともに図７および図１３において説明される１Ｔ ＤＲＡＭは、図２３に示す２Ｔ ＤＲＡＭに適用可能である。
ここで、図２４を参照すると、２つの信号を比較するために用いられ得る回路のブロック図２４０１が示される。ブロック図２４０１は、直列に接続された３つのトランジスタ２４０５、２４０７、および２４０９を備える。トランジスタ２４０５のゲート端子は、イネーブル線（ＥＮ）２４２１に接続され、トランジスタ２４０７のゲート端子は、入力線（ＩＮ）２４１５に接続され、トランジスタ２４０９のゲート端子は、基準線（ＲＥＦ）２４１３に接続される。トランジスタ２４０５の導電電極（たとえばソースまたはドレーン）は、読出しビット線（ＲＢＬ）２４１１に接続される。
図９において説明される放電まで時間法は、２つの信号２４１７と２４１９との位相重複を測定するために適用され得る。２つの信号２４１７および２４１９は、トランジスタ２４０７および２４０９をオンにするために位置合わせされ得る。更に、イネーブル線２４２１上の信号もまた、信号２４１７および２４１９がトランジスタ２４０７および２４０９に印加されるのと同時に、トランジスタ２４０５をオンにし得る。信号２４１５および２４１３は、ＲＢＬ２４１１を放電させるために十分な期間、トランジスタ２４０７および２４０９に印加され得る。信号２４１７および２４１９の位相が一致しているか否かは、ＲＢＬ２４１１の放電までの時間に基づいて決定され得る。たとえば、信号２４１７および２４１９の位相が一致している場合、ＲＢＬ２４１１の放電までの時間は、信号２４１７および２４１９の位相が異なる場合よりも短い。したがって、放電まで時間法は、少なくとも２つの信号の位相整合を査定するために用いられ得る。
他の例において、たとえばブロック図２４０１などの複数のブロック図は、並列または直列に接続され得る。複数のブロック図２４０１を用いて、複数の基準信号（すなわち２４１７）は、入力信号の位相を査定するために用いられ得る。複数の基準信号は、位相および／または周波数の両方が異なってよい。ブロック図２４５１は、入力信号ＩＮの位相を査定するために用いられる複数の基準信号ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、・・・、ＲＥＦｍとともに共通イネーブル信号ＥＮ（２４６１）および入力信号ＩＮ（２４５９）を有する複数のブロック図２４０１を備える例を示す。本明細書で説明するような放電まで時間法を適用することによって、入力信号の位相が決定されてよく、これはブロック２４５５において実行される。
ここで、図２５を参照すると、ブロック図は、本明細書で説明される実施形態を利用し得る回路構成の他の例を示す。図２５０１は、それぞれのゲートに結合されたそれぞれの電圧Ｖｇｓ１おおよびＶｇｓ０を有する、並列に接続された２つのトランジスタ２５０９および２５０７を備える。また、トランジスタ２５０５の導電電極（たとえばソースまたはドレーン）は、トランジスタ２５０９および２５０７のそれぞれの導電電極に接続される。トランジスタ２５０５のゲート端子は、読出しワード線（ＲＷＬ）２５１３に接続され、導電電極（たとえば、並列のトランジスタに接続されていないソースまたはドレーン）は、読出しビット線（ＲＢＬ）２５１１に接続される。
図２５０３は、図２５０１と同等の回路図である。ただし、トランジスタ２５０９および２５０７は、並列に接続された可変レジスタ２５３９および２５３７として表される。ここで、ＲＢＬ２５３１の放電までの合計時間は、回路抵抗と回路容量との積に等しい。
Figure 0007274463000001
 ここで、Ｒ０およびＲ１は、可変抵抗を表し、ＣＢＬは、ＲＢＬ２５３１の容量を表す。様々な値のＲ０およびＲ１に関して、ＲＣ時間定数値は変動し、放電に関する時間遅延を変化させる。上の式１２において、トランジスタ２５３５の抵抗値は、トランジスタ２５３５の抵抗が無視できるものである抵抗Ｒ０およびＲ１よりも大幅に小さいものとみなされる。したがって、トランジスタ２５３５の抵抗は、ＲＣ時間定数計算に含まれない。トランジスタ２５３５の抵抗が無視できないほど大きい実施形態において、抵抗値もまた、ＲＣ時間定数計算におけるオフセットとして含まれ得る。
ここで、図２６を参照すると、ブロック図２６０１は、フォトダイオードセンサを含むセルのメモリセルアレイとともに用いられ得る構成を示す。各メモリセル２６０２は、内部Ｖｐｈｏｔｏノード２６０６と接地との間に結合されたフォトダイオードセンサ２６０４を含む。リセット信号ＲＳＴがアクティブである場合、このＶｐｈｏｔｏノード２６０６は、トランジスタ２６０８によって、トランジスタ２６０８のドレーン端子に結合されたリセット電圧ＶＲＳＴへ駆動される。リセット信号ＲＳＴが非アクティブである場合、入射光に応答して、フォトダイオードセンサ２６０４を通って生成された電流は、入射光時間累積時間の大きさの関数であるＶｐｈｏｔｏノード２６０６における減少電圧をもたらす。メモリセル２６０２に問い合わせるために、行選択信号ＲＯＷＳＥＬは、ＣＯＬとも表記される縦列２６１４にメモリセル２６０２を結合するためにアクティブ化され、これは、バイアス電流（Ｉｂｉａｓ）２６１６によって接地にロードされる。トランジスタ２６１０のドレーン端子はＶＤＤに結合され、トランジスタ２６１０のゲート端子（すなわち、Ｖｐｈｏｔｏノード２６０６）は通常、ドレーン端子よりも電圧が低いので、トランジスタ２６１０は、ソースフォロワとして機能する。選択トランジスタ２６１２は、スイッチとみなされ得るので、縦列２６１４にもたらされる電圧は、Ｖｐｈｏｔｏノード２６０６電圧より低くおおよそ閾値電圧である値に駆動される。すなわち、トランジスタ２６１０、２６１２を備える回路および電流源２６１６は、選択されたメモリセル２６０２におけるＶｐｈｏｔｏノード２６０６の電圧からオフセットした（すなわち対応する）電圧を列２６１４に付与するための電圧変換またはレベルシフト回路として機能する。
縦列２６１４の電圧は、本明細書で上述したような放電まで時間技術を用いて決定され得る。この実施形態において、感知ブロック（すなわち放電回路）２６２０は、放電ノード２６３０と接地との間に直列に接続された２つのＮチャネルトランジスタ２６２６および２６２４を備える。トランジスタ２６２６のゲート端子は、縦列２６１４に結合され、トランジスタ２６２４のゲート端子は、ノード２６１８上で伝達されたイネーブル信号ＥＮに結合される。第３のＰチャネルトランジスタ２６２２は、そのゲート端子に結合されたイネーブル信号ＥＮが非アクティブ（たとえばロー）である場合、放電ノード２６３０をＶＤＤに結合する。図８に関する説明と同様、イネーブル信号ＥＮがアクティブ（たとえばハイ）である場合、放電ノード２６３０は、縦列２６１４の電圧に基づく割合を放電し、上述したように、この電圧も同様にＶｐｈｏｔｏノード２６０６の電圧に依存する。
たとえば図１５または図３４に関して本明細書で説明するような放電まで時間回路２６３２は、メモリセル２６０２に到来する入射光を反射するデジタル出力を生成するために、放電ノード２６３０に結合され、ノード２６３４上で伝達されたストローブクロック信号ＳＴＲＯＢＥ ＣＬＫによって駆動され得る。いくつかの実施形態において、たとえばセル２６０２などの所与のセルに関する累積時間は、同じ縦列２６１４に結合された他のセル全てに問い合わせるために必要な時間の長さによって決定され得る（これらの他のセルは図２６に示されない）。
フォトダイオードセンサを組み込むメモリセルに関する他の実施形態が考えられる。たとえば、Ｖｐｈｏｔｏノードがトランジスタ２３９のゲート（すなわちＶｄａｔａノード４０１）に結合される、図４に示すような構成が用いられ得る。
ここで、図２７を参照すると、ブロック図２７０１は、たとえば図２に示すメモリセル２０１などの１Ｔ ＤＲＡＭメモリセルのアレイとともに用いられ得る構成を示す。各々が、ワード線２７０２、２７０４のそれぞれ１つと、ビット線２７０６、２７０８のそれぞれ１つに結合された、４つのそのようなメモリセル２０１が示されるが、予期される実施形態において、各々がそれぞれ追加のメモリセル２０１のペア（不図示）に結合された追加のそのようなワード線（不図示）が存在する。アクティブサイクル間に、プリチャージ信号ＰＣＨ、ＰＣＨＢの相補ペアがアサートされる。そのような時間の間、ノード２７１６上で伝達されたプリチャージ信号ＰＣＨがハイであるため、第１のプリチャージトランジスタ２７６８は、ビット線２７０６をＧＮＤに結合し、ノード２７１４上で伝達された相補的プリチャージ信号ＰＣＨＢがローであるため、第２のプリチャージトランジスタ２７６６は、ビット線２７０８をＶＤＤに結合する。相補的プリチャージ信号ＰＣＨ、ＰＣＨＢはその後、デアサートされ、それぞれのノード２７１２、２７１０上で伝達された平衡化信号ＥＱ、ＥＱＢの相補的ペアが次にアサートされ、Ｐチャネル平衡化トランジスタ２７６２およびＮチャネル平衡化トランジスタ２７６４によってビット線２７０６、２７０８のペアをともに結合し、それによって、ビット線２７０６、２７０８の両方に、ＶＤＤと接地との間の中間電圧である平衡化電圧（すなわち基準条件）を確立する。この例において、平衡化電圧は、ビット線２７０６、２７０８の両方においておおよそＶＤＤ／２である。
ビット線２７０６、２７０８の電圧は、本明細書で説明するような放電まで時間技術を用いて決定され得る。この実施形態において、感知または放電回路２７２０は、読出しビット線（ＲＢＬ０）ノード２７３０と接地との間に直列に接続された２つのＮチャネルトランジスタ２７２６および２７２４を備える。トランジスタ２７２６のゲート端子は、ビット線２７０６に結合され、トランジスタ２７２４のゲート端子は、ノード２７１８上で伝達されたイネーブル信号ＥＮに結合される。Ｐチャネルトランジスタ２７２２は、そのゲート端子に結合されたイネーブル信号ＥＮが非アクティブ（たとえばロー）である場合、読出しビット線ノード２７３０をＶＤＤに結合する。図８に関する説明と同様、イネーブル信号ＥＮがアクティブ（たとえばハイ）である場合、読出しビット線ノード２７３０は、ビット線２７０６の電圧に基づく様々な速度で放電する。たとえば図１５または図３４に関して上述したような放電まで時間回路２７３２は、読出しビット線ノード２７３０に結合され、ノード２７３４上で伝達されたストローブクロック信号ＳＴＲＯＢＥ ＣＬＫによって駆動され、ＢＬ０（すなわちビット線２７０６）における電圧も反映する、読出しビット線２７３０の放電速度を反映する（ノード（複数も可）２７３６上で伝達された）デジタル出力ＯＵＴ０を生成する。
第２の感知または放電回路２７４０は、読出しビット線（ＲＢＬ１）ノード２７５０と接地との間に直列に接続された２つのＮチャネルトランジスタ２７４６および２７４４を備える。トランジスタ２７４６のゲート端子は、ビット線２７０８に結合され、トランジスタ２７４４のゲート端子は、ノード２７１８上で伝達されたイネーブル信号ＥＮに結合される。Ｐチャネルトランジスタ２７４２は、そのゲート端子に結合されたイネーブル信号ＥＮが非アクティブ（たとえばロー）である場合、読出しビット線ノード２７５０をＶＤＤに結合する。イネーブル信号ＥＮがアクティブ（たとえばハイ）である場合、読出しビット線ノード２７５０は、ビット線２７０８の電圧に基づく様々な速度で放電する。第２の放電まで時間回路２７５２は、読出しビット線ノード２７５０に結合され、ノード２７３４上で伝達されたストローブクロック信号ＳＴＲＯＢＥ ＣＬＫによって駆動され、ＢＬ１（すなわちビット線２７０８）における電圧も反映する、読出しビット線２７５０の放電速度を反映する（ノード（複数も可）上で伝達された）デジタル出力信号ＯＵＴ１（ノード２７５６を介して）を生成する。
ここで、図２８を参照すると、ブロック図２８０１は、図２７に示す構成に対応する波形例を示し、これは、各列に関するそれぞれの基準遅延を決定するために、読出し動作の前に較正が最初に実行され、次に、読出し中の各セルが「０」か「１」かを決定するために、各列に関するそれぞれのメモリセルが査定され、それぞれの基準遅延と比較される、自己参照動作を示す。
ブロック図２８０１において、波形２８１０は、メモリ読出しサイクルを開始する外部または内部タイミング信号に対応し得るクロック信号ＣＬＫを表す。ＷＬ波形２８１２は、たとえばワード線ＷＬ０（ノード２７０２）またはワード線ＷＬｎ（ノード２７０４）などの選択されたワード線に対応する。ＥＮ波形２８１４は、ノード２７１８上で伝達されたイネーブル信号ＥＮに対応する。ＢＬ波形２８１６は、たとえばビット線ＢＬ０（ノード２７０６）またはビット線ＢＬ１（ノード２７０８）などのビット線の１つに対応する。ＲＢＬ波形２８１８は、たとえば読出しビット線ＲＢＬ０（ノード２７３０）または読出しビット線ＲＢＬ１（ノード２７５０）などの読出しビット線の１つに対応する。最後に、ＳＴＲＯＢＥ ＣＬＫ波形２８２０は、ノード２７３４上で伝達されたストローブクロック信号に対応する。
ブロック図２８０１に示す波形は、上述したように、ビット線（たとえばＢＬ０、ＢＬ１）が既にＶＤＤ／２において平衡化されており、読出しビット線（たとえばＲＢＬ０、ＲＢＬ１）が既にＶＤＤまでプリチャージされているものと仮定する。波形は、クロック信号ＣＬＫのアサートがメモリ読出しサイクルを開始させる時間ｔ０から始まる。時間ｔ１において、イネーブル信号ＥＮ（波形２８１４）がアサートされ、それぞれの放電回路２７２０、２７４０をイネーブルし、それぞれの出力ノード２７３０、２７５０に結合された各読出しビット線ＲＢＬ０、ＲＢＬ１の放電を開始させる。説明を容易にするために、ここでは単一のビット線、読出しビット線、および対応する出力が説明されるが、理解すべき点として、そのようなノードおよび関連する回路は全て同様に挙動する。時間ｔ２において、読出しビット線ＲＢＬは初期電圧の半分（または、後に詳述するように、初期電圧の他の所定のパーセンテージ）まで降下し、時間ｔ３において、ノード２７３４上で伝達されたストローブクロック信号ＳＴＲＯＢＥ ＣＬＫは、メモリセルの影響を一切受けずに（すなわち選択されたワード線が非アクティブに保たれたまま）平衡化電圧ＶＤＤ／２であるビット線ＢＬに対応する基準遅延Ｄ１およびＤ２を決定するために、放電まで時間回路２７３２、２７５２の出力をラッチするようにアサートされる。その後、イネーブル信号ＥＮは、ＲＢＬ線を再びプリチャージするためにデアサートされる。ここまでの動作は、各ビット線ＢＬに関するそれぞれの基準遅延Ｄ１およびＤ２のペアを決定するための較正動作を果たす。
その後、時間ｔ４において、ビット線ＢＬに対応するメモリセルからの電荷を結合するために、選択されたワード線ＷＬがアサート（たとえばハイに駆動）され、それによって、ＢＬにおける電圧は、メモリセルに格納された電荷およびビット線ＢＬの容量に主に対応する量「ΔＶ」だけ上昇または降下する。時間ｔ５において、イネーブル信号ＥＮは、関連するビット線ＢＬの電圧に対応する速度で読出しビット線ＲＢＬを放電させるために、再アサートされる。ビット線ＢＬ電圧がＶＤＤ／２＋ΔＶである場合、時間ｔ６は、読出しビット線ＲＢＬが初期電圧の半分まで降下した時間に対応する。ビット線ＢＬ電圧がＶＤＤ／２－ΔＶである場合、時間ｔ７は、読出しビット線ＲＢＬが初期電圧の半分まで降下した時間に対応する。時間ｔ７は、ビット線電圧がより低いために時間ｔ６よりも後に発生するので、読出しビット線を放電させるトランジスタ（たとえばトランジスタ２７２６）のゲート駆動は、より低い。時間ｔ８において、関連する読出しビット線ＲＢＬが初期電圧の半分まで降下する時間を決定するために（すなわち、ビット線ＢＬ電圧がＶＤＤ／２＋ΔＶである場合の相対的遅延Ｄ３およびＤ５を決定するため、またはビット線ＢＬ電圧がＶＤＤ／２－ΔＶである場合の相対的遅延Ｄ４およびＤ６を決定するために）、ストローブクロック信号ＳＴＲＯＢＥ ＣＬＫは、放電まで時間回路２７３２、２７５２の出力をラッチするようにアサートされる。測定された遅延（すなわちＤ３またはＤ４）は、読出し中のメモリセルが「１」であるか「０」であるかを決定するために、基準遅延Ｄ１と比較され得る。
上記実施形態は、ビット線自体における低スイングシグナリングの結果として（すなわち、ビット線を放電させるまでの時間を測定するのではなく）読出しビット線ＲＢＬの電圧がいつ初期電圧の半分まで降下するかを決定するために放電まで時間回路を用いる文脈で説明される。これらの原理は、読出し遅延測定の前に較正遅延測定を実行すること、および格納されたデータ値（複数も可）を決定するために測定された読出し遅延と測定された較正遅延とを比較することを含む、読出しビット線以外の信号ノードを測定するためにより大規模に適用され得る。
ここで、図３４を参照すると、遷移まで時間回路の実施形態３４００がブロック図形式で示される。上述した図１５に提示されるように、そのような回路は、遅延時間を電圧値に関連付けることができる。また、実施形態３４００は、上述したように、較正遅延を測定し、読出し遅延を測定し、測定された読出し遅延と測定された較正遅延とを比較して格納されたデータを決定するために用いられ得る。この実施形態において、入力信号３４０２は入力段３４０４に結合され、その出力３４０６は、遅延線３４０８の入力に結合される。遅延線３４０８は、各々が遅延線３４０８の各段にそれぞれ対応する並行出力３４１０を有する。これらの出力３４１０は、対応するラッチ出力３４１４を生成するためにＳＴＲＯＢＥ信号３４２０によってラッチされるキャプチャラッチ３４１２の入力に結合される。検出、格納、および比較ブロック３４１６は、ラッチ出力３４１４を受け取り、制御信号３４２２に応答して、出力３４１８を生成する。
いくつかの実施形態において、遅延線３４０８は、各々が、キャプチャラッチ３４１２内の個々のフリップフロップ（たとえばラッチ、レジスタ）の出力に結合されたそれぞれの出力を有する、非反転バッファの連鎖を含んでよい。いくつかの実施形態において、遅延線３４０８は、反転バッファの連鎖を含んでよく、キャプチャラッチ３４１２は、同じ極性を有する全ての出力を提示するために真の出力および相補出力を交互に有する。
入力段３４０４は、上述した「所定のパーセンテージ」を設定するように構成され、また、より良い出力信号３４０６を遅延線３４０８に提供するために入力信号３４０２を「調整」するようにも構成され得る。たとえば、入力段３４０４の入力閾値は、所望に応じて、たとえば電力と接地との間の中間点電圧などの所望の値、または中間点よりも高いまたは低い値へのオフセット、または入力信号（たとえば読出しビット線または他の信号ノード）の初期電圧の所定のパーセンテージに設定され得る。これは、入力インバータの適切なサイズ設定によって、または適切な基準電圧を有する比較器を用いて、または他の技術を用いて実現され得る。他の例として、入力段３４０４は、入力閾値に関わらず、より鋭い（すなわち、より精密な）タイミングエッジを有する出力信号３４０６を生成することによって、緩慢に変化する入力信号３４０２を「鋭くする」ことができる。
較正測定動作の間、検出、格納、および比較ブロック３４１６は、ラッチ出力３４１４（ＳＴＲＯＢＥ信号３４２０によってラッチされた）を受け取り、遅延線を通してどのキャプチャラッチ出力３４１４が「較正」入力信号の遅延時間を反映するかを決定し（すなわち、どのラッチ出力３４１４が、遅延線３４０８を通って伝搬する較正入力信号として１つのデータ値から他のデータ値への変化に対応するかを決定し）、その後、決定された値を保存する。後続する読出し測定動作の間、検出、格納、および比較ブロック３４１６は、ＳＴＲＯＢＥ信号３４２０によってラッチされたラッチ出力３４１４を再び受け取り、遅延線を通してどのキャプチャラッチ出力３４１４が「読出し」入力信号の遅延時間を反映するかを決定し、その後、その値と保存された値とを比較して、出力信号３４１８の値を決定する。
いくつかの実施形態において、較正機能は利用されない。そのような実施形態において、検出、格納、および比較ブロック３４１６は、遅延線を通してどのキャプチャラッチ出力３４１４が「読出し」入力信号の遅延時間を反映するかを決定し、その後、その値を反映する出力信号３４１８を生成してよい。
ここで、図３５を参照すると、図２７に関して上述したものと異なることのない読出し回路の一般化ブロック図を表す実施形態３５００が示される。この実施形態において、第１の回路３５０２は、第１のノード３５０６に結合される。ＥＮＢＡＬＥ信号３５０４によってイネーブルされると、第１の回路３５０２は、第１の信号を第１のノード３５０６に結合する。読出し回路３５１０は、電圧遷移回路３５１２と、遷移まで時間測定回路３５１６とを含む。第１のノード３５０６は、電圧遷移回路３５１２の入力３５０８に結合され、それによって、第１のノード３５０６に結合された第１の信号に応答する、信号ノード３５１４における電圧遷移が生じる。遷移まで時間測定回路３５１６は、信号ノード３５１４における遷移信号の遅延を測定し、それに応じて出力信号３５２０を生成し得る。
いくつかの実施形態において、電圧遷移回路３５１２は、感知または放電回路（たとえば、図２７に示す読出し放電回路２７２０）とみなされてよく、いくつかの実施形態において、初期化回路（たとえば平衡化およびプリチャージ回路）も含んでよい。いくつかの実施形態において、遷移まで時間測定回路３５１６は、（たとえば、図１５または図３４に関して説明したような）放電まで時間回路または充電まで時間回路であってよい。いくつかの実施形態において、第１の回路３５０２は、たとえば図２に示すような１Ｔ ＤＲＡＭメモリセル２０１などのメモリセルであってよい。
理解され得るように、本明細書で説明される様々な回路および技術は、メモリセルに格納された値のインジケータとして可変遅延を利用する。その結果、時間遅延は、メモリに格納されたデータ値に関する情報を提供する状態変数とみなされてよく、本明細書で説明される回路は、「時間ベースの回路」とみなされ得る。
ここで、図２９を参照すると、様々な実施形態に係る３トランジスタ（３Ｔ）ＤＲＡＭメモリセル２０５が説明される。読出しビット線を放電させる電流の大きさは、メモリセル２０５内に格納された値を識別するために感知され得る。
この例において、グラフ４０３に２命名法で表されたＶｄａｔａに関する８つの論理値０～７は、３Ｔ ＤＲＡＭセル２０５内に格納され得る。グラフ４０３において、電圧値は、ｘ軸に沿って表される。各論理値は、異なる電圧値として格納される。図４に関して上述したように、各論理値を表す電圧値は、正確に０または「Ｖ１」、「Ｖ２」などでなくてもよい。代わりに、電圧値は、たとえば０、「Ｖ１」、「Ｖ２」である目標電圧値より上または下の何らかの電圧値の範囲内であってよい。したがって、特定の論理値として登録し得る電圧値は、グラフ４０３における個々の釣鐘曲線として表される。各釣鐘曲線は、それぞれの論理値に対応し得る電圧値の電位分布を記録する。
様々な論理値を表すために電圧値が割り当てられる方式は、この例に限定されず、他の割当てスキームが用いられ得る。すなわち、電圧値と対応する論理値との間の割当てスキームは、実施形態を例示する目的で説明されるものであり、用いられ得る割当てスキームの種類を限定することは意図されない。たとえば、論理値「０」は、電圧値「０」として格納され得るが、論理値「７」は、電圧値「Ｖ７」として格納される。グラフ４０３は、様々な電圧値が様々な論理値を表すために用いられ得る方法の一例を記録する。したがって、本明細書で説明される任意の割当てスキームは、一例としてみなされ、限定例となるものではない。
３Ｔ ＤＲＡＭセル２０５の読出し動作中、読出しワード線ＲＷＬ２４７はハイレベルになり、トランジスタ２４１をオンにし、記憶トランジスタ２３９と直列のアクセストランジスタ２４１を介して読出しビット線ＲＢＬを接地に結合する。記憶トランジスタ２３９を流れる電流の量（ｉＤＳ）は、そのゲートに格納されたＶｄａｔａ２９０１の電圧値に依存する。すなわち、記憶トランジスタ２３９は、そのゲートに格納されたＶｄａｔａ２９０１の電圧値に対応する大きさを有する電流源２９１３とみなされ得る。したがって、直列構造２９０５として図２９０７に示された２つの直列接続されたトランジスタ２４１および２３９は、記憶トランジスタ２３９の代わりに可変電流源２９１３を含む、図２９０９に示された対応する直列構造２９１１とみなされ得る。この構成において、可変電流源２９１３を通る電流は、読出しビット線ＲＢＬから接地へ流れるので、可変電流源２９１３は、本明細書において、可変電流シンク２９１３とも称される。
可変電流源２９１３の大きさは、Ｖｄａｔａ２９０１の電圧値に依存する。様々な値のＶＧＳに関してグラフ３０５に示す様々なＶＧＳ曲線を思い出す。高い電圧値のＶＧＳ（たとえば曲線３２５）は、低い電圧値のＶＧＳ（たとえば曲線３１７）よりも大きい大きさに対応する。これは、Ｖｄａｔａ２９０１の各電圧値（Ｖ０、Ｖ１、・・・、Ｖ７）に対応するそれぞれの大きさの電流（Ｉ０、Ｉ１、・・・、Ｉ７）を示す図２９０３に表される。そのような電流値の各々は、各電圧値の電位分布の結果として、グラフ２９０３における個々の釣鐘曲線として表される。
次のいくつかの図は、選択されたメモリセル電流の大きさ（すなわち、可変電流源２９１３の値）を決定するための実施形態を示し、これはその後、メモリセルに格納されたＶｄａｔａの電圧値を決定するために用いられ、メモリセルに格納された論理値に関連付けられ得る。
ここで、図３０を参照すると、放電まで時間回路を利用する、選択されたメモリセル電流の大きさを決定するための実施形態３００１が示される。この構成において、読出しビット線ＲＢＬ３０１９は、上側電源ＶＤＤに接続された固定バイアス電流源３０１１を搭載する。読出しワード線ＲＷＬ２４７がアクティブ化（たとえばハイ状態に駆動）されると、選択されたメモリセル内の可変電流シンク２９１３は、読出しビット線ＲＢＬ３０１９に結合され、読出しビット線ＲＢＬ３０１９から電流を引き込む。固定バイアス電流源３０１１は、読出しビット線ＲＢＬ３０１９への電流のソースを提供する。固定バイアス電流源３０１１、可変電流シンク２９１３、および読出しアクセストランジスタ２４１の実世界特性の相互作用が結び付き、読出しビット線ＲＢＬ３０１９に結果として生じる電圧を決定する。特に、読出しビット線ＲＢＬ３０１９の電圧は、主に、固定バイアス電流３０１１および可変電流シンク２９１３のうちの大きい方によって決定され、これは、これら２つの電流の大きい方が小さい方の電流を打ち負かし、読出しビット線ＲＢＬ３０１９の電圧を、大きさが大きい方の電流デバイスに向かって駆動するためである。
読出しビット線３０１９における電圧エクスカーションを制限するとともに、固定バイアス電流３０１１と可変電流シンク２９１３との大きさの差に基づいて読出しビット線３０１９の電圧をより決定論的に設定するために、任意選択的な電流分割器トランジスタ３０２０が含まれ得る。すなわち、ダイオード接続型トランジスタ３０２０は自身の特徴的なＩ－Ｖ曲線の高い方で動作するため、読出しビット線３０１９の電圧は、読出しビット線３０１９へ流れ込む正味電流が増加するとともに上昇する。
読出しビット線ＲＢＬ３０１９の電圧は、本明細書で上述したような放電まで時間技術を用いて決定され得る。この実施形態において、感知回路（すなわち放電回路）２６２０は、放電ノード３０３０と接地との間に直列に接続された２つのＮチャネルトランジスタ２６２６および２６２４を備える。トランジスタ２６２６のゲート端子は、読出しビット線３０１９に結合され、トランジスタ２６２４のゲート端子は、ノード３０１８上で伝達されたイネーブル信号ＥＮに結合される。第３のＰ－チャネルトランジスタ２６２２は、そのゲート端子に結合されたイネーブル信号ＥＮが非アクティブ（たとえばロー）である場合、放電ノード３０３０をＶＤＤに結合する。図８に関する説明と同様、イネーブル信号ＥＮがアクティブ（たとえばハイ）である場合、放電ノード３０３０は、読出しビット線３０１９の電圧に基づく割合を放電し、上述したように、この電圧もまた、選択されたメモリセル内の可変電流シンク２９１３を通って流れる電流Ｉｄａｔａに依存する。
たとえば図１５または図３４に関して本明細書で説明したような放電まで時間回路３０３２は、選択されたメモリセル２９１１を通る電流の大きさを反映するデジタル出力を生成するために、放電ノード３０３０に結合され、ノード３０３４上で伝達されたストローブクロック信号ＳＴＲＯＢＥ ＣＬＫによって駆動され得る。
ここで、図３１を参照すると、可変バイアス電流負荷デバイスおよび比較器を利用する、選択されたメモリセルの大きさを決定するための実施形態３１０１が示される。この実施形態において、読出しビット線ＲＢＬ３１１９は、上側電源Ｖｄｄに接続された可変バイアス電流源３１１１とともに搭載される。読出しワード線ＲＷＬ２４７がハイ状態に駆動されると、選択されたメモリセル内の可変電流源２９１３は、読出しビット線ＲＢＬ３１１９に結合され、読出しビット線ＲＢＬ３１１９から電流を引き込み、可変バイアス電流３１１１は、読出しビット線ＲＢＬ３１１９への電流のソースとなる。可変バイアス電流源３１１１および可変電流源２９１３の相対的大きさは、これら２つの電流の大きい方が小さい方の電流を打ち負かし、読出しビット線ＲＢＬ３１１９の電圧を大きい方の電流源へ向かって駆動するため、主に、読出しビット線ＲＢＬ３１１９に結果として生じる電圧を決定する。たとえば、可変バイアス電流３１１１の大きさが可変電流源２９１３の大きさよりも大きい場合、（読出しビット線ＲＢＬ３１１９へ流れ込む正味電流が存在するので）読出しビット線ＲＢＬ３１１９の電圧は、電圧がＶＤＤ電圧レベルに到達するまで、あるいは全体にわたり減少する電圧を有する定電流の非理想性によって可変バイアス電流３１１１の大きさが減少するまで、増加する。逆に、可変バイアス電流３１１１の大きさが可変電流源２９１３の大きさよりも小さい場合、（読出しビット線ＲＢＬ３１１９から流れ出る正味電流が存在するので）読出しビット線ＲＢＬ３１１９の電圧は、電圧が接地（たとえばＶＳＳ）電圧レベルに到達するまで、あるいは（たとえば、飽和領域内で動作しなくなり、ＶＤＳが減少するとともに線形領域内で動作しているトランジスタ２３９に対応する）減少する電圧を有する定電流値の非理想性によって可変電流源２９１３の大きさが減少するまで、減少する。
読出しビット線ＲＢＬ３１１９の電圧は、基本的に、２つの電流源の大きい方に基づいて、比較的高い電圧（ＶＤＤ付近）または比較的低い電圧（接地付近）に駆動されるので、読出しビット線ＲＢＬ３１１９の電圧は、単純な比較器３１２１および一般にＶＤＤと接地との間の基準電圧によって決定され得る。読出しビット線ＲＢＬ３１１９は、基準電圧３１２３と比較され、比較器の出力は、読出しビット線が基準電圧３１２３よりも高いか低いかを示す。いくつかの実施形態において、基準電圧は、ＶＤＤと接地との間の概ね中間点であってよい。
可変バイアス電流源３１１１の大きさは、連続値に変更されてよく、選択されたメモリセルの可変電流源２９１３を通る電流の値を決定するために、各連続値に関して新たな比較が実行される。これは、セル電流の大きさの隣接したペア間のそれぞれの大きさを有するバイアス電流Ｉｂｉａｓの値（Ｉｂｉａｓ１、Ｉｂｉａｓ２、・・・、Ｉｂｉａｓ６）を示す図３１０３に示される。たとえば、可変バイアス電流３１１１がＩｂｉａｓ３（Ｉ３とＩ４との間の大きさを有する）の値に設定された場合、比較器３１２１の出力は、メモリセル電流（すなわち可変電流源２９１３）がＩｂｉａｓ３よりも小さい（すなわちＩ０、Ｉ１、Ｉ２、またはＩ３のいずれか）か、Ｉｂｉａｓ３よりも大きい（すなわちＩ４、Ｉ５、Ｉ６、またはＩ７のいずれか）かを示す。同様に、可変バイアス電流３１１１が（Ｉ４とＩ５との間の大きさを有する）Ｉｂｉａｓ４の値に設定された場合、比較器３１２１の出力は、メモリセル電流がＩｂｉａｓ４よりも小さいか大きいかを示す。
いくつかの実施形態において、可変バイアス電流源３１１１は、可変電流源２９１３を通るメモリセル電流の大きさを決定するために、最も低い値Ｉｂｉａｓ１から最も高い値Ｉｂｉａｓ６まで増分的に変化し得る。そのような技術は、メモリセル電流を決定するためにバイアス電流Ｉｂｉａｓの全ての可能値を通る線形探索とみなされ得る。いくつかの実施形態において、可変バイアス電流３１１１は、必要な比較の回数を低減するために、二分探索形式で変化し得る。そのような二分探索において、Ｉｂｉａｓ電流は、可能値の範囲内の中間値に設定されてよく、比較が実行される。比較の結果は、どの値のバイアス電流を次の比較に使用するかを決定する。各比較は、残りの選択肢の半数を排除するので、比較の総数は、実質的に低減され得る。８つの可能な電流の大きさの場合、線形探索は、メモリセル電流を決定するまでに最大７回の比較を必要とし得るが、二分探索は、３回の比較しか必要としない。二分探索法の例は、図３３に関して更に後述される。留意すべき点として、電流の大きさではなく電圧の大きさを変化させることを含む他の二分探索技術も考えられる。たとえば、電流を変化させる代わりに、トランジスタに印加される電圧が変化し得る。従来のＮＶＭメモリに関する他の例において、ワード線電圧は、マルチレベルメモリセルに格納されたデータを決定するために必要な比較の回数を低減するために、読出し動作中のワード線電圧における単調な増分的増加または減少ではなく二分探索を用いて変化し得る。更に、二分探索は、ワード線電圧または他の感知関連回路ノード電圧が単調に増加または減少するものとして示される、上述した任意の実施形態において用いられ得る。
ここで、図３２を参照すると、可変バイアス電流負荷デバイスおよび比較器を利用するが、比較器への感知線入力における電圧エクスカーションを制限するためのカスコードトランジスタのペアも含む他の実施形態３２０１が示される。この実施形態において、可変バイアス電流源３２１１は、上側バイアス電流源ＶＤＤに接続され、第１のカスコードトランジスタ３２２９は、可変バイアス電流源３２１１と感知ノード３２３１との間に結合される。第２のカスコードトランジスタ３２２５は、感知ノード３２３１と読出しビット線ＲＢＬ３２１９との間に結合される。比較器３２２１は、感知ノード３２３１を基準電圧３２２３と比較し、それに応じて比較器出力を生成する。
上述したように、読出しワード線ＲＷＬ２４７がハイに駆動されると、選択されたメモリセル内の可変電流源２９１３は、読出しビット線ＲＢＬ３２１９から電流を引き込み、可変バイアス電流源３２１１は、感知ノード３２３１および読出しビット線ＲＢＬ３２１９への電流のソースとなる。これら２つの電流の大きい方は小さい方の電流を打ち負かし、感知ノード３２３１の電圧を大きい方の電流源へ向かって駆動する。しかし、２つのカスコードトランジスタ３２２５、３２２９は、感知ノード３２３１および読出しビット線ＲＢＬ３２１９の電圧エクスカーションを制限する役割を果たす。たとえば、可変バイアス電流源３２１１の大きさが可変電流源２９１３の大きさよりも大きい場合、感知ノード３２３１の電圧は増加するが、感知ノード３２３１の電圧が、カスコードトランジスタ３２２９のゲートにおけるＶｂｉａｓ１電圧を下回る閾値電圧である値に到達すると、停止する。同様に、読出しビット線ＲＢＬ３２１９の電圧は増加するが、その電圧が、カスコードトランジスタ３２２５のゲートにおけるＶｂｉａｓ２電圧を下回る閾値電圧である値に到達すると、停止する。読出しビット線ＲＢＬ３２１９および感知ノード３２３１の両方が非常に高い容量を有し得るので、電圧エクスカーションの制限は、サイクルトゥサイクル性能を向上させ得る。
カスコードトランジスタは、両方の電流源間の電圧極限を制限するという追加の有利な態様を有し、これは、定電流値の理想性を改善する。たとえば、カスコードトランジスタ３２２５は、読出しビット線ＲＢＬ３２１９における電圧の上限値を、Ｖｂｉａｓ２引くトランジスタ３２２５の閾値電圧までに制限する。カスコードトランジスタ３２２５が存在しない場合、読出しビット線３２１９における最大電圧（およびそれに対応する可変電流源２９１３の両端の電圧）は、大幅に高い電圧まで増加する。カスコードトランジスタ３２２５を含むことにより、読出しビット線３２１９における最大電圧（およびそれに対応する可変電流源２９１３の両端の電圧）は、大幅に小さい範囲内に留まり、それによって、可変電流源２９１３の定電流理想性が改善される。
動作中、感知ノード３２３１の電圧は、基準電圧３２２３よりもやや高いか、基準電圧３２２３よりもやや低いかのいずれかである電圧に駆動される。比較器３２２１は、感知ノード３２３１を基準電圧３２２３と比較し、感知ノード３２３１が基準電圧３２２３よりも高いか低いかを示す出力を生成する。
上述したように、可変バイアス電流３２１１の大きさは、連続値に変更されてよく、（直列ペア２９１１で表された）選択されたメモリセルの可変電流源２９１３を通る電流の値を決定するために、各連続値に関して新たな比較が実行される。これは、セル電流の可能値の隣接したペア間のそれぞれの大きさ（Ｉｂｉａｓ１、Ｉｂｉａｓ２、・・・、Ｉｂｉａｓ６）を有するバイアス電流Ｉｂｉａｓの値を示す図３２０３に示される。いくつかの実施形態において、可変バイアス電流３２１１は、メモリセル電流を決定するための線形探索を実行するために増分的に変化し得る。いくつかの実施形態において、可変バイアス電流３２１１は、必要な比較の回数を低減するために、二分探索形式で変化し得る。
ここで、図３３を参照すると、そのような二分探索を実行するための一般化方法例３３００が説明される。この例において、Ｉ１、Ｉ２、・・・、Ｉ８である読出し電流の８つの可能値と、Ｉｂｉａｓ１、Ｉｂｉａｓ２、・・・、Ｉｂｉａｓ７である、各々が可能な読み出し電流値の隣接したペア間に補間された、バイアス電流の７つの値とが仮定される。この手順は、開始ブロック３３０２から始まる。ブロック３３０４において、変数Ｎは、読出し電流の可能値の数に設定され、この例において値８に設定される。また、変数ｉは、Ｎ／２に設定されるので、この例において値４に設定される。
その後、フローは、読出し電流とＩｂｉａｓｉ電流とを比較するブロック３３０６へ進む。この時点で、選択されたバイアス電流は、Ｉｂｉａｓ４であるバイアス電流の中間値である。読出し電流がＩｂｉａｓｉ電流より小さい場合、決定ブロック３３０８は、二分探索が完了したかを決定するための確認を実行するブロック３３１０へフローを向ける。Ｎは８に等しい値を有するので、当然、この時点で二分探索は完了していない。したがってフローは、Ｎを以前の値の半分に等しく設定し、ｉを以前の値引くＮ／２に等しく設定するブロック３３１２へ進む。これは、読出し電流の残りの可能値の数を半分まで低減し、この残りの可能値の新たな範囲の中間に新たなバイアス電流を設定するという効果をもたらす。この例の仮定において、この時点でＮの値＝４、ｉの値＝２であり、選択されたバイアス電流はここでＩｂｉａｓ２である。その後、フローは、読出し電流とＩｂｉａｓ２電流との比較を実行するためにブロック３３０６へ戻る。
読出し電流がＩｂｉａｓ２電流よりも大きい場合、決定ブロック３３０８は、二分探索が完了したかを決定するための確認を実行するブロック３３１６へフローを向ける。これまでの仮定において、この時点でＮ／２は２に等しい値を有し、探索は完了していない。したがって、フローは、Ｎを以前の値の半分に等しく設定し、ｉを以前の値足すＮ／２に等しく設定するブロック３３１８へ進む。これは、読出し電流の残りの可能値の数を半分まで低減し、この残りの可能値の新たな範囲の中間に新たなバイアス電流を設定するという効果をもたらす。これまでの仮定において、この時点でＮの値＝２、ｉの値＝３であり、選択されたバイアス電流はここでＩｂｉａｓ３である。
フローはその後、読出し電流と（たとえば、ここでＩｂｉａｓ３に設定された）Ｉｂｉａｓｉ電流との別の比較を実行するために、ブロック３３０６へ戻る。読出し電流がＩｂｉａｓｉ電流よりも小さい場合、決定ブロック３３０８は、二分探索が完了したかを決定するためにブロック３３１０へフローを向ける。この時点で、Ｎ／２は１に等しい値を有し、探索は完了する。したがって、フローは、読出し電流がＩｒｅａｄ（ｉ）（たとえば、この例においてＩｒｅａｄ３）の値を有するとみなすブロック３３１４へ進み、この手順はＥＮＤブロック３３２２で終了する。あるいは、読出し電流が（たとえば、ここでＩｂｉａｓ３に設定された）Ｉｂｉａｓｉ電流よりも大きい場合、決定ブロック３３０８は、同様に二分探索が完了したかを決定するブロック３３１６へフローを向ける。したがって、フローは、読出し電流がＩｒｅａｄ（ｉ＋１）（たとえば、この例においてＩｂｉａｓ４）の値を有するとみなすブロック３３２０へ進み、この手順はＥＮＤブロック３３２２で終了する。
そのような二分探索の多くの細部は、一般技術から逸脱することなく変更され得る。たとえば、Ｎ個の可能値に関する下付き文字は、１～Ｎであってよく、または０～Ｎ－１、あるいは他の何らかの方式であってよく、それに応じて、特定の方法ブロックの具体的な細部は修正される。それでもなお、そのような二分探索は、各比較によって可能値を半分に削減し、次の比較の前に、基準電流（すなわちバイアス電流）を残りの可能値の範囲の中間点またはその付近の新たな値に再設定する機能を果たす。
たとえば図９、図１０、図１２などの実施形態など、本明細書で説明されるいくつかの実施形態は、たとえば活性化関数または閾値関数、または重み関数またはロジスティック関数などの関数を実装するために用いられ得る。すなわち、本明細書で説明されるいくつかの実施形態において、入力または入力のセットが与えられると、活性化関数は、Ｖｄａｔａが格納された記憶ノードの出力を定義してよい。適用される特定の活性化関数またはロジスティック関数はいくつかあり、様々である。更に、本明細書で説明されるいくつかの実施形態は、算術的または論理的な動作を実行するために用いられ得る。
理解され得るように、本明細書で説明される実施形態の多くは、格納されたデータ値に従って変化するインピーダンスを有するメモリセル（すなわち、可変インピーダンスメモリセル）を組み込む。データ値は、たとえばビット線、読出しビット線など、関連回路ノード（すなわち信号ノード）の可変時間遅延に基づいてメモリセルから読み出される。いくつかの実施形態において、信号ノードは、メモリセルに格納されたデータ値に従って変化する速度で放電し、その信号ノードが特定の値まで放電するまでの時間が測定されてよく、その放電まで時間測定からデータ値が推測される。そのような放電まで時間読出し技術は、本明細書に記載したような多くの種類のメモリ回路、特に、ＰＮジャンクションメモリデバイス、抵抗性メモリデバイス、磁気抵抗メモリデバイス、およびスピントルクメモリデバイスを含み、シリコン、カーボン（たとえばカーボンナノチューブ）、または他の非シリコン半導体材料に基づくメモリデバイスを更に含む、揮発性および不揮発性メモリ技術とともに用いられ得る。加えて、放電まで時間読出し技術および対応する回路に関する本明細書の教示は、たとえば、ソース端末が下側電源ノードに結合されたＮ形トランジスタではなく、ソース端末が上側電源ノードに結合されるＰ形トランジスタを有する実施形態などにおいて、類似した充電まで時間読出し技術および対応する回路にも適用され得る。したがって、そのような放電まで時間および充電まで時間技術および本明細書で説明される実施形態は、集合的に、「遷移まで時間」技術とみなされてよく、この技術において回路（たとえば読出し回路、メモリセル選択回路など）は、１つのノード（たとえば信号ノード）の電圧遷移を他のノードの電圧に対応する可変速度でもたらす。様々な実施形態において、信号ノードは、ビット線、読出しビット線、および／または他の適当な回路ノードであってよい。いくつかの実施形態において、そのような技術は、選択されたメモリセルまたは他の機能回路の可変インピーダンスに対応する信号ノード電圧変化の可変時間遅延を決定することを含む。いくつかの実施形態において、そのような技術は、第１の回路が第１のノードに信号値を結合した結果生じる第１のノードの電圧に対応する信号ノード電圧変化の可変時間遅延を決定することを含む。いくつかの実施形態において、第１の回路は、たとえば１Ｔ ＤＲＡＭメモリセルなどのメモリセルであってよい。いくつかの実施形態において、第１の回路は、関数回路であってよい。
上述した実施形態のいくつかにおいて、たとえば較正遷移まで時間測定などの較正動作は、選択されたメモリセルから実際にデータを感知する前に実行される。そのような較正動作は、所与のデータ経路において同じオフセットが読出し動作に影響を及ぼすものと同じ形式で較正動作に影響を及ぼすため、選択されたメモリセルを読み出す際に任意のオフセット（たとえば、比較器オフセット電圧、トランジスタミスマッチ、抵抗ミスマッチなど）の効果を除去し得る。これは特に、非常に低い電圧で動作する極めて微細なトランジスタを組み込む最新のプロセスに役立つ。
上記開示と一致して、以下の項に挙げられた例が具体的に考えられ、非限定的な例のセットとして意図される。
項１．
イネーブルされると、第１のノードに信号値を結合するように構成された第１の回路と、
第１のノードの電圧に対応する可変速度で信号ノードの電圧遷移をもたらし、信号ノードの遷移まで時間測定に基づいて信号値を決定するように構成された、第１のノードに結合された入力を有する読出し回路と
を備える回路デバイス。
項２．
読出し回路は、信号値が第１のノードに結合される前に、第１のノードの基準条件を較正するために信号ノードの較正遷移まで時間測定を実行するように構成され、更に、信号値が第１のノードに結合された後、信号ノードの第２の遷移まで時間測定を実行するように構成され、更に、信号値を決定するために、第２の遷移まで時間測定を較正遷移まで時間測定と比較するように構成される、項１に記載の回路デバイス。
項３．
第１の回路は、関数回路を備え、
第１のノードは、関数回路の出力ノードを備える、
項１～２のいずれかに記載の回路デバイス。
項４．
関数回路は、演算回路を備える、項１～３のいずれかに記載の回路デバイス。
項５．
関数回路は、論理回路を備える、項１～４のいずれかに記載の回路デバイス。
項６．
関数回路は、ロジスティック回路を備える、項１～５のいずれかに記載の回路デバイス。
項７．
読出し回路は、
信号ノードに結合された入力を有し、共通ストローブクロックに応答する複数のレジスタのうちのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する遷移まで時間測定回路
を備える、項１～６のいずれかに記載の回路デバイス。
項８．
第１の回路は、メモリセルを備え、
第１のノードは、ビット線を備える、
項１～７のいずれかに記載の回路デバイス。
項９．
メモリセルは、関連するワード線に結合された第１の端子を有し、ビット線に結合された第２の端子を有する１Ｔ ＤＲＡＭメモリセルを備え、
信号ノードは、読出しビット線ノードを備え、
読出し回路は更に、ビット線に結合された入力および読出しビット線に結合された出力を有する読出し放電回路を備える、
項１～８のいずれかに記載の回路デバイス。
項１０．
読出し回路は、
信号ノードに結合された入力を有し、共通ストローブクロックに応答する複数の例ジスタのうちのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する放電まで時間測定回路と、
ビット線の基準条件を確立し、読出しビット線をプリチャージ電圧までプリチャージするように構成されたプリチャージおよび平衡化回路とを備え、
基準条件は、ＶＤＤと接地との間の中間電圧を備える、
項１～９のいずれかに記載の回路デバイス。
項１１．
放電まで時間測定回路は更に、
読出しビット線に結合された入力を有し、遅延線に結合された出力を有する入力段であって、読出しビット線が、そのプリチャージ電圧の所定のパーセンテージまで降下すると、自身の出力にタイミング信号を生成するように構成された入力段
を備える、項１～１０のいずれかに記載の回路デバイス。
項１２．
プリチャージおよび平衡化回路は、
イネーブルされると、ビット線を接地電圧までプリチャージするための第１のトランジスタと、
イネーブルされると、第２のビット線をＶＤＤ電圧までプリチャージするための第２のトランジスタと、
イネーブルされると、ビット線と隣接するビット線とを結合し、両方のそのようなビット線の電圧を、ＶＤＤ／２にほぼ等しい電圧に確立するための第３のトランジスタと、
イネーブルされると、読出しビット線をＶＤＤ電圧までプリチャージするための第４のトランジスタと
を備える、項１～１１のいずれかに記載の回路デバイス。
項１３．
信号値を決定するための、集積回路において用いる方法であって、
第１のノードに信号値を結合するために第１の回路をイネーブルすることと、
第１のノードに結合された入力を有する読出し回路を用いて、第１のノードの電圧に対応する可変速度で信号ノードの電圧遷移をもたらすことと、
読出し回路を用いて、信号ノードの遷移まで時間測定に基づいて信号値を決定することと、
を備える方法。
項１４．
上記決定することは、
第１の回路をイネーブルする前に、第１のノードにおける基準条件および信号ノードにおけるプリチャージ条件を確立することと、その後、
読出し回路を用いて、第１のノードの基準条件を較正するために、信号ノードの較正遷移まで時間測定を実行することと、その後、
第１のノードにおける基準条件および信号ノードにおけるプリチャージ条件を再確立することと、その後、
第１のノードに信号値を結合するために第１の回路をイネーブルすることと、その後、
読出し回路を用いて、信号ノードの第２の遷移まで時間測定を実行することと、その後、
信号値を決定するために、第２の遷移まで時間測定を較正遷移まで時間測定と比較することと
を備える、項１３に記載の方法。
項１５．
第１の回路は、関数回路を備え、
第１のノードは、関数回路の出力ノードを備える、
項１３～１４のいずれかに記載の方法。
項１６．
関数回路は、演算回路、論理回路、またはロジスティック回路の少なくとも１つを備える、項１３～１５のいずれかに記載の方法。
項１７．
第１の回路は、メモリセルを備え、
第１のノードは、ビット線を備える、
項１３～１６のいずれかに記載の方法。
項１８．
メモリセルは、関連するワード線に結合された第１の端子を有し、ビット線に結合された第２の端子を有する１Ｔ ＤＲＡＭメモリセルを備え、
信号ノードは、読出しビット線ノードを備え、
読出し回路は更に、ビット線に結合された入力および読出しビット線に結合された出力を有する読出し放電回路を備える、
項１３～１７のいずれかに記載の方法。
項１９．
読出し回路は、
信号ノードに結合された入力を有し、共通ストローブクロックに応答する複数のレジスタのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する放電まで時間測定回路と、
ビット線の基準条件を確立し、読出しビット線をプリチャージ電圧までプリチャージするように構成されたプリチャージおよび平衡化回路とを備え、
基準条件は、ＶＤＤと接地との間の中間電圧を備える、
項１３～１８のいずれかに記載の方法。
項２０．
放電まで時間測定回路は更に、
読出しビット線に結合された入力を有し、遅延線に結合された出力を有する入力段であって、読出しビット線が、そのプリチャージ電圧の所定のパーセンテージまで降下すると、自身の出力にタイミング信号を生成するように構成された入力段
を備える、項１３～１９のいずれかに記載の方法。
「１つの実施形態」、「実施形態」、「いくつかの実施形態」、「様々な実施形態」などへの言及は、特定の要素または特徴が、本発明の少なくとも１つの実施形態に含まれることを示す。この表現は様々な箇所に現れ得るが、必ずしも同じ実施形態または例を指すものではない。
本明細書で用いられる用語に関して、ノード名および信号名の多くは、同様のノードおよび信号の異なるインスタンス化をより明確に区別するための下付き文字（たとえばＷＬ０およびＷＬ１）を含み、そのような使用は、当該技術において周知である。しかしながら、本明細書においてそのような下付き文字のない不注意の使用は、文脈がそれを明確に求めない限り、同じ名称の下付き文字バージョン（たとえばＶｂｉａｓとＶｂｉａｓ）との何かしらの差異を暗示することは意図されない。加えて、小文字部分を含む用語の本明細書における任意の使用は、文脈がそれを明確に求めない限り、同じ名称の大文字バージョン（たとえばＶＴＨとＶｔｈ）との何かしらの差異を暗示することは意図されない。
本明細書で用いられる用語に関して、当業者が理解するように、回路内に様々な信号およびノードを含む回路の動作を説明する際、いくつかの表現のいずれかが同等に使用され得る。論理信号か、より一般的なアナログ信号かにかかわらず、任意の種類の信号は、回路内のノードの電圧レベル（またはいくつかの回路技術に関して、電流レベル）という物理形式をとる。信号はワイヤまたはバス上で伝達されると考えるのが正しくあり得る。たとえば、特定の回路動作を「回路１０の出力が、ノード１１の電圧をＶＤＤへ向かって駆動し、その結果、ノード１１上で伝達される信号ＯＵＴをアサートする」と説明したとする。これは、正確ではあるが、やや煩雑な表現である。したがって、そのような回路動作を、「回路１０がノード１１をハイに駆動する」、ならびに「ノード１１が回路１０によってハイにされる」、「回路１０がＯＵＴ信号をハイにプルする」、および「回路１０がＯＵＴをハイに駆動する」と等しく言い表すことが当該技術において周知である。特に、図面内の概略図は、様々な信号名を対応する回路ブロックおよびノードに関連付けるので、本明細書で用いられる回路動作を説明するためのそのような短い表現は、回路動作の詳細を伝えるために効率が良い。便宜上、ＣＬＫ信号を伝達する無名のノードは、ＣＬＫノードと称され得る。同様に、たとえば「ハイにプルする」、「ハイに駆動する」、および「充電する」などの表現は一般に、特に区別されない限り、「ローにプルする」、「ローに駆動する」、および「放電する」という表現と同義である。これらのより簡潔で説明的な表現の使用は、本開示の明確性および教示を高めることが確信される。当業者には理解されるように、これらの表現および他の同様の表現の各々は、一般的な回路動作を説明するために相互置換的に用いられてよく、本説明における様々な使用に微細な推論が読み込まれてはならない。
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）は、第１の電流処理端子と第２の電流処理端子との間で電流の流れを制御する制御端子を有するものとして概念化され得る。ＩＧＦＥＴトランジスタは、多くの場合、ドレーン、ゲート、およびソースを有するものとして説明され、多くのそのようなデバイスにおいて、ドレーンはソースと入替え可能である。これは、トランジスタのレイアウトおよび半導体処理は多くの場合、対称であるためである（これは一般に、バイポーラトランジスタには当てはまらない）。ＮチャネルＩＧＦＥＴトランジスタの場合、通常、高い方の電圧に属する電流処理端子が、通例的にドレーンと呼ばれる。通常、低い方の電圧に属する電流処理端子は、通例的にソースと呼ばれる。ゲートにおける（ソース電圧に対して）十分な電圧は、ドレーンからソースへの電流の流れをもたらす。ＮチャネルＩＧＦＥＴデバイス式において言及されるソース電圧は、単に、ドレーンまたはソース端子のどちらが所与の任意の時点により低い電圧を有するかを指す。たとえば、双方向ＣＭＯＳ移送ゲートのＮチャネルデバイスの「ソース」は、移送ゲートのどちら側がより低い電圧であるかに依存する。多くのＮチャネルＩＧＦＥＴトランジスタのこの対称性を反映して、制御端子はゲートとみなされ、第１の電流処理端子は「ドレーン／ソース」と称され、第２の電流処理端子は「ソース／ドレーン」と称され得る。ソースおよびドレーン端子は、導電電極とも称され得る。ドレーン電圧とソース電圧との間の極性、およびドレーンとソースとの間の電流の方向は、そのような用語によって暗示されないため、そのような表現は、ＰチャネルＩＧＦＥＴトランジスタにも等しく有効である。あるいは、一方の電流処理端子が任意に「ドレーン」とみなされ、他方が「ソース」とみなされてよく、この場合、それら２つは区別されず入替え可能であることが暗示的に理解される。留意すべき点として、ＩＧＦＥＴトランジスタは、ゲート材料がポリシリコンまたは他の金属以外の材料であってよく、誘電体がオキシ窒化物、窒化物、または他の酸化物以外の材料であり得る場合でも、一般に（文字通り「金属酸化膜半導体電界効果トランジスタ」の頭字語である）ＭＯＳＦＥＴトランジスタと称される。そのようなＭＯＳおよびＭＯＳＦＥＴとしての伝統的用語の略式使用は、酸化物誘電体を有する金属ゲートＦＥＴのみを文字通り指すものとして解釈されてはならない。
電源に関して、回路に給電するために使用される単一の正電源電圧（たとえば２．５ボルトの電源）は、多くの場合、「ＶＤＤ」電源と称される。集積回路において、トランジスタおよび他の回路要素は、実際にＶＤＤ端子またはＶＤＤノードに接続され、これらはＶＤＤ電源に動作可能に接続される。たとえば「ＶＤＤに繋げられた」または「ＶＤＤに接続された」などの口語表現は、「ＶＤＤノードに接続された」ことを意味するものとして理解され、これは一般に、集積回路の使用中にＶＤＤ電源電圧を実際に受け取るために動作可能に接続される。そのような単一電源回路に関する基準電圧は、多くの場合、「ＶＳＳ」と呼ばれる。トランジスタおよび他の回路要素は、実際にＶＳＳ端子またはＶＳＳノードに接続され、これらは集積回路の使用中、ＶＳＳ電源に動作可能に接続される。多くの場合、ＶＳＳ端子は、接地基準電位、または単に「接地」に接続される。特定のトランジスタまたは回路によって「接地」されるノードの説明は、トランジスタまたは回路によって「ローにプル」または「接地にプル」されることと同じことを意味する。
ある程度概括的に言うと、第１の電源端子は多くの場合、「ＶＤＤ」と称され、第２の電源端子は多くの場合、「ＶＳＳ」と称される。伝統的に、「ＶＤＤ」という専門用語は、ＭＯＳトランジスタのドレーン端子に接続されたＤＣ電圧を暗示し、ＶＳＳは、ＭＯＳトランジスタのソース端子に接続されたＤＣ電圧を暗示するものであった。たとえば、過去のＰＭＯＳ回路は、負のＶＤＤ電源を使用し、過去のＮＭＯＳ回路は、正のＶＤＤ電源を使用した。ただし、一般的な用法は多くの場合、この伝統を無視し、特に記載されない限り、正側の供給電圧に関してＶＤＤを用い、負側（または接地）の供給電圧に関してＶＳＳを用いる。「ＶＤＤ電源」および「接地」を用いて機能するものとして回路を説明することは、必ずしも、その回路が他の電源電位を用いて機能できないことを意味するものではない。他の一般的な電源端子の名称は「ＶＣＣ」（バイポーラ回路からの伝統的用語であり、多くの場合、コレクター端子を有さないＭＯＳトランジスタとともに用いられる場合でも、＋５ボルトの電源電圧と同じことを意味する）および「ＧＮＤ」または単に「接地」である。
本明細書におけるブロック図は、ブロックを連結する単一ノードという用語を用いて説明され得る。しかしながら、理解すべき点として、文脈によって必要である場合、そのような「ノード」は、実際は、差分信号を伝達するためのノードのペアを表してよく、あるいは、いくつかの関連信号を搬送するためまたはデジタルワードを形成する複数の信号を搬送するための多数の個別ワイヤ（たとえばバス）を表してよい。
開示されたデバイスおよび技術は、上述した実施形態の観点で説明されたが、当業者は、本開示の教示から逸脱することなく特定の代替例が回路内に容易になされ得ることも認識する。また、ＮＭＯＳトランジスタを用いる多くの回路は、当該技術において知られるように、論理極性および電源電位が逆にされた場合、代わりにＰＭＯＳトランジスタを用いて実装され得る。このように、ＣＭＯＳ回路におけるトランジスタ導電型（すなわち、ＮチャネルまたはＰチャネル）は、同様または類似の動作を維持しながら、頻繁に逆転され得る。更に、開示されたデバイスおよび技術の実装は、必ずしもＣＭＯＳ技術に限定されないので、ＰＮジャンクションメモリデバイスおよびナノチューブデバイスを含む、ＮＭＯＳ、ＰＭＯＳ、および様々なバイポーラまたは他の半導体製造技術を用いる実装も考えられる。
上述した様々な技術、構造、および方法は、単独で、また様々な組み合わせで使用されることが考えられる。上記説明は、本発明の原理および様々な実施形態の例示であることが意図され、本明細書における図面および詳細な説明は、限定的にではなく例示的なものとみなすべきであり、開示される特定の形式および例に限定することは意図されないことを理解すべきである。上記開示が完全に理解されると、数々の変形例および修正例が当業者には明らかとなる。以下の特許請求の範囲は、そのような変形例および修正例の全てを包含すると解釈されることが意図される。

Claims (20)

  1. イネーブルされると、第１のノードに信号値を結合するように構成された第１の回路と、
    前記第１のノードに結合された読出し回路とを備え、
    前記読出し回路は、
    前記第１のノードに結合される入力を含む電圧遷移回路と、
    前記電圧遷移回路の出力に結合される第２の入力を含み、信号ノードが遷移するまでの時間を測定する遷移まで時間測定回路と、を備え、
    前記電圧遷移回路は、
    前記信号値に対応する可変速度で前記信号ノードの電圧遷移をもたらし、
    前記遷移まで時間測定回路は、前記信号ノードの遷移まで時間測定に基づいて前記信号値を決定するように構成され、
    前記読出し回路は、前記信号ノードの較正遷移まで時間測定に基づいて前記第１のノードの基準条件を較正するように構成される
    回路デバイス。
  2. 前記読出し回路は、
    前記信号値が前記第１のノードに結合される前に、前記第１のノードの基準条件を較正し、
    更に、前記信号値が前記第１のノードに結合された後、
    前記信号ノードの第２の遷移まで時間測定を実行し、
    更に、前記信号値を決定するために、前記第２の遷移まで時間測定を前記較正遷移まで時間測定と比較する
    請求項１に記載の回路デバイス。
  3. 前記第１の回路は、関数回路を備え、
    前記第１のノードは、前記関数回路の出力ノードを備える、
    請求項２に記載の回路デバイス。
  4. 前記関数回路は、演算回路を備える、請求項３に記載の回路デバイス。
  5. 前記関数回路は、論理回路を備える、請求項３に記載の回路デバイス。
  6. 前記関数回路は、ロジスティック回路を備える、請求項３に記載の回路デバイス。
  7. 遷移まで時間測定回路は、
    共通ストローブクロックに応答する複数のレジスタのうちのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を備える、請求項２に記載の回路デバイス。
  8. 前記第１の回路は、メモリセルを備え、
    前記第１のノードは、ビット線を備える、
    請求項２に記載の回路デバイス。
  9. 前記メモリセルは、関連するワード線に結合された第１の端子を有し、前記ビット線に結合された第２の端子を有する１Ｔ ＤＲＡＭメモリセルを備え、
    前記信号ノードは、読出しビット線ノードを備え、
    前記読出し回路は更に、前記ビット線に結合された入力および前記読出しビット線ノードに結合された読出し回路出力を有する読出し放電回路を備える、
    請求項８に記載の回路デバイス。
  10. 前記読出し回路は、
    共通ストローブクロックに応答する複数のレジスタのうちのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する放電まで時間測定回路と、
    前記ビット線の前記基準条件を確立し、前記読出しビット線ノードをプリチャージ電圧までプリチャージするように構成されたプリチャージおよび平衡化回路と
    を備え、
    前記基準条件は、ＶＤＤと接地との間の中間電圧を備える、
    請求項９に記載の回路デバイス。
  11. 前記放電まで時間測定回路は更に、
    前記読出しビット線ノードに結合された段入力を有し、前記遅延線に結合された段出力を有する入力段を備え、前記段入力は、前記読出しビット線ノードが、前記プリチャージ電圧の所定のパーセンテージまで降下すると、前記段出力にタイミング信号を生成するように構成される、請求項１０に記載の回路デバイス。
  12. 前記プリチャージおよび平衡化回路は、
    イネーブルされると、前記ビット線を接地電圧までプリチャージするように構成される第１のトランジスタと、
    イネーブルされると、第２のビット線をＶＤＤ電圧までプリチャージするように構成される第２のトランジスタと、
    イネーブルされると、前記ビット線と隣接する第２のビット線とを結合し、前記ビット線と前記隣接する第２のビット線の電圧を、ＶＤＤ／２にほぼ等しい電圧に確立するように構成される第３のトランジスタと、
    イネーブルされると、前記読出しビット線ノードを前記ＶＤＤ電圧までプリチャージするように構成される第４のトランジスタと
    を備える、請求項１０に記載の回路デバイス。
  13. 集積回路において信号値を決定する方法であって、
    イネーブル信号によって第１のノードにより読出し回路に結合された第１の回路をイネーブルすることと、
    前記第１の回路をイネーブルすることに応じて、前記第１の回路によって、前記第１のノードに前記信号値を結合することと、
    前記第１のノードの前記信号値に対応する可変速度で前記読出し回路の信号ノードの電圧遷移をもたらすことと、
    前記読出し回路を用いて、前記信号ノードの遷移まで時間測定に基づいて前記信号値を決定することと、
    前記第１のノードにおける基準条件および前記信号ノードにおけるプリチャージ条件とを確立することと
    を備える方法。
  14. 前記決定することは、
    前記第１の回路が前記信号値を前記第１のノードに結合する前に、
    前記第１のノードにおける前記基準条件および前記信号ノードにおけるプリチャージ条件を確立することと、その後、
    前記読出し回路を用いて、前記第１のノードの前記基準条件を較正するために、前記信号ノードの較正遷移まで時間測定を実行することと、その後、
    前記第１のノードにおける第２の基準条件および前記信号ノードにおける第２のプリチャージ条件を再確立することと、その後、
    前記第１の回路をイネーブルし、前記第１のノードに前記信号値を結合することと、その後、
    前記読出し回路を用いて、前記信号ノードの第２の遷移まで時間測定を実行することと、その後、
    前記信号値を決定するために、前記第２の遷移まで時間測定を前記較正遷移まで時間測定と比較することと
    を備える、請求項１３に記載の方法。
  15. 前記第１の回路は、関数回路を備え、
    前記第１のノードは、前記関数回路の出力ノードを備える、
    請求項１４に記載の方法。
  16. 前記関数回路は、演算回路、論理回路、またはロジスティック回路の少なくとも１つを備える、請求項１５に記載の方法。
  17. 前記第１の回路は、メモリセルを備え、
    前記第１のノードは、ビット線を備える、
    請求項１４に記載の方法。
  18. 前記メモリセルは、関連するワード線に結合された第１の端子を有し、前記ビット線に結合された第２の端子を有する１Ｔ ＤＲＡＭメモリセルを備え、
    前記信号ノードは、読出しビット線ノードを備え、
    前記読出し回路は更に、前記ビット線に結合された入力および前記読出しビット線ノードに結合された出力を有する読出し放電回路を備える、
    請求項１７に記載の方法。
  19. 前記読出し回路は、
    前記信号ノードに結合され、共通ストローブクロックに応答する複数のレジスタのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する放電まで時間測定回路と、
    前記ビット線の前記基準条件を確立し、前記読出しビット線ノードをプリチャージ電圧までプリチャージするように構成されたプリチャージおよび平衡化回路と
    を備え、
    前記基準条件は、ＶＤＤと接地との間の中間電圧を備える、
    請求項１８に記載の方法。
  20. 前記放電まで時間測定回路は更に、
    前記読出しビット線ノードに結合された段入力を有し、前記遅延線に結合された段出力を有する入力段を備え、前記段入力は、前記読出しビット線ノードが、前記プリチャージ電圧の所定のパーセンテージまで降下すると、前記段出力にタイミング信号を生成するように構成される、請求項１９に記載の方法。
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