JP2020537802A5 - - Google Patents

Claims (20)

1. イネーブルされると、第１のノードに信号値を結合するように構成された第１の回路と、
   前記第１のノードに結合された読出し回路とを備え、
   前記読出し回路は、
   前記第１のノードに結合される入力を含む電圧遷移回路と、
   信号ノードによって前記電圧遷移回路の出力に結合される第２の入力を含む遷移まで時間測定回路と、を備え、
   前記電圧遷移回路は、
   前記信号値に対応する可変速度で前記信号ノードの電圧遷移をもたらし、
   前記信号ノードの遷移まで時間測定に基づいて前記信号値を決定するように構成され、
   前記読出し回路は、前記信号ノードの較正遷移まで時間測定に基づいて前記第１のノードの基準条件を較正するように構成される
   回路デバイス。
2. 前記読出し回路は、
   前記信号値が前記第１のノードに結合される前に、前記第１のノードの基準条件を較正し、
   更に、前記信号値が前記第１のノードに結合された後、
   前記信号ノードの第２の遷移まで時間測定を実行し、
   更に、前記信号値を決定するために、前記第２の遷移まで時間測定を前記較正遷移まで時間測定と比較する
   請求項１に記載の回路デバイス。
3. 前記第１の回路は、関数回路を備え、
   前記第１のノードは、前記関数回路の出力ノードを備える、
   請求項２に記載の回路デバイス。
4. 前記関数回路は、演算回路を備える、請求項３に記載の回路デバイス。
5. 前記関数回路は、論理回路を備える、請求項３に記載の回路デバイス。
6. 前記関数回路は、ロジスティック回路を備える、請求項３に記載の回路デバイス。
7. 遷移まで時間測定回路は、
   共通ストローブクロックに応答する複数のレジスタのうちのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を備える、請求項２に記載の回路デバイス。
8. 前記第１の回路は、メモリセルを備え、
   前記第１のノードは、ビット線を備える、
   請求項２に記載の回路デバイス。
9. 前記メモリセルは、関連するワード線に結合された第１の端子を有し、前記ビット線に結合された第２の端子を有する１Ｔ ＤＲＡＭメモリセルを備え、
   前記信号ノードは、読出しビット線ノードを備え、
   前記読出し回路は更に、前記ビット線に結合された入力および前記読出しビット線ノードに結合された読出し回路出力を有する読出し放電回路を備える、
   請求項８に記載の回路デバイス。
10. 前記読出し回路は、
    共通ストローブクロックに応答する複数のレジスタのうちのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する放電まで時間測定回路と、
    前記ビット線の前記基準条件を確立し、前記読出しビット線ノードをプリチャージ電圧までプリチャージするように構成されたプリチャージおよび平衡化回路と
    を備え、
    前記基準条件は、ＶＤＤと接地との間の中間電圧を備える、
    請求項９に記載の回路デバイス。
11. 前記放電まで時間測定回路は更に、
    前記読出しビット線ノードに結合された段入力を有し、前記遅延線に結合された段出力を有する入力段を備え、前記段入力は、前記読出しビット線ノードが、前記プリチャージ電圧の所定のパーセンテージまで降下すると、前記段出力にタイミング信号を生成するように構成される、請求項１０に記載の回路デバイス。
12. 前記プリチャージおよび平衡化回路は、
    イネーブルされると、前記ビット線を接地電圧までプリチャージするように構成される第１のトランジスタと、
    イネーブルされると、第２のビット線をＶＤＤ電圧までプリチャージするように構成される第２のトランジスタと、
    イネーブルされると、前記ビット線と隣接するビット線とを結合し、前記ビット線と前記隣接するビット線の電圧を、ＶＤＤ／２にほぼ等しい電圧に確立するように構成される第３のトランジスタと、
    イネーブルされると、前記読出しビット線を前記ＶＤＤ電圧までプリチャージするように構成される第４のトランジスタと
    を備える、請求項１０に記載の回路デバイス。
13. 集積回路において信号値を決定する方法であって、
    イネーブル信号によって第１のノードにより読出し回路に結合された第１の回路をイネーブルすることと、
    前記第１の回路をイネーブルすることに応じて、前記第１の回路によって、前記第１のノードに前記信号値を結合することと、
    前記第１のノードの前記信号値に対応する可変速度で前記読出し回路の信号ノードの電圧遷移をもたらすことと、
    前記読出し回路を用いて、前記信号ノードの遷移まで時間測定に基づいて前記信号値を決定することと、
    前記第１のノードにおける基準条件および前記信号ノードにおけるプリチャージ条件とを確立することと
    を備える方法。
14. 前記決定することは、
    前記第１の回路が前記信号値を前記第１のノードに結合する前に、
    前記第１のノードにおける前記基準条件および前記信号ノードにおけるプリチャージ条件を確立することと、その後、
    前記読出し回路を用いて、前記第１のノードの前記基準条件を較正するために、前記信号ノードの較正遷移まで時間測定を実行することと、その後、
    前記第１のノードにおける第２の基準条件および前記信号ノードにおける第２のプリチャージ条件を再確立することと、その後、
    前記第１の回路をイネーブルし、前記第１のノードに前記信号値を結合することと、その後、
    前記読出し回路を用いて、前記信号ノードの第２の遷移まで時間測定を実行することと、その後、
    前記信号値を決定するために、前記第２の遷移まで時間測定を前記較正遷移まで時間測定と比較することと
    を備える、請求項１３に記載の方法。
15. 前記第１の回路は、関数回路を備え、
    前記第１のノードは、前記関数回路の出力ノードを備える、
    請求項１４に記載の方法。
16. 前記関数回路は、演算回路、論理回路、またはロジスティック回路の少なくとも１つを備える、請求項１５に記載の方法。
17. 前記第１の回路は、メモリセルを備え、
    前記第１のノードは、ビット線を備える、
    請求項１４に記載の方法。
18. 前記メモリセルは、関連するワード線に結合された第１の端子を有し、前記ビット線に結合された第２の端子を有する１Ｔ ＤＲＡＭメモリセルを備え、
    前記信号ノードは、読出しビット線ノードを備え、
    前記読出し回路は更に、前記ビット線に結合された入力および前記読出しビット線ノードに結合された出力を有する読出し放電回路を備える、
    請求項１７に記載の方法。
19. 前記読出し回路は、
    前記信号ノードに結合され、共通ストローブクロックに応答する複数のレジスタのそれぞれ１つに各々が結合された複数の遅延段を含む遅延線を有する放電まで時間測定回路と、
    前記ビット線の前記基準条件を確立し、前記読出しビット線ノードをプリチャージ電圧までプリチャージするように構成されたプリチャージおよび平衡化回路と
    を備え、
    前記基準条件は、ＶＤＤと接地との間の中間電圧を備える、
    請求項１８に記載の方法。
20. 前記放電まで時間測定回路は更に、
    前記読出しビット線ノードに結合された段入力を有し、前記遅延線に結合された段出力を有する入力段を備え、前記段入力は、前記読出しビット線ノードが、前記プリチャージ電圧の所定のパーセンテージまで降下すると、前記段出力にタイミング信号を生成するように構成される、請求項１９に記載の方法。