JP2004310842A - 不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】１行単位（１ページ単位）によって消去することができる不揮発性半導体記憶装置の駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置の駆動方法は、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセル６のメモリトランジスタ４に設けられた浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、Ｋ行目の各メモリトランジスタ４に設けられた制御ゲート電極に第１極性の第１電圧を印加し、ウェル７に第２極性の第２電圧を印加し、Ｋ行目以外の行に配置された各メモリトランジスタ４に設けられた制御ゲート電極に第２電圧よりも絶対値の小さい第２極性の第３電圧を印加する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲート電極及び制御ゲート電極の二層ゲート電極を有する浮遊ゲート電極型不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置に関する
【０００２】
【従来の技術】
近年、ＩＣカードの高機能化に伴い、多くのデータを記憶可能な１メガビット（Ｍｂｉｔ）レベルの大容量ＥＥＰＲＯＭが求められている。このようなＥＥＰＲＯＭは、通常１バイトごとにデータを書き換え可能に構成されている。
【０００３】
しかしながら、１バイトごとにデータを消去・書込みすることができるバイト消去型ＥＥＰＲＯＭによって１メガビット（Ｍｂｉｔ）レベルのＥＥＰＲＯＭを製造すると、実用的な小さいメモリコアサイズにならない。
【０００４】
このため、メモリコアサイズの小さいページ消去型ＥＥＰＲＯＭの要望が大きくなってきている。ここで、「ページ」とは、約２５６ビット（ｂｉｔ）〜１キロビット（ｋｂｉｔ）の容量を意味している。このようなページ消去型ＥＥＰＲＯＭを実現するためには、２つの方法がある。
【０００５】
第１の方法は、バイト消去型ＥＥＰＲＯＭをベースにして、消去単位を１ページに拡大する方法である。この方法は、比較的簡単にページ消去型ＥＥＰＲＯＭを実現することができる。しかしながら、単位メモリセルサイズ（１ビット（ｂｉｔ））が大きいため、１メガビット（Ｍｂｉｔ）レベルの大容量ＥＥＰＲＯＭを実用的なサイズによって実現することができない。
【０００６】
第２の方法は、チップ消去型フラッシュメモリーをベースにして、消去単位を１ページに縮小する方法である。この方法は、単位メモリセルサイズが小さいため、１メガビット（Ｍｂｉｔ）レベルの大容量ＥＥＰＲＯＭを実用的なサイズによって実現することができる。しかしながら、フラッシュメモリーはチップ消去（あるいはブロック消去）を前提に構成されているため、消去単位を１ページにすることは困難である。
【０００７】
また、ＥＥＰＲＯＭの市場では、低電圧・低消費電力が求められているけれども、フラッシュメモリーは、書込み時に大電流を消費する場合が多いため、低電圧・低消費電力という特性面から見てもＥＥＰＲＯＭとしての使用が困難である。
【０００８】
近年、発明者らは、例えば特開平９−３３９５４８号公報（特許文献１）に開示されているように２トランジスタ型フラッシュメモリーを提案した。この２トランジスタ型フラッシュメモリーは、低電圧・低消費電力特性に優れているので、特性面から見て、ＥＥＰＲＯＭとしての使用が可能である。以下、この２トランジスタ型フラッシュメモリーについて説明する。
【０００９】
図７は従来の不揮発性半導体記憶装置９０の構成を示す回路図であり、図８は不揮発性半導体記憶装置９０の構成を示す断面図である。不揮発性半導体記憶装置９０は、半導体基板１４を備えている。半導体基板１４の上には、ウェル７が形成されている。ウェル７は、半導体基板１４の上に形成された深いＮ型ウェル１２と深いＮ型ウェル１２の上に形成されたＰ型ウェル８とを含んでいる。
【００１０】
ウェル７の上には、Ｎ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセル９６が設けられている。各メモリセル９６は、Ｐ型ウェル８の上に形成されたメモリトランジスタ９４と選択トランジスタ９５とを含んでいる。メモリトランジスタ９４と選択トランジスタ９５との間には、Ｐ型ウェル８の表面に露出するように中間拡散層９が形成されている。メモリトランジスタ９４に対して中間拡散層９の反対側には、ドレイン拡散層１０がＰ型ウェル８の表面に露出するように形成されている。選択トランジスタ９５に対して中間拡散層９の反対側には、ソース拡散層１１がＰ型ウェル８の表面に露出するように形成されている。
【００１１】
メモリトランジスタ９４は、電荷を蓄積するための浮遊ゲート電極９１と、電荷に関連するトンネル電流を流すために、浮遊ゲート電極９１とＰ型ウェル８との間に形成されたゲート絶縁膜９３と、浮遊ゲート電極９１を挟んでゲート絶縁膜９３と対向するように形成された制御ゲート電極９２とを含んでいる。浮遊ゲート電極９１と制御ゲート電極９２との間には電極間絶縁膜１５が形成されている。
【００１２】
選択トランジスタ９５は、選択ゲート電極９１ａと、選択ゲート電極９１ａとＰ型ウェル８との間に形成された選択ゲート絶縁膜９３ａとを含んでいる。
【００１３】
ここで、メモリトランジスタ９４のゲート絶縁膜９３と、選択トランジスタ９５の選択ゲート絶縁膜９３ａとは同じ膜厚を有することが好ましい。このようにすれば、メモリトランジスタ９４のゲート絶縁膜９３と、選択トランジスタ９５の選択ゲート絶縁膜９３ａとを同時に形成できるため、製造工程を簡略化することができる。
【００１４】
不揮発性半導体記憶装置９０は、各メモリセル９６のメモリトランジスタ９４に設けられた制御ゲート電極９２に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線Ｍ．Ｗ−０、１、２、…と、各メモリセル９６の選択トランジスタ９５に設けられた制御ゲート電極に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のセレクト・ワード線Ｓ．Ｗ−０，１，２、…と、水平方向に並んでいるメモリセル９６に形成されたソース拡散層１１にそれぞれ接続されたソース線Ｓ−０、１、２、…と、垂直方向に並んでいるメモリセル９６に形成されたドレイン拡散層１０にそれぞれ接続するように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線Ｂ−０、１、２、…とを備えている。
【００１５】
このように構成された不揮発性半導体記憶装置９０の動作を説明する。図９は、不揮発性半導体記憶装置９０の動作を説明するための断面図である。
【００１６】
不揮発性半導体記憶装置９０が動作するための電源電圧は、２．５ボルト（Ｖ）になっている。まず、メモリ・ワード線Ｍ．Ｗ−０、１、２に−９．０ボルト（Ｖ）の電圧をそれぞれ印加し、Ｐ型ウェル（ＰＷ）に＋９．０ボルト（Ｖ）の電圧を印加すると、すべてのメモリトランジスタ９４の制御ゲート電極９２とチャネルの表面との間の電位差が１８ボルト（Ｖ）となる。このため、図９に示すように、メモリトランジスタ９４の浮遊ゲート電極９１とメモリトランジスタ９４のチャネルの表面との間における全領域にトンネル電流が流れる。従って、浮遊ゲート電極９１中の電子が除去されて、メモリトランジスタ９４のしきい値電圧は約−４．０ボルト（Ｖ）となる。なお、選択トランジスタ９５のしきい値電圧は約０．６ボルト（Ｖ）に設定している。
【００１７】
セレクト・ワード線Ｓ．Ｗ−０、１、２は、電源電圧である２．５ボルト（Ｖ）に設定している。選択トランジスタ９５のゲート絶縁膜（厚み約１０ナノメータ（ｎｍ））に作用する電界を緩和するためであるが、必ずしも電源電圧２．５ボルト（Ｖ）に限る必要はなく、選択トランジスタ９５のゲート絶縁膜の信頼性を劣化させない程度の電圧であれば構わない。なお、ソース線とビット線とにはＰ型ウェル８と同電位の電圧を印加してもよい。
【００１８】
次に、書き込み方法について説明する。図１０は従来の不揮発性半導体記憶装置９０の書き込み動作を説明するための回路図であり、図１１は不揮発性半導体記憶装置９０の書き込み動作を説明するための断面図である。
【００１９】
図１０では、ビット線Ｂ−１とメモリ・ワード線Ｍ．Ｗ−１とに接続されているメモリセル９６を一つ選択してデータを書込んでいる。図１０のように、選択的に書込むメモリセル９６に接続されたメモリ・ワード線Ｍ．Ｗ−１に＋９ボルト（Ｖ）の電圧を印加し、セレクト・ワード線Ｓ．Ｗ−１に−５．０ボルト（Ｖ）の電圧を印加し、ビット線Ｂ−１に−５．０ボルト（Ｖ）の電圧を印加して、Ｐ型ウェル（ＰＷ）に−５．０ボルト（Ｖ）の電圧を印加する。以上の設定によって、選択したメモリトランジスタ９４の制御ゲート電極９２とチャネルの表面との間の電位差が１４．０ボルト（Ｖ）となる。このため、図１１に示すように、メモリトランジスタ９４の浮遊ゲート電極９１とメモリトランジスタ９４のチャネルの表面との間における全領域にトンネル電流が流れる。従って、浮遊ゲート電極９１中へ電子が注入される。その結果、メモリトランジスタ９４のしきい値電圧は約２ボルト（Ｖ）となる。
【００２０】
さらに、非選択セルの誤書込みを防止するために、ビット線Ｂ−０、２、３に０ボルト（Ｖ）の電圧を印加する。この設定により、非選択セルに設けられたメモリトランジスタ９４の制御ゲート電極９２とチャネルの表面との間の電位差を、最大９．０ボルト（Ｖ）に抑えることができる。このため、非選択セルへの誤書込みを防止することができる。
【００２１】
次に、読み出し方法を説明する。図１２は不揮発性半導体記憶装置９０の読み出し動作を説明するための回路図であり、図１３は不揮発性半導体記憶装置９０の読み出し動作を説明するための断面図であり、図１４は不揮発性半導体記憶装置９０における閾値電圧の分布を示すグラフである。
【００２２】
図１２では、ビット線Ｂ−１とメモリ・ワード線Ｍ．Ｗ−１とに接続されているメモリセル９６を一つ選択してデータを読み出している。各メモリセル９６に接続されたメモリ・ワード線Ｍ．Ｗ−０，１，２には全て０ボルト（Ｖ）の電圧を印加し、セレクト・ワード線Ｓ．Ｗ−１に２．５ボルト（Ｖ）の電圧を印加し、ビット線Ｂ−１に１ボルト（Ｖ）の電圧を印加して、Ｐ型ウェル（ＰＷ）に０ボルト（Ｖ）の電圧を印加する。以上の設定によって、選択したメモリトランジスタ９４が消去状態（ＶＴ＝−４ボルト（Ｖ））の場合は、図１３に示すように、ソース拡散層１１から中間拡散層９を通ってドレイン拡散層１０へ電流が流れ、選択したメモリトランジスタ９４が書込み状態（ＶＴ＝２ボルト（Ｖ））の場合は、電流が流れないので、図１４に示すように記憶状態を判定することができる。
【００２３】
図１５は従来の他の不揮発性半導体記憶装置９０Ａの構成を示す回路図であり、図１６は従来のさらに他の不揮発性半導体記憶装置９０Ｂの構成を示す回路図である。メモリセルアレイ９６の配線構成は、図７に示す配線構成に限定されるものではなく、図１５および図１６に示すように構成してもよい。これらの配線構成においても消去方法はほぼ同一なので、ここではその説明を省略する。
【００２４】
【特許文献１】
特開平９−３３９５４８号公報
【００２５】
【発明が解決しようとする課題】
しかしながら、前述した従来の２トランジスタ型フラッシュメモリーの消去方法では、チップ単位による消去しか出来ないという課題を有していた。
【００２６】
本発明の目的は、１行単位（１ページ単位）によって消去することができる不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置の駆動方法は、半導体基板の表面に形成されたウェルと、前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタとを含んでおり、前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでいる不揮発性半導体記憶装置の駆動方法であって、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目以外の行に配置された各メモリトランジスタに設けられた制御ゲート電極に前記第２電圧よりも絶対値の小さい第２極性の第３電圧を印加する第１消去工程を包含することを特徴とする。
【００２８】
本発明に係る不揮発性半導体記憶装置は、半導体基板の表面に形成されたウェルと、前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタを含んでおり、前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでおり、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目以外の行に配置された各メモリトランジスタに設けられた制御ゲート電極に前記第２電圧よりも絶対値の小さい第２極性の第３電圧を印加するために設けられた電圧印加手段をさらに具備することを特徴とする。
【００２９】
【発明の実施の形態】
本実施の形態に係る不揮発性半導体記憶装置の駆動方法においては、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルのメモリトランジスタに設けられた浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、ウェルに第２極性の第２電圧を印加し、Ｋ行目以外の行に配置された各メモリトランジスタに設けられた制御ゲート電極に第２電圧よりも絶対値の小さい第２極性の第３電圧を印加する。このため、不揮発性半導体記憶装置に記憶されたデータを１行ごとに消去することができる。
【００３０】
この実施の形態では、前記第１消去工程の後で、Ｌ行目（Ｌは、Ｌ≠Ｋ、１≦Ｌ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、前記Ｌ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｌ行目以外の行に配置された各メモリトランジスタに設けられた制御ゲート電極に前記第２電圧よりも絶対値の小さい第２極性の第３電圧を印加する第２消去工程をさらに包含することが好ましい。
【００３１】
前記第１極性の第１電圧と前記第２極性の第２電圧とは、前記浮遊ゲート電極に蓄積された電荷を除去するために、前記浮遊ゲート電極と前記ウェルとの間を、前記ゲート絶縁膜を通って前記トンネル電流が流れるように設定されていることが好ましい。
【００３２】
前記ウェルは、前記半導体基板の表面に形成された深いＮ型ウェルと、前記深いＮ型ウェルの上に形成されたＰ型ウェルとを含んでいることが好ましい。
【００３３】
前記Ｐ型ウェルには、前記メモリトランジスタと前記選択トランジスタとを電気的に接続するための中間拡散層が形成されていることが好ましい。
【００３４】
前記Ｐ型ウェルには、前記メモリトランジスタを挟んで前記中間拡散層と対向するようにドレイン拡散層がさらに形成されていることが好ましい。
【００３５】
前記Ｐ型ウェルには、前記選択トランジスタを挟んで前記中間拡散層と対向するようにソース拡散層がさらに形成されていることが好ましい。
【００３６】
前記不揮発性半導体記憶装置は、各メモリセルのメモリトランジスタに設けられた制御ゲート電極に前記第１電圧と前記第３電圧とのいずれかを印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線をさらに具備していることが好ましい。
【００３７】
前記選択トランジスタは、選択ゲート電極と、前記ウェルと前記選択ゲート電極との間に形成された選択ゲート絶縁膜とを含み、前記浮遊ゲート電極から電子を除去する際と前記浮遊ゲート電極に電子を注入する際には、前記メモリトランジスタのゲート絶縁膜の全面を電子が通過するトンネル電流を用い、前記浮遊ゲート電極から電子を除去する際に、前記選択トランジスタの選択ゲート電極に電圧を印加することにより、前記選択トランジスタの選択ゲート絶縁膜に印加される電界を緩和することが好ましい。
【００３８】
前記メモリトランジスタのゲート絶縁膜と前記選択トランジスタの選択ゲート絶縁膜とは同じ膜厚を有することが好ましい。
【００３９】
以下、図面を参照して本発明の実施の形態を説明する。
【００４０】
図１は本実施の形態に係る不揮発性半導体記憶装置１００の構成を示す回路図であり、図２は不揮発性半導体記憶装置１００の構成を示す断面図である。
【００４１】
不揮発性半導体記憶装置１００は、半導体基板１４を備えている。半導体基板１４の上には、ウェル７が形成されている。ウェル７は、半導体基板１４の上に形成された深いＮ型ウェル１２と深いＮ型ウェル１２の上に形成されたＰ型ウェル８とを含んでいる。
【００４２】
ウェル７の上には、Ｎ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセル６が設けられている。各メモリセル６は、Ｐ型ウェル８の上に形成されたメモリトランジスタ４と選択トランジスタ５とを含んでいる。メモリトランジスタ４と選択トランジスタ５との間には、Ｐ型ウェル８の表面に露出するように中間拡散層９が形成されている。メモリトランジスタ４に対して中間拡散層９の反対側には、ドレイン拡散層１０がＰ型ウェル８の表面に露出するように形成されている。選択トランジスタ５に対して中間拡散層９の反対側には、ソース拡散層１１がＰ型ウェル８の表面に露出するように形成されている。
【００４３】
メモリトランジスタ４は、電荷を蓄積するための浮遊ゲート電極１と、電荷に関連するトンネル電流を流すために、浮遊ゲート電極１とＰ型ウェル８との間に形成されたゲート絶縁膜３と、浮遊ゲート電極１を挟んでゲート絶縁膜３と対向するように形成された制御ゲート電極２とを含んでいる。浮遊ゲート電極１と制御ゲート電極２との間には電極間絶縁膜１５が形成されている。
【００４４】
選択トランジスタ５は、選択ゲート電極１ａと、選択ゲート電極１ａとＰ型ウェル８との間に形成された選択ゲート絶縁膜３ａとを含んでいる。
【００４５】
ここで、メモリトランジスタ４のゲート絶縁膜３と、選択トランジスタ５の選択ゲート絶縁膜３ａとは同じ膜厚を有することが好ましい。このようにすれば、メモリトランジスタ４のゲート絶縁膜３と、選択トランジスタ５の選択ゲート絶縁膜３ａとを同時に形成できるため、製造工程を簡略化することができる。
【００４６】
不揮発性半導体記憶装置１００は、各メモリセル６のメモリトランジスタ４に設けられた制御ゲート電極２に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線Ｍ．Ｗ−０、１、２、…と、各メモリセル６の選択トランジスタ５に設けられた制御ゲート電極に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のセレクト・ワード線Ｓ．Ｗ−０，１，２、…と、水平方向に並んでいるメモリセル９６に形成されたソース拡散層１１にそれぞれ接続されたソース線Ｓ−０、１、２、…と、垂直方向に並んでいるメモリセル６に形成されたドレイン拡散層１０にそれぞれ接続するように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線Ｂ−０、１、２、…を備えている。
【００４７】
図３は、不揮発性半導体記憶装置１００に設けられたメモリトランジスタ４の構成を説明するためのＸ方向に沿った断面図である。メモリトランジスタ４に設けられた浮遊ゲート電極は、素子分離絶縁膜１６によって各メモリトランジスタ４毎に分離されている。
【００４８】
図４は、不揮発性半導体記憶装置１００に設けられた選択トランジスタ５の構成を説明するためのＸ方向に沿った断面図である。選択トランジスタ５の浮遊ゲート電極１ＡはＸ方向に隣接する各選択トランジスタ５を横断して連続しており、一定の長さ毎に、素子分離絶縁膜１６上で図示しない金属配線などを用いて制御ゲート電極２Ａと電気的に短絡されているか、オープン状態になっている。
【００４９】
このように構成された不揮発性半導体記憶装置１００のページ消去方法に係る動作を説明する。
【００５０】
ここで、１ページは、１本のワード線によって構成されており、１ワード線に５１２ビットのメモリセル６が接続されている場合、１ページは５１２ビットに相当する。図１では、メモリ・ワード線Ｍ．Ｗ−１に接続されたメモリセル６に記録されたデータを選択的に消去し、メモリ・ワード線Ｍ．Ｗ−０、２に接続されたメモリセル６に記録されたデータを消去しない例を示している。
【００５１】
図１に示すように、メモリ・ワード線Ｍ．Ｗ−１に−９ボルト（Ｖ）の電圧を印加し、Ｐ型ウェル（ＰＷ）に＋９ボルト（Ｖ）の電圧を印加する。以上の設定により、メモリ・ワード線Ｍ．Ｗ−１に接続されたすべてのメモリトランジスタ４に設けられた制御ゲート電極２とチャネルの表面との間の電位差が１８ボルト（Ｖ）となる。このため、メモリトランジスタ４に設けられた浮遊ゲート電極１とメモリトランジスタ４のチャネルの表面との間における全領域にトンネル電流が流れる。従って、浮遊ゲート電極１中の電子が除去され、メモリトランジスタ４のしきい値電圧は約−４．０ボルト（Ｖ）となる。
【００５２】
一方、非選択のメモリ・ワード線Ｍ．Ｗ−０、２には、＋３．０ボルト（Ｖ）の電圧を印加している。これにより、メモリ・ワード線Ｍ．Ｗ−０、２に接続されたすべてのメモリトランジスタ４の制御ゲート電極２とチャネルの表面との間の電位差が６．０ボルト（Ｖ）となる。このため、メモリトランジスタ４の浮遊ゲート電極１とメモリトランジスタ４のチャネルの表面との間における全領域にトンネル電流がほとんど流れない。従って、浮遊ゲート電極１中における電荷量は変わらない。すなわち、メモリセル６に記録されたデータは消去されない。
【００５３】
ここで、非選択のメモリワード線の電位はＰＷ電位（＋９．０ボルト（Ｖ））に近いほうが望ましいが、実効的に消去されないとみなされる電位を印加すればよい。一般的には、ゲート絶縁膜３に作用する電界が約８メガボルト（ＭＶ）／ｃｍ以下ならば、メモリセル６のしきい値電圧はほとんど変化しない。
【００５４】
このように、消去時の非選択メモリワード線の電位を、選択するメモリワード線の電位とＰ型ウェルの電位との中間の電位に設定することにより、２トランジスタ型フラッシュメモリーをページ消去可能とし、ページ消去型ＥＥＰＲＯＭにすることができる。
【００５５】
以上のように本実施の形態によれば、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセル６のメモリトランジスタ４に設けられた浮遊ゲート電極１に蓄積された電荷を引き抜く消去動作を実行するように、Ｋ行目の各メモリトランジスタ４に設けられた制御ゲート電極２に第１極性の第１電圧を印加し、ウェル７に第２極性の第２電圧を印加し、Ｋ行目以外の行に配置された各メモリトランジスタ４に設けられた制御ゲート電極２に第２電圧よりも絶対値の小さい第２極性の第３電圧を印加する。このため、不揮発性半導体記憶装置１００に記憶されたデータを１行ごとに消去することができる。
【００５６】
図５は本実施の形態に係る他の不揮発性半導体記憶装置１００Ａの構成を示す回路図であり、図６は本実施の形態に係るさらに他の不揮発性半導体記憶装置１００Ｂの構成を示す回路図である。従来の技術において図１５および図１６を参照して前述した他の不揮発性半導体記憶装置の配線構成に対応して、図５および図６に示す配線構成が考えられる。図５および図６に示す配線構成においても、前述した消去方法と同様の方法によってデータを消去することができる。その詳細な説明は省略する。
【００５７】
【発明の効果】
以上のように本発明によれば、１行単位（１ページ単位）によって消去することができる不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図
【図２】本実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図
【図３】本実施の形態に係る不揮発性半導体記憶装置の構成を示す他の断面図
【図４】本実施の形態に係る不揮発性半導体記憶装置の構成を示すさらに他の断面図
【図５】本実施の形態に係る他の不揮発性半導体記憶装置の構成を示す回路図
【図６】本実施の形態に係るさらに他の不揮発性半導体記憶装置の構成を示す回路図
【図７】従来の不揮発性半導体記憶装置の構成を示す回路図
【図８】従来の不揮発性半導体記憶装置の構成を示す断面図
【図９】従来の不揮発性半導体記憶装置の動作を説明するための断面図
【図１０】従来の不揮発性半導体記憶装置の他の動作を説明するための回路図
【図１１】従来の不揮発性半導体記憶装置の他の動作を説明するための断面図
【図１２】従来の不揮発性半導体記憶装置のさらに他の動作を説明するための回路図
【図１３】従来の不揮発性半導体記憶装置のさらに他の動作を説明するための断面図
【図１４】従来の不揮発性半導体記憶装置における閾値電圧の分布を示すグラフ
【図１５】従来の他の不揮発性半導体記憶装置の構成を示す回路図
【図１６】従来のさらに他の不揮発性半導体記憶装置の構成を示す回路図
【符号の説明】
１ 浮遊ゲート電極
２ 制御ゲート電極
３ ゲート絶縁膜
４ メモリトランジスタ
５ 選択トランジスタ
６ メモリセル
７ ウェル
８ Ｐ型ウェル
９ 中間拡散層
１０ ドレイン拡散層
１１ ソース拡散層
１２ Ｎ型ウェル
１３ メモリワード線
１４ 半導体基板
１５ 電極間絶縁膜
１６ 素子分離絶縁膜

Claims (11)

1. 半導体基板の表面に形成されたウェルと、
   前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、
   各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタとを含んでおり、
   前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、
   前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、
   前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでいる不揮発性半導体記憶装置の駆動方法であって、
   Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目以外の行に配置された各メモリトランジスタに設けられた制御ゲート電極に前記第２電圧よりも絶対値の小さい第２極性の第３電圧を印加する第１消去工程を包含することを特徴とする不揮発性半導体記憶装置の駆動方法。
2. 前記第１消去工程の後で、Ｌ行目（Ｌは、Ｌ≠Ｋ、１≦Ｌ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、前記Ｌ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｌ行目以外の行に配置された各メモリトランジスタに設けられた制御ゲート電極に前記第２電圧よりも絶対値の小さい第２極性の第３電圧を印加する第２消去工程をさらに包含する、請求項１記載の不揮発性半導体記憶装置の駆動方法。
3. 前記第１極性の第１電圧と前記第２極性の第２電圧とは、前記浮遊ゲート電極に蓄積された電荷を除去するために、前記浮遊ゲート電極と前記ウェルとの間を、前記ゲート絶縁膜を通って前記トンネル電流が流れるように設定されている、請求項１記載の不揮発性半導体記憶装置の駆動方法。
4. 前記ウェルは、前記半導体基板の表面に形成された深いＮ型ウェルと、
   前記深いＮ型ウェルの上に形成されたＰ型ウェルとを含んでいる、請求項１記載の不揮発性半導体記憶装置の駆動方法。
5. 前記Ｐ型ウェルには、前記メモリトランジスタと前記選択トランジスタとを電気的に接続するための中間拡散層が形成されている、請求項４記載の不揮発性半導体記憶装置の駆動方法。
6. 前記Ｐ型ウェルには、前記メモリトランジスタを挟んで前記中間拡散層と対向するようにドレイン拡散層がさらに形成されている、請求項５記載の不揮発性半導体記憶装置の駆動方法。
7. 前記Ｐ型ウェルには、前記選択トランジスタを挟んで前記中間拡散層と対向するようにソース拡散層がさらに形成されている、請求項５記載の不揮発性半導体記憶装置の駆動方法。
8. 前記不揮発性半導体記憶装置は、各メモリセルのメモリトランジスタに設けられた制御ゲート電極に前記第１電圧と前記第３電圧とのいずれかを印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線をさらに具備している、請求項１記載の不揮発性半導体記憶装置の駆動方法。
9. 半導体基板の表面に形成されたウェルと、
   前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、
   各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタを含んでおり、
   前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、
   前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、
   前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでおり、
   Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極に蓄積された電荷を引き抜く消去動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目以外の行に配置された各メモリトランジスタに設けられた制御ゲート電極に前記第２電圧よりも絶対値の小さい第２極性の第３電圧を印加するために設けられた電圧印加手段をさらに具備することを特徴とする不揮発性半導体記憶装置。
10. 前記選択トランジスタは、選択ゲート電極と、前記ウェルと前記選択ゲート電極との間に形成された選択ゲート絶縁膜とを含み、
    前記浮遊ゲート電極から電子を除去する際と前記浮遊ゲート電極に電子を注入する際には、前記メモリトランジスタのゲート絶縁膜の全面を電子が通過するトンネル電流を用い、
    前記浮遊ゲート電極から電子を除去する際に、前記選択トランジスタの選択ゲート電極に電圧を印加することにより、前記選択トランジスタの選択ゲート絶縁膜に印加される電界を緩和する、請求項１記載の不揮発性半導体記憶装置の駆動方法。
11. 前記メモリトランジスタのゲート絶縁膜と前記選択トランジスタの選択ゲート絶縁膜とは同じ膜厚を有する、請求項１０記載の不揮発性半導体記憶装置の駆動方法。

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