TW202410407A - 半導體記憶體元件 - Google Patents

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金熙中
成祉勳
崔佳銀
宣潒珪
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Abstract

本發明提供一種半導體記憶體元件，包括：主動區，在單元隔離層中延伸，其中主動區包含第一區及第二區；位元線，與主動區相交；位元線接觸件，位於基底與位元線之間，其中位元線接觸件電連接至第一區；位元線間隔件，位於位元線及位元線接觸件的側表面上；節點襯墊，位於位元線間隔件的側邊上，其中節點襯墊電連接至第二區；儲存接觸件，位於節點襯墊上且位於位元線間隔件的側表面上，其中儲存接觸件包含具有第一寬度的第一部分及具有不同於第一寬度的第二寬度的第二部分。

Description

半導體記憶體元件
本揭露是有關於一種半導體記憶體元件。
隨著半導體元件變得更加高度整合，個別電路圖案可更微型化以在同一區域中實施更多半導體元件。舉例而言，隨著半導體元件的整合程度增加，半導體元件的組件的設計規則可減少。
由於關鍵尺寸（critical dimension；CD）在按比例極度縮小的半導體元件中變得更小，因此對新整合技術進行多種研究。
本揭露的態樣是提供一種具有改良的電特性及可靠性的半導體記憶體元件。
然而，本揭露的態樣不限於本文所闡述的彼等。藉由參考下文給出的本揭露的詳細描述，本揭露的以上及其他態樣對於本揭露涉及的所屬領域中具有通常知識者將變得更顯而易見。
根據本揭露的一些實施例，提供一種半導體記憶體元件，包括：基底；隔離層，位於基底中；主動區，在第一方向上在隔離層中延伸，其中主動區包含第一區及在第一區的相對側處的第二區；位元線，在與第一方向相交的第二方向上在基底上延伸，其中位元線與主動區相交；位元線接觸件，位於基底與位元線之間，其中位元線接觸件電連接至第一區；位元線間隔件，包括位於位元線的側表面上且位於位元線接觸件的側表面上的位元線間隔件；節點襯墊，位於基底上的位元線間隔件的側邊上，其中節點襯墊電連接至第二區；以及儲存接觸件，包括位於節點襯墊上且位於位元線間隔件的側表面上的儲存接觸件，其中儲存接觸件包含在與第一方向及第二方向相交的第三方向上具有第一寬度的第一部分及相對於基底的底部表面在第一部分下方的第二部分，且其中第二部分電連接至節點襯墊且在第三方向上具有不同於第一寬度的第二寬度。
根據本揭露的一些實施例，提供一種半導體記憶體元件，包括：基底；多個主動區，位於隔離層中，其中多個主動區在第一方向上延伸，且其中多個主動區各自包含第一區及在第一區的相對側處的第二區；位元線，在與第一方向相交的第二方向上在基底上延伸，其中位元線與多個主動區相交；節點襯墊，在基底上在第三方向上與位元線間隔開且電連接至主動區的第二區，其中第三方向與第一方向及第二方向相交；以及儲存接觸件，位於節點襯墊上且在第三方向上與位元線間隔開，其中儲存接觸件包括：第一側表面，在與第一方向、第二方向以及第三方向相交的第四方向上延伸，其中第二方向、第三方向以及第四方向彼此垂直相交，且其中第一方向以小於90度的角度與第三方向相交，傾斜表面，相對於基底的底部表面在第一側表面下方，其中傾斜表面自第一側表面彎曲或成曲形，以及第二側表面，相對於基底的底部表面在傾斜表面下方，其中第二側表面自傾斜表面彎曲或成曲形，且其中第一側表面與第二側表面不相互重疊。
根據本揭露的一些實施例，提供一種半導體記憶體元件，包括：基底，包含在隔離層中且在第一方向上延伸的多個主動區，其中多個主動區各自包含第一區及在第一區的相對側處的第二區；位元線，在與第一方向相交的第二方向上在基底上延伸，其中位元線與多個主動區相交；位元線接觸件，位於基底與位元線之間，其中位元線接觸件電連接至主動區的第一區；位元線間隔件，包括位於位元線的側表面上及位元線接觸件的側表面上的位元線間隔件；節點襯墊，位於基底上的位元線間隔件的側邊上，其中節點襯墊電連接至主動區的第二區；儲存接觸件，包括儲存接觸件，其中儲存接觸件位於節點襯墊上且位於位元線間隔件的側表面上，電連接至節點襯墊；以及柵欄圖案，在第二方向上位於儲存接觸件之間且在與第一方向及第二方向相交的第三方向上位於位元線間隔件之間，其中儲存接觸件包括：第一側表面，在與第一方向、第二方向以及第三方向相交的第四方向上延伸，其中第二方向、第三方向以及第四方向彼此垂直相交，且其中第一方向以小於90度的角度與第三方向相交，傾斜表面，相對於基底的底部表面在第一側表面下方，其中傾斜表面自第一側表面彎曲或成曲形，以及第二側表面，相對於基底的底部表面在傾斜表面下方，其中第二側表面自傾斜表面彎曲或成曲形，其中第一側表面與第二側表面不相互重疊，其中儲存接觸件及節點襯墊中的各者包含金屬材料，以及其中儲存接觸件的底部表面為線性的且柵欄圖案的底部表面在沿著第二方向截取的橫截面圖中為圓形的。
應注意，本揭露的效應不限於上文所描述的彼等效應，且本揭露的其他效應將自以下描述顯而易見。
在下文中，將參考隨附圖式描述本揭露的實例實施例。
圖1為根據一些實施例的半導體記憶體元件的示意性平面圖。圖2為圖1的僅字元線及主動區的平面圖。圖3為沿著圖1的線A-A截取的橫截面圖。圖4為圖3的部分P的放大圖。圖5至圖7為分別沿著圖1的線B-B、線C-C以及線D-D截取的橫截面圖。
在根據實施例的半導體元件的圖式中，藉助於實例示出動態隨機存取記憶體（dynamic random access memory；DRAM），但本揭露的實施例可不限於此。
參考圖1至圖3，根據實施例的半導體記憶體元件可包含多個單元主動區ACT。單元主動區ACT可由形成於基底100中的單元隔離層102界定。隨著半導體元件的設計規則減少，單元主動區ACT可以對角線或斜條的形式安置，如圖式中所示出。舉例而言，單元主動區ACT可在第一方向D1上在單元隔離層102中延伸。
單元主動區ACT中的各者可為由單元隔離層102包圍的基底100的一部分。基底100可包含由單元隔離層102界定的單元主動區ACT。單元主動區ACT可在第一方向D1上彼此平行延伸。單元主動區ACT中的各者的末端可配置為鄰近於與所述單元主動區ACT相鄰的另一單元主動區的中心。單元主動區ACT中的各者的末端可在第三方向D3上鄰近於另一單元主動區ACT的中心。
多個閘極電極可在第三方向D3上跨單元主動區ACT延伸。閘極電極可彼此平行延伸。閘極電極可為例如多個字元線WL。字元線WL可在第二方向D2上彼此相等地間隔開（例如，第二方向D2垂直於第三方向D3）。各字元線WL的寬度或彼此鄰近的字元線WL之間的間距可根據設計規則來判定。字元線WL可安置於字元線溝槽WL_TR內。字元線溝槽WL_TR可在第三方向D3上延伸。字元線溝槽WL_TR可與單元主動區ACT交叉。
單元主動區ACT中的各者可藉由在第三方向D3上延伸的兩個字元線WL劃分成三個部分。舉例而言，單元主動區ACT中的各者可藉由在第三方向D3上延伸的兩個字元線溝槽WL_TR劃分成三個部分。單元主動區ACT中的各者可包含第一區103A及界定於第一區103A的相對側處的第二區103B。單元主動區ACT中的各者的第一區103A可位於單元主動區ACT的中間部分中，且第二區103B可分別位於單元主動區ACT中的各者的相對末端處。字元線WL可在單元主動區ACT中的各者的第一區103A與單元主動區ACT中的各者的第二區103B之間交叉。
舉例而言，單元主動區ACT中的各者的第一區103A可為電連接至位元線BL的區，且單元主動區ACT中的各者的第二區103B可為電連接至電容器CAP的區。換言之，單元主動區ACT中的各者的第一區103A可為共用汲極區，且單元主動區ACT中的各者的第二區103B可為源極區。字元線WL及鄰近於字元線WL的第一區103A及第二區103B中的各者可形成電晶體。
多個位元線BL可安置於字元線WL上以在與第三方向D3正交（例如，與字元線WL正交）的第二方向D2上延伸。第二方向D2可與第一方向D1相交。位元線BL可安置於基底100上。位元線BL中的各者可與在第一方向D1上延伸的單元主動區ACT交叉或相交。多個位元線BL可彼此平行延伸。位元線BL可在第三方向D3上彼此相等地間隔開。各位元線BL的寬度或彼此鄰近的位元線BL之間的間距可根據設計規則來判定。
根據實施例的半導體記憶體元件可包含形成於單元主動區ACT上的各種接觸件陣列。各種接觸陣列可包含例如位元線接觸件DCC、節點襯墊XP、著陸襯墊LP以及類似者。
此處，位元線接觸件DCC可將單元主動區ACT電連接至位元線BL。節點襯墊XP可將單元主動區ACT電連接至電容器（例如，電容器CAP）的下部電極191。歸因於配置結構，節點襯墊XP與單元主動區ACT之間的接觸面積可較小。因此，可引入導電著陸襯墊LP以增加節點襯墊XP與單元主動區ACT的接觸面積且亦增加節點襯墊XP與電容器的下部電極191的接觸面積。
著陸襯墊LP可安置於節點襯墊XP與電容器的下部電極191之間。藉由引入著陸襯墊LP而增加的接觸面積可減小單元主動區ACT與電容器的下部電極191之間的接觸電阻。
位元線接觸件DCC可電連接至單元主動區ACT的第一區103A。節點襯墊XP可電連接至單元主動區ACT的第二區103B。由於節點襯墊XP可安置於各單元主動區ACT的相對末端處（例如，在單元主動區ACT的第二區103B處），因此著陸襯墊LP可鄰近於各單元主動區ACT的相對末端（例如，單元主動區ACT的第二區103B）而安置以便在平面圖中與節點襯墊XP部分地重疊。舉例而言，節點襯墊XP可經形成以與單元主動區ACT的一部分（例如，單元主動區ACT的第二區103B）以及安置於相鄰字元線WL之間及相鄰位元線BL之間的單元隔離層102的一部分重疊。
字元線WL可在基底100中。在一些實施例中，字元線WL可內埋於基底100中。字元線WL可與位於位元線接觸件DCC或節點襯墊XP之間的單元主動區ACT交叉。如所示出，兩個字元線WL可在第二方向D2上延伸以與一個單元主動區ACT交叉或重疊。由於單元主動區ACT在第一方向D1上延伸，因此字元線WL可與單元主動區ACT呈對角線角度（例如，小於或大於90度的角度）。舉例而言，第二方向D2與第三方向D3可彼此垂直相交，且第一方向D1可以小於90度的角度與第三方向D3相交。
位元線接觸件DCC可沿著第二方向D2及第三方向D3成直線配置。節點襯墊XP可在第三方向D3上安置於各位元線接觸件DCC的相對側處。節點襯墊XP可沿著第二方向D2及第三方向D3配置。節點襯墊XP可沿著第三方向D3成直線配置。在第二方向D2上配置的節點襯墊XP可按Z字形方式安置於在第三方向D3上彼此鄰近的位元線BL之間。著陸襯墊LP可按Z字形方式在位元線BL延伸的第二方向D2上配置。此外，著陸襯墊LP可在字元線WL延伸的第三方向D3上與各位元線BL的相同側重疊。舉例而言，在第三方向D3上的第一線的各著陸襯墊LP可與對應位元線BL的第一側（左側）重疊，且在第三方向D3上的第二線的各著陸襯墊LP可與與對應位元線BL的第一側相對的對應位元線BL的第二側（右側）重疊。
參考圖1至圖7，根據實施例的半導體記憶體元件可包含多個字元線WL、多個位元線BL、多個節點襯墊XP、多個位元線接觸件DCC以及電容器CAP。
基底100可為矽基底或絕緣層上矽（silicon-on-insulator；SOI）。替代地，基底100可包含但不限於矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。
單元隔離層102可形成於基底100中。單元隔離層102可具有有優良元件隔離特性的淺溝槽隔離（shallow trench isolation；STI）結構。單元隔離層102可界定基底100中的單元主動區ACT。由單元隔離層102界定的單元主動區ACT可各自呈如圖1中所示出的具有短軸及長軸的長島狀物的形狀。單元主動區ACT可各自呈與形成於單元隔離層102中的字元線WL成小於90度的角度的對角線的形狀。此外，單元主動區ACT可各自呈與形成於單元隔離層102上的位元線BL呈小於90度的角度的對角線的形狀。
單元隔離層102可包含但不限於例如氧化矽層、氮化矽層及/或氮氧化矽層。儘管單元隔離層102可在圖3、圖5以及圖6中形成為單一絕緣層，但此僅為了易於描述，且實施例可不限於此情況。舉例而言，單元隔離層102可取決於單元隔離層102的寬度而由單一絕緣層或多個絕緣層形成。
字元線WL可安置於基底100及單元隔離層102中。字元線WL可跨單元隔離層102及由單元隔離層102界定的單元主動區ACT形成。字元線WL可安置於形成於單元隔離層102及單元主動區ACT中的字元線溝槽WL_TR內。
儘管未繪示，但字元線溝槽WL_TR可在單元隔離層102中相對較深且在單元主動區ACT中相對較淺。字元線WL的底部表面可為曲形的（例如，朝向基底凸出）。
字元線的上部表面WL_US可低於基底的上部表面100_US，亦即單元主動區ACT的上部表面。字元線的上部表面WL_US可低於單元隔離層的上部表面102_US。
字元線WL可包含例如金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物及/或導電金屬氧化物。字元線WL可包含例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx及/或其組合。
單元閘極絕緣層107可沿著字元線溝槽WL_TR的側壁及底部表面延伸。單元閘極絕緣層107可沿著字元線溝槽WL_TR的至少一部分的輪廓延伸。字元線WL可形成在單元閘極絕緣層107上。單元閘極絕緣層107可包含例如氧化矽、氮化矽、氮氧化矽及/或具有比氧化矽更高的介電常數的高介電常數（高k）材料。高k材料可包含例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅及/或其組合。
單元閘極絕緣層107可延伸直至基底的上部表面100_US。單元閘極絕緣層的上部表面107_US可與單元隔離層的上部表面102_US共面。然而，本揭露可不限於此。
字元線罩蓋圖案110可安置於字元線WL上。字元線罩蓋圖案110可呈在第三方向D3上沿著字元線的上部表面WL_US延伸的線的形狀。字元線罩蓋圖案110可完全覆蓋字元線的上部表面WL_US。字元線罩蓋圖案110可填充不包含形成字元線WL的部分的字元線溝槽WL_TR的其他部分。儘管單元閘極絕緣層107示出為沿著字元線罩蓋圖案110的側壁延伸，但本揭露的實施例可不限於此情況。字元線罩蓋圖案110可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN），及/或其組合。
位元線BL可安置於基底100上。位元線BL可與字元線罩蓋圖案110及字元線WL交叉（重疊）。位元線BL可包含下部導電線131及下部導電線131上的上部導電線132。下部導電線131及上部導電線132可各自在第二方向D2上延伸。
下部導電線131可包含例如鈦（Ti）、氮化鈦（TiN）、氮化矽鈦（TiSiN）、鉭（Ta）、氮化鉭（TaN）、氮化鎢（WN）、石墨烯及/或金屬矽化物。上部導電線132可包含例如鎢（W）、鋁（Al）、銅（Cu）、釕（Ru）、銠（Rh）、銥（Ir）、鉬（Mo）、RuAl、NiAl、NbB 2、MoB 2、TaB 2、V 2AlC及/或CrAlC。在一個實例中，上部導電線132可包含鎢。在此情況下，位元線BL可包含鎢線。在另一實例中，上部導電線132可包含釕（Ru）。在此情況下，位元線BL可包含釕線。
位元線罩蓋層137可安置於位元線BL上。位元線罩蓋層137可在第二方向D2上沿著位元線BL的上部表面延伸。位元線罩蓋層137可包含例如氮化矽層、氮氧化矽、碳氮化矽及/或碳氮氧化矽。在根據實施例的半導體記憶體元件中，位元線罩蓋層137可包含例如氮化矽層。位元線罩蓋層137示出為單層，但實施例可不限於此情況。
位元線接觸件DCC可安置於基底100與位元線BL之間。位元線接觸件DCC可安置於單元主動區ACT的第一區103A與位元線BL之間。位元線接觸件DCC可將單元主動區ACT的第一區103A電連接至位元線BL。
參考圖1，如在平面圖中所見，位元線接觸件DCC可具有圓形形狀或橢圓形形狀。位元線接觸件DCC的平面區域可大於單元主動區ACT的第一區103A及一個位元線BL的重疊區域。位元線接觸件DCC的平面區域可大於一個單元主動區ACT的第一區103A的平面區域。
位元線接觸件DCC的寬度可遠離位元線BL逐漸增加。亦即，位元線接觸件DCC可相對於基底100的底部表面而在寬度上自上而下逐漸增加。舉例而言，相對於基底的底部表面100_BS，位元線接觸件DCC在第一點P1處可具有第三寬度W3。相對於基底的底部表面100_BS，位元線接觸件DCC在低於第一點P1的第二點P2處可具有第四寬度W4。此處，第三寬度W3可小於第四寬度W4。
節點襯墊XP可安置於基底100上。節點襯墊XP可安置於單元主動區ACT的第二區103B上。節點襯墊XP可電連接至單元主動區ACT的第二區103B。當在平面圖中觀察時，節點襯墊XP可具有矩形的形狀（或類似於矩形的形狀）。然而，節點襯墊XP的形狀可不限於矩形。
節點襯墊XP可安置於在第二方向D2上彼此間隔開的字元線WL之間。節點襯墊XP可安置於在第三方向D3上彼此間隔開的位元線BL之間。
節點襯墊的底部表面XP_BS可與單元主動區ACT及單元隔離層102接觸。節點襯墊的底部表面XP_BS可與單元隔離層的上部表面102_US接觸。
相對於單元隔離層的上部表面102_US，節點襯墊的上部表面XP_US可低於位元線接觸件的上部表面DCC_US。相對於單元隔離層的上部表面102_US，節點襯墊的上部表面XP_US可低於位元線BL的底部表面。
相對於基底的底部表面100_BS，節點襯墊的底部表面XP_BS可安置為高於位元線接觸件的底部表面DCC_BS。位元線接觸件的底部表面DCC_BS可安置於節點襯墊的底部表面XP_BS下方。
節點襯墊XP可包含例如摻雜有雜質的半導體材料、導電金屬氮化物、金屬及/或金屬合金。節點襯墊XP可不包含矽化物。
位元線間隔件120可包含間隔件襯裡121、第一間隔件122以及第二間隔件123。節點襯墊XP可在基底100上的位元線間隔件120的側邊上。
間隔件襯裡121可沿著位元線接觸件DCC、位元線BL以及位元線罩蓋層137的側表面延伸。間隔件襯裡121可具有曲形形狀。第一間隔件122可安置於間隔件襯裡121上。第一間隔件122可填充至少部分地由曲形間隔件襯裡121形成的空間。第二間隔件123可安置於間隔件襯裡121及第一間隔件122上（例如，下方）。第二間隔件123可安置於位元線接觸件DCC的側向部分上。
襯墊分離圖案145可安置於位元線BL下方。安置於位元線BL下方的襯墊分離圖案145上的位元線間隔件120可包含依序安置於位元線BL及位元線罩蓋層137的側壁上的間隔件襯裡121及第一間隔件122。間隔件襯裡121及第一間隔件122可安置於襯墊分離圖案145上的位元線BL及位元線罩蓋層137的側壁上。
位元線接觸件DCC可安置於位元線BL下方。安置於位元線BL下方的位元線接觸件DCC上的位元線間隔件120可包含依序安置於位元線接觸件DCC、位元線BL以及位元線罩蓋層137的側壁上的間隔件襯裡121、第一間隔件122以及第二間隔件123。間隔件襯裡121、第一間隔件122以及第二間隔件123可沿著位元線接觸件DCC的側表面延伸。間隔件襯裡121、第一間隔件122以及第二間隔件123可比節點襯墊的底部表面XP_BS向下延伸更遠。
在一個實例實施例中，間隔件襯裡121、第一間隔件122以及第二間隔件123可包含相同材料，例如氧化矽。替代地，間隔件襯裡121可包含具有相對於第一間隔件122的蝕刻選擇性的材料。在此情況下，間隔件襯裡121可包含與第一間隔件122不同的材料。舉例而言，間隔件襯裡121可包含氮化矽且第一間隔件122可包含氧化矽。然而，用於間隔件襯裡121及第一間隔件122的材料的實施例可不限於此情況。第二間隔件123可包含具有相對於第一間隔件122的蝕刻選擇性的材料（例如，不同於第一間隔件122的材料）（例如，氮化矽）。
間隔件襯裡121可包含氧化矽。由於氧化矽的介電常數低於氮化矽的介電常數，因此位元線間隔件120中的氮化矽的比率減小，且隨著氧化矽的比率增加，位元線間隔件120的絕緣屬性可增加。由於間隔件襯裡121包含氧化矽，因此位元線BL與儲存接觸件160之間的干擾可減少。因此，可改良半導體記憶體元件的可靠性。間隔件襯裡121示出為單層。然而，此僅為了易於描述，且實施例可不限於此情況。
位元線間隔件120可包含儲存接觸件160之間的曲形部分（例如，由儲存接觸件160定義的曲形部分）。位元線間隔件120可沿著儲存接觸件160的側表面延伸。位元線間隔件120可沿著儲存接觸件160的第一側表面SW1、第二側表面SW2以及傾斜表面SW3延伸。(參見圖4）。位元線間隔件120的側表面可與儲存接觸件160的第一側表面SW1、第二側表面SW2以及傾斜表面SW3接觸。
位元線接觸件DCC可在單元主動區ACT的上部表面的一部分上、與所述部分重疊或覆蓋所述部分。位元線接觸件DCC可在單元主動區ACT的第一區103A上、與所述第一區103A重疊或覆蓋所述第一區103A。節點襯墊XP可在單元主動區ACT的上部表面的一部分上、與所述部分重疊或覆蓋所述部分。節點襯墊XP可在單元主動區ACT的第二區103B上、與第二區103B重疊或覆蓋第二區103B。多個節點襯墊XP可在第三方向D3上電連接至相鄰單元主動區的第二區103B。節點襯墊XP可在第三方向D3上與位元線接觸件DCC間隔開。節點襯墊XP可在第三方向D3上與位元線BL間隔開。
襯墊分離圖案145可安置於相鄰節點襯墊XP之間。襯墊分離圖案145可安置於基底100上。襯墊分離圖案145可在第三方向D3上使多個節點襯墊XP彼此分離。襯墊分離圖案145可在節點襯墊XP的上部表面的一部分上、與所述部分重疊或覆蓋所述部分。
襯墊分離圖案145可安置於位元線BL下方。襯墊分離圖案145可與位元線間隔件120及儲存接觸件160接觸。襯墊分離圖案145可與位元線BL的底部表面接觸。
襯墊分離圖案的上部表面145_US可與位元線接觸件的上部表面DCC_US共面。相對於單元隔離層的上部表面102_US，襯墊分離圖案的上部表面145_US可位於與位元線接觸件的上部表面DCC_US相同的高度處。相對於單元隔離層的上部表面102_US，襯墊分離圖案的上部表面145_US可位於與位元線BL的底部表面相同的高度處。
襯墊分離圖案145可包含例如氮化矽作為絕緣材料，但不限於此。襯墊分離圖案145的底部表面可位於與單元隔離層的上部表面102_US相同的高度處，但實施例可不限於此情況。襯墊分離圖案的底部表面145_BS可低於單元隔離層的上部表面102_US。
儲存接觸件160可在第二方向D2上安置於相鄰柵欄圖案170之間。儲存接觸件160可在第三方向D3上安置於相鄰位元線BL之間。儲存接觸件160可在第三方向D3上安置於相鄰位元線間隔件120之間。儲存接觸件160可安置於節點襯墊XP上。儲存接觸件160（例如，第二部分160b）可電連接至節點襯墊XP。儲存接觸件160可在第三方向D3上與位元線BL間隔開。
在沿著第三方向D3截取的橫截面圖中，儲存接觸件160的底部表面可具有曲形形狀。舉例而言，參考圖3及圖4，儲存接觸件160的底部表面可具有圓形形狀（例如，在沿著第二方向D2截取的橫截面圖中朝向基底100的凸出形狀）。
在沿著第二方向D2截取的橫截面圖中，儲存接觸件160的底部表面可具有平面或線性形狀。舉例而言，參考圖5，儲存接觸件160的底部表面可具有線性或平坦形狀。亦即，儲存接觸件的底部表面160_BS可在第二方向D2上線性地或均勻地延伸。
儲存接觸件160的寬度可並不均勻。具體而言，在沿著第三方向D3截取的橫截面圖中，儲存接觸件160的寬度可並不均勻。儲存接觸件160的寬度在相鄰位元線BL之間可並不均勻。儲存接觸件160的寬度在位元線間隔件120之間可並不均勻。舉例而言，參考圖3，儲存接觸件160在第三方向D3上的寬度在位元線BL與位元線間隔件120之間可並不均勻。儲存接觸件160可具有在第三方向D3上具有不同寬度的上部部分及下部部分。
另一方面，在沿著第二方向D2截取的橫截面圖中，儲存接觸件160的寬度可為均勻的。儲存接觸件160的寬度在柵欄圖案170之間可為均勻的。儲存接觸件160的沿著柵欄圖案170延伸的側表面可不為曲形且可在第四方向D4上線性地延伸。第四方向D4可與第一方向D1、第二方向D2以及第三方向D3相交。第二方向D2、第三方向D3以及第四方向D4可彼此垂直相交，且第一方向D1可以小於90度的角度與第三方向D3相交。舉例而言，參考圖5，儲存接觸件160可在第二方向D2上在柵欄圖案170之間具有均勻寬度。
具體而言，參考圖3及圖4，儲存接觸件160可包含第一部分160a、第二部分160b以及傾斜部分160c。第一部分160a可相對於基底100的底部表面較高地安置於第二部分160b及傾斜部分160c上。第一部分160a可具有第一寬度W1。第一部分160a可在第四方向D4上以均勻的第一寬度W1延伸。儲存接觸件160（例如，第二部分160b）可電連接至節點襯墊XP。
第二部分160b可安置於第一部分160a及傾斜部分160c下方。第二部分160b可具有第二寬度W2。第二部分160b可在第四方向D4上以均勻的第二寬度W2延伸。
第一寬度W1與第二寬度W2可彼此不同。第一寬度W1可大於第二寬度W2（在第三方向D3上）。亦即，儲存接觸件160在第三方向D3上的寬度在與節點襯墊XP接觸的下部部分處可相對較小，且在在第四方向D4上遠離節點襯墊XP延伸的上部部分處可相對較大。
傾斜部分160c可安置於第一部分160a與第二部分160b之間（由第一部分160a及第二部分160b界定）。傾斜部分160c可將第一部分160a連接至具有不同於第一部分160a的寬度（例如，第一寬度W1）的寬度（例如，第二寬度W2）的第二部分160b。傾斜部分160c可在第三方向D3上具有不均勻寬度且安置於第一部分160a與第二部分160b之間。傾斜部分160c的寬度可朝向第二部分160b減小。傾斜部分160c的寬度可朝向第一部分160a增加。亦即，傾斜部分160c可具有倒置梯形形狀。
儲存接觸件160的側表面可不線性地延伸。儲存接觸件160的側表面可不按直線延伸。亦即，儲存接觸件160的側表面可包含曲形部分。
儲存接觸件160可包含第一側表面SW1、第二側表面SW2以及傾斜表面SW3。第一側表面SW1可為第一部分160a的側表面。第一側表面SW1可在第四方向D4上在第二側表面SW2及傾斜表面SW3上延伸。在第三方向D3上，第一側表面SW1可比第二側表面SW2距位元線BL更近地間隔開。在第三方向D3上，第一側表面SW1可比第二側表面SW2朝向位元線BL進一步突出。
第二側表面SW2可為第二部分160b的側表面。第二側表面SW2可在第四方向D4上在第一側表面SW1及傾斜表面SW3下方延伸。第二側表面SW2可比第一側表面SW1距位元線BL更遠地間隔開。在第三方向D3上，第二側表面SW2可比第一側表面SW1距位元線BL更遠地間隔開。
傾斜表面SW3可為傾斜部分160c的側表面。傾斜表面SW3可安置於第一側表面SW1與第二側表面SW2之間。傾斜表面SW3可將第一側表面SW1連接至第二側表面SW2。傾斜表面SW3可相對於第四方向D4傾斜。
傾斜表面SW3可自第一側表面SW1彎曲或成曲形。傾斜表面SW3可自第二側表面SW2彎曲或成曲形。亦即，傾斜表面SW3可不在第一側表面SW1及第二側表面SW2延伸的第四方向D4上延伸。傾斜表面SW3可相對於第一側表面SW1及第二側表面SW2為傾斜的。
第一側表面SW1及第二側表面SW2可自傾斜表面SW3彎曲或成曲形。第一側表面SW1及第二側表面SW2可在不同方向上自傾斜表面SW3彎曲或成曲形。第一側表面SW1可以更靠近面向的位元線BL的方式自傾斜表面SW3彎曲或成曲形。第二側表面SW2可以遠離面向的位元線BL的方式自傾斜表面SW3彎曲或成曲形。第一側表面SW1可不與第二側表面SW2重疊。亦即，由於第一側表面SW1及第二側表面SW2在不同方向上自傾斜表面SW3彎曲或成曲形，因此其可不彼此重疊。
第三方向D3上的位元線BL與第一側表面SW1之間的距離可為第一距離D1。第三方向D3上的位元線BL與第二側表面SW2之間的距離可為第二距離D2。此處，第二距離D2可大於第一距離D1。亦即，由於第二側表面SW2可比第一側表面SW1距位元線BL更遠地間隔開，因此第二距離D2可大於第一距離D1。
儲存接觸件160可包含金屬材料。舉例而言，儲存接觸件160可包含TiN或類似者。然而，實施例可不限於此情況。舉例而言，儲存接觸件160可包含例如摻雜有雜質的半導體材料、導電金屬氮化物、金屬及/或金屬合金。儲存接觸件160可不包含矽化物。
返回參考圖1至圖7，柵欄圖案170可在第二方向D2上安置於儲存接觸件160之間。柵欄圖案170可在第二方向D2上藉由插入在其間的儲存接觸件160彼此間隔開。柵欄圖案170可將多個儲存接觸件160彼此分隔開。
在沿著第二方向D2截取的橫截面圖中，柵欄圖案170可具有均勻寬度。在沿著第二方向D2截取的橫截面圖中，柵欄圖案170可線性地（均勻地）延伸。舉例而言，參考圖5，安置於儲存接觸件160之間的柵欄圖案170的側表面可在第四方向D4上線性地（均勻地）延伸。
柵欄圖案170可在第三方向D3上安置於位元線間隔件120之間。柵欄圖案170可在第三方向D3上藉由插入在其間的位元線間隔件120彼此間隔開。
在沿著第三方向D3截取的橫截面圖中，柵欄圖案170可不具有均勻寬度。在沿著第三方向D3截取的橫截面圖中，柵欄圖案170的側表面可為彎曲的。舉例而言，參考圖6，安置於位元線間隔件120之間的柵欄圖案170的側表面可為彎曲的。
柵欄圖案170可與字元線WL重疊。柵欄圖案170可包含絕緣材料。舉例而言，柵欄圖案170可氧化矽層、氮化矽層、氮氧化矽層、碳氮氧化矽層及/或碳氮化矽層。
著陸襯墊LP可安置於儲存接觸件160上。當在圖1的平面圖中觀察時，著陸襯墊LP可呈彼此間隔開的島狀物的形狀。圍繞一個著陸襯墊LP的六個著陸襯墊LP可形成六邊形形狀。著陸襯墊LP可經配置以形成蜂巢形狀。然而，著陸襯墊LP的配置的實施例可不限於此。
著陸襯墊LP可同時接觸位元線罩蓋層137及儲存接觸件160。著陸襯墊LP可包含例如金屬，諸如鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）或鉬（Mo），但不限於此。
著陸襯墊分離圖案180可安置於著陸襯墊LP之間。著陸襯墊分離圖案180可安置於柵欄圖案170上。著陸襯墊分離圖案180的一部分可插入於彼此鄰近的儲存接觸件160與位元線間隔件120之間。因此，著陸襯墊分離圖案180的下部末端可低於位元線間隔件120的上部末端。
著陸襯墊分離圖案180可包含絕緣材料以使多個著陸襯墊LP彼此電隔離。舉例而言，著陸襯墊分離圖案180可包含但不限於氧化矽層、氮化矽層、氮氧化矽層、碳氮氧化矽層及/或碳氮化矽層。
蝕刻終止層140可安置於著陸襯墊LP及著陸襯墊分離圖案180上。蝕刻終止層140可包含氮化矽層、碳氮化矽層、氮化矽硼層（SiBN）、氮氧化矽層及/或碳氧化矽層。
電容器CAP可安置於著陸襯墊LP上。電容器CAP可電連接至著陸襯墊LP。電容器CAP可經由著陸襯墊LP電連接至儲存接觸件160。電容器CAP可安置於蝕刻終止層140上。電容器CAP可包含下部電極191、電容器介電層192以及上部電極193。
下部電極191可安置於儲存襯墊160上。下部電極191中的各者可具有柱形狀，但實施例可不限於此情況。下部電極191中的各者可具有圓柱體形狀。電容器介電層192安置於下部電極191上。電容器介電層192可沿著下部電極191的輪廓形成。上部電極193可安置於電容器介電層192上。上部電極193可覆蓋下部電極191的外側壁。
下部電極191及上部電極193可各自包含但可不限於：摻雜半導體材料、導電金屬氮化物（諸如，氮化鈦、氮化鉭、氮化鈮、氮化鎢或類似者）、金屬（諸如，釕、銥、鈦、鉭或類似者）或導電金屬氧化物（諸如，氧化銥、氧化鈮或類似者）。
舉例而言，電容器介電層192可包含但可不限於氧化矽、氮化矽、氮氧化矽、高k材料及其組合。高k材料可為具有比氧化矽更高的介電常數的介電材料。根據一些實施例的半導體記憶體元件，電容器介電層192可具有依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊膜結構。在根據一些實施例的半導體記憶體元件中，第一電容器介電層192可包含含有鉿（Hf）的介電層。在根據一些實施例的半導體記憶體元件中，第一電容器介電層192可具有鐵電材料層及順電材料層的堆疊層結構。
根據一些其他實施例，電容器CAP可包含磁穿隧接面圖案。在此情況下，根據一些實施例的半導體記憶體元件可為磁性隨機存取記憶體（magnetic random access memory；MRAM）。替代地，電容器CAP可包含相變材料或可變電阻材料。在此情況下，根據一些實施例的半導體記憶體元件可為相變隨機存取記憶體（phase-change random access memory；PRAM）或電阻性RAM（resistive RAM；ReRAM）。
圖8為用於描述根據一些實施例的半導體記憶體元件的視圖。為了易於描述，將主要描述與圖1至圖7的實施例的差異。
參考圖8，位元線間隔件120可更包含第三間隔件124。
第三間隔件124可安置於襯墊分離圖案145上。第三間隔件124可安置於襯墊分離圖案145上的間隔件襯裡121及第一間隔件122的側表面上。第三間隔件124可包含例如氮化矽。亦即，襯墊分離圖案145上的位元線間隔件120可具有三層結構。第三間隔件124可沿著儲存接觸件160的側表面延伸。
圖9及圖10為用於描述根據一些實施例的半導體記憶體元件的視圖。為了易於描述，將主要描述與圖1至圖7的實施例的差異。
參考圖9及圖10，儲存接觸件160可具有雙層結構。儲存接觸件160可包含接觸障壁層161及接觸填充層162。
接觸障壁層161可沿著儲存接觸件溝槽160T2（例如，圖33）的側壁及底部表面延伸。接觸填充層162可安置於接觸障壁層161上。接觸填充層162可沿著接觸障壁層161的輪廓延伸。
接觸障壁層161可包含例如鈦（Ti）、氮化鈦（TiN）、氮化矽鈦（TiSiN）、鉭（Ta）、氮化鉭（TaN）及/或氮化鎢（WN）。接觸填充層162可包含例如金屬，諸如鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）或鉬（Mo）。然而，用於接觸障壁層161及接觸填充層162的材料的實施例可不限於此。
接觸障壁層161的上部表面可與位元線罩蓋層137的上部表面共面。接觸填充層162的上部表面可與接觸障壁層161的上部表面共面。
接觸障壁層161可為彎曲的或曲形的。舉例而言，參考圖9，在沿著第三方向D3截取的橫截面圖中，接觸障壁層161的側表面可具有彎曲或曲形部分。
圖11為用於描述根據一些實施例的半導體記憶體元件的視圖。圖12及圖13為圖11的部分Q的放大圖。為了易於描述，將主要描述與圖1至圖10的實施例的差異。
參考圖11至圖13，根據一些實施例的半導體記憶體元件可包含鈍化層165。
具體而言，儲存接觸件160可包含接觸層163及鈍化層165。儲存接觸件160可在位元線間隔件120的側表面上。舉例而言，鈍化層165可沿著位元線間隔件120的側表面延伸。接觸層163可形成於鈍化層165上。
鈍化層165可沿著儲存接觸件160的傾斜表面SW3及第一側表面SW1延伸。鈍化層165的外側表面165_OSW可與儲存接觸件160的第一側表面SW1重合。
鈍化層165可不沿著儲存接觸件160的第二側表面SW2延伸。鈍化層165可自第二側表面SW2的上部部分延伸。
鈍化層165可延伸以填充在第三方向D3上自第二側表面SW2突出的第一側表面SW1的一部分。亦即，鈍化層165可在第三方向D3上填充於第一側表面SW1與第二側表面SW2之間的空間中。
舉例而言，參考圖12，鈍化層165的內側表面165_ISW可與第二側表面SW2重疊。鈍化層165的內側表面165_ISW可自儲存接觸件160的第二側表面SW2延伸。亦即，鈍化層165可在第一側表面SW1與第二側表面SW2之間延伸。
鈍化層165的厚度可與第一側表面SW1與第二側表面SW2之間的距離相同。接觸層163可具有均勻寬度。
在另一實例中，參考圖13，鈍化層165的內側表面165_ISW可在第三方向D3上安置於第一側表面SW1與第二側表面SW2之間。鈍化層165的內側表面165_ISW可不與儲存接觸件160的第二側表面SW2重疊。鈍化層165的內側表面165_ISW可與儲存接觸件160的傾斜表面SW3相交。鈍化層165可比第二側表面SW2更靠近位元線BL安置。亦即，鈍化層165的厚度TH165可小於第一側表面SW1與第二側表面SW2之間的距離D160。接觸層163可具有不均勻寬度。接觸層163在第二側表面SW2之間的寬度可小於接觸層163在鈍化層165的內側表面165_ISW之間的寬度。
圖14為用於描述根據一些實施例的半導體記憶體元件的視圖。圖15為圖14的部分R的放大圖。為了易於描述，將主要描述與圖1至圖7的實施例的差異。
參考圖14及圖15，在第三方向D3上，儲存接觸件160的第一部分160a的第五寬度W5可小於儲存接觸件160的第二部分160b的第六寬度W6。亦即，儲存接觸件160的寬度在與節點襯墊XP接觸的下部部分處可相對較大，且在在第四方向D4上遠離節點襯墊XP延伸的上部部分處可相對較小。
儲存接觸件160的傾斜部分160c可將第一部分160a連接至具有不同於第一部分160a的寬度的寬度的第二部分160b。傾斜部分160c的寬度可在第三方向D3上朝向第一部分160a減小。傾斜部分160c的寬度可在第三方向D3上朝向第二部分160b增加。亦即，傾斜部分160c可具有梯形形狀。
第一側表面SW1可比第二側表面SW2距位元線BL更遠地間隔開。第一側表面SW1可以遠離面向的位元線BL的方式自傾斜表面SW3彎曲或成曲形。
第二側表面SW2可比第一側表面SW1更靠近位元線BL。第二側表面SW2可以更靠近面向的位元線BL的方式自傾斜表面SW3彎曲或成曲形。
位元線BL與第一側表面SW1之間的距離可為第三距離D3。位元線BL與第二側表面SW2之間的距離可為第四距離D4。此處，第三距離D3可大於第四距離D4。亦即，由於第一側表面SW1可比第二側表面SW2距位元線BL更遠地間隔開，因此第三距離D3可大於第四距離D4。
圖16為用於描述根據一些實施例的半導體記憶體元件的視圖。為了易於描述，將主要描述與圖14及圖15的實施例的差異。
參考圖16，根據一些實施例的半導體記憶體元件可包含下部鈍化層167。
儲存接觸件160可包含接觸層163及下部鈍化層167。下部鈍化層167可在接觸層163中（由接觸層163覆蓋）。
下部鈍化層167可各自安置於儲存接觸件160的第一側表面SW1的內側處。下部鈍化層167可安置於第一部分160a的與傾斜部分160c相接的下部部分上。下部鈍化層167可經安置以在第一側表面SW1的內側處面向彼此。
圖17為用於描述根據一些實施例的半導體記憶體元件的視圖。為了易於描述，將主要描述與圖14及圖15的實施例的差異。
參考圖17，根據一些實施例的半導體記憶體元件可包含鈍化層165。
儲存接觸件160可包含接觸層163及鈍化層165。鈍化層165可沿著儲存接觸件160的第一側表面SW1（參見圖15）延伸。鈍化層165可不沿著儲存接觸件160的第二側表面SW2（參見圖15）延伸。鈍化層165可自第二側表面SW2（參見圖15）的上部部分延伸。
圖18至圖35為示出中間製造階段的視圖，提供所述視圖以解釋製造根據一些實施例的半導體記憶體元件的方法。出於參考目的，圖18至圖35為用於描述製造圖3中所繪示的半導體記憶體元件的方法的視圖。
參考圖18，單元隔離層102可形成於基底100中。位元線BL、預位元線罩蓋層137P、位元線接觸件DCC以及節點襯墊XP可形成於基底100上。
預襯墊分離圖案145P、第二預間隔件123P、預間隔件襯裡121P以及第一預間隔件122P可依序形成於位元線BL、位元線接觸件DCC以及節點襯墊XP上。預間隔件襯裡121P及第一預間隔件122P可各自沿著位元線BL延伸。第二預間隔件123P可各自形成於位元線接觸件DCC與節點襯墊XP之間。
參考圖19及圖20，第一預鈍化層200P1可形成於第一預間隔件122P及預襯墊分離圖案145P上。
第一預鈍化層200P1可包含例如氮化鈦及/或氧化鋁。然而，實施例不限於此。
參考圖21及圖22，可形成第一儲存接觸件溝槽160T1。
第一儲存接觸件溝槽160T1中的各者可暴露節點襯墊XP及預襯墊分離圖案145P。可部分地移除第一預鈍化層200P1及各第一預間隔件122P。
當形成第一儲存接觸件溝槽160T1時，可藉由第一預鈍化層200P1保留位元線BL及預位元線罩蓋層137P。舉例而言，當執行蝕刻製程以形成第一儲存接觸件溝槽160T1時，第一預鈍化層200P1可防止位元線BL及預位元線罩蓋層137P被一起蝕刻並丟失。
可在移除預襯墊分離圖案145P上的第一預鈍化層200P1時形成第二預鈍化層200P2。在移除預襯墊分離圖案145P上的第一預鈍化層200P1時，可暴露節點襯墊XP。在移除預襯墊分離圖案145P上的第一預鈍化層200P1時，可形成襯墊分離圖案145。
第一儲存接觸件溝槽160T1可各自形成為在第二方向D2上在位元線BL與第一預間隔件122P之間延伸。
參考圖23至圖25，第一絕緣層301可形成於第二預鈍化層200P2、預間隔件襯裡121P、第一預間隔件122P以及襯墊分離圖案145上。
第一絕緣層301可填充第一儲存接觸件溝槽160T1。舉例而言，第一絕緣層301可包含氧化矽，但實施例不限於此情況。
參考圖26及圖27，可形成第一柵欄圖案溝槽170T1。
第一柵欄圖案溝槽170T1可形成於襯墊分離圖案145上。第一柵欄圖案溝槽170T1可暴露襯墊分離圖案145。
舉例而言，參考圖25及圖27，可藉由部分地蝕刻第一絕緣層301形成第一柵欄圖案溝槽170T1。在沿著第三方向D3截取的橫截面圖中，可藉由移除第二預鈍化層200P2之間的第一絕緣層301形成第一柵欄圖案溝槽170T1。
可在第二方向D2上由第一絕緣層301及襯墊分離圖案145界定第一柵欄圖案溝槽170T1。可在第三方向D3上由第二預鈍化層200P2、第一預間隔件122P以及襯墊分離圖案145界定第一柵欄圖案溝槽170T1。
參考圖28，可移除由第一柵欄圖案溝槽170T1暴露的第二預鈍化層200P2。
在移除第二預鈍化層200P2時，可形成第二柵欄圖案溝槽170T2。
在移除第二預鈍化層200P2時，可部分地移除第一預間隔件122P中的各者。可部分地移除第一預間隔件122P中的各者的表面，所述表面上安置有第二預鈍化層200P2。在移除第二預鈍化層200P2時，第二柵欄圖案溝槽170T2可各自具有彎曲或曲形形狀。
參考圖29及圖30，可形成預柵欄圖案170P。
預柵欄圖案170P可填充在第二柵欄圖案溝槽170T2中。
具體而言，參考圖26及圖29，預柵欄圖案170P可填充在形成於第一絕緣層301中的第一柵欄圖案170T1中。參考圖28及圖30，預柵欄圖案170P可填充在在第三方向D3上在襯墊分離圖案145上的第一預間隔件122P之間形成的第二柵欄圖案溝槽170T2中。
參考圖31及圖32，可移除第一絕緣層301。
具體而言，參考圖23及圖31，可移除第二預鈍化層200P2上的第一絕緣層301。參考圖29及圖32，可移除預柵欄圖案170P之間的第一絕緣層301。
參考圖33，可完全移除第二預鈍化層200P2。
具體而言，參考圖31及圖33，可移除第一預間隔件122P上的第二預鈍化層200P2。在移除第二預鈍化層200P2時，可形成第二儲存接觸件溝槽160T2。第二儲存接觸件溝槽160T2可各自具有彎曲或曲形輪廓。
參考圖34及圖35，可形成預儲存接觸件160P。
預儲存接觸件160P可填充在第二儲存接觸件溝槽160T2中。預儲存接觸件160P可沿著第二儲存接觸件溝槽160T2的彎曲或曲形輪廓形成。因此，預儲存接觸件160P可具有彎曲或曲形側表面。
預儲存接觸件160P可在第二方向D2上安置於預柵欄圖案170P之間。預儲存接觸件160P可在第三方向D3上安置於位元線BL之間、位元線接觸件DCC之間以及第一預間隔件122P之間。
隨後，參考圖3，可依序形成著陸襯墊LP、著陸襯墊分離圖案180、蝕刻終止層140以及電容器CAP。
圖36至圖39為示出中間製造階段的視圖，提供所述視圖以解釋製造根據一些實施例的半導體記憶體元件的方法。出於參考目的，圖36至圖39為用於描述製造圖14中所繪示的半導體記憶體元件的方法的視圖。此外，圖36至圖39為示出圖31中所繪示中間階段之後的階段。為了易於描述，將主要描述與圖18至圖35的實施例的差異。
參考圖31及圖36，第二絕緣層302可形成於節點襯墊XP上。
第二絕緣層302可形成於藉由部分地移除第一預鈍化層200P1（參見圖19）的下部部分暴露的節點襯墊XP上。第二絕緣層302可形成於第二預鈍化層200P2下方。
參考圖37，可移除第二預鈍化層200P2。
可移除第二絕緣層302上的第二預鈍化層200P2。第二絕緣層302可防止節點襯墊XP在移除第二預鈍化層200P2時一起被移除。
參考圖38，可移除第二絕緣層302。
在移除第二絕緣層302時，可形成第二儲存接觸件溝槽160T2。當移除第二絕緣層302時，可部分地移除第一預間隔件122P中的各者。因此，第二儲存接觸件溝槽160T2可各自具有彎曲或曲形輪廓。具體而言，相比於由第二預鈍化層200P2覆蓋的預第一間隔件122P的表面，可進一步移除由第二絕緣層302覆蓋的預第一間隔件122P的表面。第二儲存接觸件溝槽160T2可各自具有下部部分比上部部分更大程度地朝向位元線BL凹進的形狀。
參考圖39，可形成預儲存接觸件160P。
預儲存接觸件160P可填充於第二儲存接觸件溝槽160T2中。填充在第二儲存接觸件溝槽160T2中的各者中的預儲存接觸件160P可具有比另一部分寬的下部部分。亦即，預儲存接觸件160P可在預第一間隔件122P中的各者上具有彎曲或曲形側表面。
隨後，參考圖3，可依序形成著陸襯墊LP、著陸襯墊分離圖案180、蝕刻終止層140以及電容器CAP。
圖40至圖43為示出中間製造階段的視圖，提供所述視圖以解釋製造根據一些實施例的半導體記憶體元件的方法。出於參考目的，圖40至圖43為用於描述製造圖16中所繪示的半導體記憶體元件的方法的視圖。此外，圖40至圖43為示出圖31中繪示的中間階段之後的階段的視圖。為了易於描述，將主要描述與圖36至圖39的實施例的差異。
參考圖31及圖40，第三絕緣層303可形成於節點襯墊XP上。
第三絕緣層303可形成於藉由部分地移除第一預鈍化層200P1（參見圖19）的下部部分暴露的節點襯墊XP上。第三絕緣層303可與第二預鈍化層200P2的部分重疊。第三絕緣層303可覆蓋第二預鈍化層200P2的下部側。亦即，第三絕緣層303中的各者的上部表面可形成為高於第二預鈍化層200P2中的各者的下部側。
參考圖41，可各自部分地移除第二預鈍化層200P2。
具體而言，可移除安置於第三絕緣層303上方的第二預鈍化層200P2。
參考圖42，可移除第三絕緣層303。
在移除第三絕緣層303時，可形成第二儲存接觸件溝槽160T2。下部鈍化層167可形成於第二儲存接觸件溝槽160T2內。由第三絕緣層303覆蓋的下部鈍化層167可由第二儲存接觸件溝槽160T2暴露。
參考圖43，可形成預接觸層163P。
預接觸層163P可經形成以填充在第二儲存接觸件溝槽160T2中。預接觸層163P可覆蓋下部鈍化層167。
隨後，參考圖3，可依序形成著陸襯墊LP、著陸襯墊分離圖案180、蝕刻終止層140以及電容器CAP。
本文中，下部側、下部部分、下部表面以及類似者用於指相對於圖式的橫截面朝向基底的方向，而上部側、上部部分、上部表面以及類似者用於指方向的對置方向。然而，為了解釋方便而定義此等方向，且申請專利範圍不受如上文所描述的方向特定限制。
本說明書中組件「連接」至另一組件的含義包含經由中間層的間接連接以及在具有或不具有介入層或組件的情況下兩個組件之間的直接連接。此外，「電連接」在概念上包含實體連接及實體斷開。可理解，當藉由諸如「第一」及「第二」的術語指代元件時，元件並不受限於此。僅可出於將元件與其他元件區分的目的而使用「第一」及「第二」，且可不限制元件的順序或重要性。在一些情況下，第一元件可在不脫離本文中所闡述的申請專利範圍的範疇的情況下稱作第二元件。類似地，第二元件亦可稱作第一元件。
本文中所使用的術語「實例實施例」並不是指同一實例實施例，且提供所述實例實施例以強調不同於另一實例實施例的特定特徵或特性的特定特徵或特性。然而，認為能夠藉由整體或部分地將一個實例實施例與另一實例實施例組合來實施本文中所提供的實例實施例。舉例而言，特定實例實施例中所描述的一個元件即使未描述於另一實例實施例中，亦可理解為與另一實例實施例有關的描述，除非其中提供相對或矛盾的描述。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本發明的原理的情況下，可對所揭露實施例進行許多變化及修改。因此，本發明的所揭露的實施例僅用於通用及描述性意義，而非出於限制目的。
100:基底 100_BS:基底的底部表面 100_US:基底的上部表面 102:單元隔離層 102_US:單元隔離層的上部表面 103A:第一區 103B:第二區 107:單元閘極絕緣層 110:字元線罩蓋圖案 120:位元線間隔件 121:間隔件襯裡 121P:預間隔件襯裡 122:第一間隔件 122P:第一預間隔件 123:第二間隔件 123P:第二預間隔件 124:第三間隔件 131:下部導電線 132:上部導電線 137:位元線罩蓋層 137P:預位元線罩蓋層 140:蝕刻終止層 145:襯墊分離圖案 145P:預襯墊分離圖案 145_BS:襯墊分離圖案的底部表面 145_US:襯墊分離圖案的上部表面 160:儲存接觸件 160a:第一部分 160b:第二部分 160c:傾斜部分 160P:預儲存接觸件 160T1:第一儲存接觸件溝槽 160T2:儲存接觸件溝槽 160_BS:儲存接觸件的底部表面 161:接觸障壁層 162:接觸填充層 163:接觸層 163P:預接觸層 165:鈍化層 165_ISW:內側表面 165_OSW:外側表面 167:下部鈍化層 170:柵欄圖案 170P:預柵欄圖案 170T1:第一柵欄圖案溝槽 170T2:第二柵欄圖案溝槽 180:著陸襯墊分離圖案 191:下部電極 192:電容器介電層 193:上部電極 200P1:第一預鈍化層 200P2:第二預鈍化層 301:第一絕緣層 302:第二絕緣層 303:第三絕緣層 A-A、B-B、C-C、D-D:線 ACT:單元主動區 BL:位元線 CAP:電容器 D1:第一方向/第一距離 D2:第二方向/第二距離 D3:第三方向/第三距離 D4:第四方向/第四距離 D160:距離 DCC:位元線接觸件 DCC_BS:位元線接觸件的底部表面 DCC_US:位元線接觸件的上部表面 LP:著陸襯墊 P1:第一點 P2:第二點 P、Q、R:部分 SW1:第一側表面 SW2:第二側表面 SW3:傾斜表面 TH165:厚度 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度 W6:第六寬度 WL:字元線 WL_TR:字元線溝槽 WL_US:字元線的上部表面 XP:節點襯墊 XP_BS:節點襯墊的底部表面 XP_US:節點襯墊的上部表面
本揭露的以上及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更加顯而易見，其中： 圖1為根據一些實施例的半導體記憶體元件的示意性平面圖。 圖2為圖1的僅字元線及主動區的平面圖。 圖3為沿著圖1的線A-A截取的橫截面圖。 圖4為圖3的部分P的放大圖。 圖5至圖7為分別沿著圖1的線B-B、線C-C以及線D-D截取的橫截面圖。 圖8為根據一些實施例的半導體記憶體元件的橫截面圖。 圖9及圖10為根據一些實施例的半導體記憶體元件的橫截面圖。 圖11為根據一些實施例的半導體記憶體元件的橫截面圖。 圖12及圖13為根據一些實施例的圖11的部分Q的放大圖。 圖14為根據一些實施例的半導體記憶體元件的橫截面圖。 圖15為圖14的部分R的放大圖。 圖16為根據一些實施例的半導體記憶體元件的橫截面圖。 圖17為根據一些實施例的半導體記憶體元件的橫截面圖。 圖18至圖35為示出根據一些實施例的半導體記憶體元件的製造方法的中間階段的橫截面圖。 圖36至圖39為示出根據一些實施例的半導體記憶體元件的製造方法的中間階段的橫截面圖。 圖40至圖43為示出根據一些實施例的半導體記憶體元件的製造方法的中間階段的橫截面圖。
100:基底
100_BS:基底的底部表面
102:單元隔離層
103A:第一區
103B:第二區
120:位元線間隔件
121:間隔件襯裡
122:第一間隔件
123:第二間隔件
131:下部導電線
132:上部導電線
137:位元線罩蓋層
140:蝕刻終止層
145:襯墊分離圖案
145_US:襯墊分離圖案的上部表面
160:儲存接觸件
180:著陸襯墊分離圖案
191:下部電極
192:電容器介電層
193:上部電極
A-A:線
BL:位元線
CAP:電容器
D3:第三方向
D4:第四方向
DCC:位元線接觸件
DCC_US:位元線接觸件的上部表面
LP:著陸襯墊
P:部分
XP:節點襯墊

Claims (10)

  1. 一種半導體記憶體元件，包括： 基底； 單元隔離層，位於所述基底中； 主動區，在第一方向上在所述單元隔離層中延伸，其中所述主動區包含第一區及在所述第一區的相對側處的第二區； 位元線，在與所述第一方向相交的第二方向上在所述基底上延伸，其中所述位元線與所述主動區相交； 位元線接觸件，位於所述基底與所述位元線之間，其中所述位元線接觸件電連接至所述第一區； 位元線間隔件，包括位於所述位元線的側表面上且位於所述位元線接觸件的側表面上的位元線間隔件； 節點襯墊，位於所述基底上的所述位元線間隔件的側邊上，其中所述節點襯墊電連接至所述第二區；以及 儲存接觸件，包括位於所述節點襯墊上且位於所述位元線間隔件的側表面上的儲存接觸件， 其中所述儲存接觸件包含在與所述第一方向及所述第二方向相交的第三方向上具有第一寬度的第一部分及相對於所述基底的底部表面在所述第一部分下方的第二部分，以及 其中所述第二部分電連接至所述節點襯墊且在所述第三方向上具有不同於所述第一寬度的第二寬度。
  2. 如請求項1所述的半導體記憶體元件，其中所述第一寬度大於所述第二寬度。
  3. 如請求項1所述的半導體記憶體元件，其中所述儲存接觸件及所述節點襯墊中的各者包含金屬材料。
  4. 如請求項1所述的半導體記憶體元件，更包括在所述第二方向上位於所述儲存接觸件之間且在所述第三方向上位於所述位元線間隔件之間的柵欄圖案， 其中所述柵欄圖案的側表面在沿著所述第二方向截取的橫截面圖中線性地延伸，以及 其中所述柵欄圖案的所述側表面在沿著所述第三方向截取的橫截面圖中為彎曲的或曲形的。
  5. 如請求項1所述的半導體記憶體元件，其中所述儲存接觸件的底部表面在沿著所述第二方向截取的橫截面圖中為線性的。
  6. 一種半導體記憶體元件，包括： 基底； 多個主動區，位於單元隔離層中，其中所述多個主動區在第一方向上延伸，且其中所述多個主動區各自包含第一區及在所述第一區的相對側處的第二區； 位元線，在與所述第一方向相交的第二方向上在所述基底上延伸，其中所述位元線與所述多個主動區相交； 節點襯墊，在所述基底上在第三方向上與所述位元線間隔開且電連接至所述主動區的所述第二區，其中所述第三方向與所述第一方向及所述第二方向相交；以及 儲存接觸件，位於所述節點襯墊上且在所述第三方向上與所述位元線間隔開， 其中所述儲存接觸件包括： 第一側表面，在與所述第一方向、所述第二方向以及所述第三方向相交的第四方向上延伸，其中所述第二方向、所述第三方向以及所述第四方向彼此垂直相交，且其中所述第一方向以小於90度的角度與所述第三方向相交， 傾斜表面，相對於所述基底的底部表面在所述第一側表面下方，其中所述傾斜表面自所述第一側表面彎曲或成曲形，以及 第二側表面，相對於所述基底的所述底部表面在所述傾斜表面下方，其中所述第二側表面自所述傾斜表面彎曲或成曲形，以及 其中所述第一側表面與所述第二側表面不相互重疊。
  7. 如請求項6所述的半導體記憶體元件，其中所述第三方向上的所述第一側表面與所述位元線的側表面之間的第一距離小於所述第三方向上的所述第二側表面與所述位元線的所述側表面之間的第二距離。
  8. 如請求項6所述的半導體記憶體元件，其中所述儲存接觸件包含具有所述第一側表面的第一部分， 其中所述第一部分在第三方向上具有第一寬度， 其中所述儲存接觸件包含在所述第一部分下方的具有所述第二側表面的第二部分，以及 其中所述第二部分具有大於所述第一寬度的第二寬度。
  9. 如請求項8所述的半導體記憶體元件，其中所述儲存接觸件包含沿著所述第一側表面延伸且不沿著所述第二側表面延伸的鈍化層。
  10. 一種半導體記憶體元件，包括： 基底，包含在單元隔離層中且在第一方向上延伸的多個主動區，其中所述多個主動區各自包含第一區及在所述第一區的相對側處的第二區； 位元線，在與所述第一方向相交的第二方向上在所述基底上延伸，其中所述位元線與所述多個主動區相交； 位元線接觸件，位於所述基底與所述位元線之間，其中所述位元線接觸件電連接至所述主動區的所述第一區； 位元線間隔件，包括位於所述位元線的側表面及所述位元線接觸件的側表面上的位元線間隔件； 節點襯墊，位於所述基底上的所述位元線間隔件的側邊上，其中所述節點襯墊電連接至所述主動區的所述第二區； 儲存接觸件，包括儲存接觸件，其中所述儲存接觸件位於所述節點襯墊上且位於所述位元線間隔件的側表面上，電連接至所述節點襯墊；以及 柵欄圖案，在所述第二方向上位於所述儲存接觸件之間且在與所述第一方向及所述第二方向相交的第三方向上位於所述位元線間隔件之間， 其中所述儲存接觸件包括： 第一側表面，在與所述第一方向、所述第二方向以及所述第三方向相交的第四方向上延伸，其中所述第二方向、所述第三方向以及所述第四方向彼此垂直相交，且其中所述第一方向以小於90度的角度與所述第三方向相交， 傾斜表面，相對於所述基底的底部表面在所述第一側表面下方，其中所述傾斜表面自所述第一側表面彎曲或成曲形，以及 第二側表面，相對於所述基底的所述底部表面在所述傾斜表面下方，其中所述第二側表面自所述傾斜表面彎曲或成曲形， 其中所述第一側表面與所述第二側表面不相互重疊， 其中所述儲存接觸件及所述節點襯墊中的各者包含金屬材料，以及 其中所述儲存接觸件的底部表面為線性的且所述柵欄圖案的底部表面在沿著所述第二方向截取的橫截面圖中為圓形的。
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