KR20110130862A - 상변화 메모리 소자의 제조 방법 - Google Patents
상변화 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20110130862A KR20110130862A KR1020100050399A KR20100050399A KR20110130862A KR 20110130862 A KR20110130862 A KR 20110130862A KR 1020100050399 A KR1020100050399 A KR 1020100050399A KR 20100050399 A KR20100050399 A KR 20100050399A KR 20110130862 A KR20110130862 A KR 20110130862A
- Authority
- KR
- South Korea
- Prior art keywords
- phase change
- film
- lower electrode
- sacrificial layer
- memory device
- Prior art date
Links
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims 1
- 238000007654 immersion Methods 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 claims 1
- 239000007772 electrode material Substances 0.000 abstract description 5
- 239000012782 phase change material Substances 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 241000251730 Chondrichthyes Species 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ABLZXFCXXLZCGV-UHFFFAOYSA-N Phosphorous acid Chemical compound OP(O)=O ABLZXFCXXLZCGV-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- -1 if the oxide (Oxide) Chemical compound 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 상변화 메모리 소자의 제조 방법은, 불순물 영역을 포함하는 반도체 기판 상에 제1 층간 절연막, 상기 불순물 영역이 노출시키는 리세스 트랜치 및 상기 리세스 트랜치의 하부 영역에 스위칭 소자를 순차적으로 형성하는 단계; 상기 스위칭 소자와 대응하는 위치에 마스크 패턴을 이용하여 순차적으로 적층된 하부 전극 및 희생층을 하나의 구조체로 형성하는 단계; 상기 하부 전극과 상기 희생막 측면에 제2 층간 절역막을 매립하는 단계; 상기 희생막을 식각하여 상기 하부 전극을 노출시키는 컨택홀을 형성하는 단계; 및 상기 컨택홀 내에 상변화막을 충진하는 단계를 포함된다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 구체적으로 상부전극을 포함하는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 히터로 작용하는 하부 전극을 통해 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으킨다. 그리고, 상변화 물질의 결정질 상태와 비정질 상태 간의 전기 저항 차이를 이용하여 데이터를 기록/소거한다.
이러한, 상변화 메모리 소자는 하부 전극과 상부전극을 전기적으로 연결함과 동시에 소자 내부로 전류를 공급하거나 전기적인 신호를 보내기 위한 통로인 상변화막이 형성되는 컨택홀을 갖추고 있다.
그러나, 반도체 집적 회로는 집적 밀도 증가로 인해, 컨택홀의 깊이는 증대되고 직경은 감소됨에 따라 하부 전극의 콘택홀 내에 도전물이 완전히 충진되지 않아, 하부 전극의 표면의 일부가 움푹 패이는 심(Seam)이 발생하게 된다. 상기 발생된 심(seam)에 의해 하부전극과 상변화막 사이에는 보이드(Void)가 발생되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 하부 전극의 전기적 특성을 개선하기 위한 것이다.
본 발명의 실시 예에 따른 상변화 메모리 소자의 제조 방법은, 불순물 영역을 포함하는 반도체 기판 상에 제1 층간 절연막, 상기 불순물 영역이 노출시키는 리세스 트랜치 및 상기 리세스 트랜치의 하부 영역에 스위칭 소자를 순차적으로 형성하는 단계; 상기 스위칭 소자와 대응하는 위치에 마스크 패턴을 이용하여 순차적으로 적층된 하부 전극 및 희생층을 하나의 구조체로 형성하는 단계; 상기 하부 전극과 상기 희생막 측면에 제2 층간 절역막을 매립하는 단계; 상기 희생막을 식각하여 상기 하부 전극을 노출시키는 컨택홀을 형성하는 단계; 및 상기 컨택홀 내에 상변화막을 충진하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 상변화 메모리 소자의 제조 방법은, 불순물 영역을 포함하는 반도체 기판 상에 제1 층간 절연막, 상기 불순물 영역이 노출시키는 리세스 트랜치 및 상기 리세스 트랜치의 하부 영역에 스위칭 소자를 순차적으로 형성하는 단계; 상기 스위칭 소자와 대응하는 위치에 마스크 패턴을 이용하여 제1 높이를 가지는 하부 전극을 형성하는 단계; 상기 하부 전극에 제2 층간 절역막을 매립하는 단계; 상기 하부 전극을 제1 높이보다 작은 제2 높이로 식각하여 컨택홀을 형성하는 단계; 및 상기 컨택홀 내에 상변화막을 충진하는 단계를 포함한다.
본 발명에 따른 상변화 메모리 소자의 제조 방법은, 마스크 패턴을 이용하여 하부전극을 형성함으로써, 전기적 특성을 개선시키는데 효과가 있다.
도1 내지 도9는 본 발명의 일실실 예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들, 및
도10 내지 도13은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도10 내지 도13은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도1 내지 도9는 본 발명의 일실시예에 따른 상변화 메모리 소자에 대하여 설명한다. 도1 내지 도9는 본 발명의 일실시예에 따른 상변화 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도1을 참조하면, 고농도 n형 불순물 영역(110)이 형성된 반도체 기판(100)상에 스위칭 소자, 예를 들어, 샤키 다이오드 패턴(135)을 형성한다.
보다 자세히 설명하면, 반도체 기판(100)의 셀 영역에 고농도 n형 불순물 영역(110)을 형성한다. 고농도 n형 불순물 영역(110)은 고농도를 갖는 n형 불순물 이온을 주입한 후, 열처리 공정에 의해 형성할 수 있다.
이러한, 셀 영역의 고농도 n형 불순물 영역(110)은 워드 라인 영역으로 주변 영역에 형성되는 접합 영역(junction area; 미도시)과 동시에 형성할 수 있다. 고농도 n형 불순물 영역(110)이 형성된 반도체 기판(100) 상부에 제1 층간 절연막(120)을 형성한다.
제1 층간 절연막(120)은 치밀한 막질 특성을 가지면서, 층간 평탄화 특성을 포함하는 HDP(High density plasma)막일 수 있다. 고농도 n형 불순물 영역(110)의 소정 부분이 노출되도록 제1 층간 절연막(120)을 식각하여 리세스 트렌치(recess trench)를 형성한다.
이어서, 형성된 리세스 트렌치 내에 n형의 SEG(selective epitaxial growth)층 (132) 및 p형의 SEG층(134)으로 구비된 샤키 다이오드 패턴(135)을 매립한다. 이 때, 샤키 다이오드 패턴(135)은 제1 층간 절연막(120)의 높이와 동일하게 형성되도록 한 후, CMP(Chemical Mechanical Polishing) 공정 및 블랭킷 식각(blanket etching)을 수행한다.
이와 같이, 샤키 다이오드 패턴(135)이 형성된 반도체 기판(100) 결과물 표면을 예를 들어 불화수소(HF)를 이용하여 식각한다.
이어서, 도2를 참조하면, 샤키 다이오드 패턴(135) 상부에 하부 전극용 물질막(140a), 희생막(142a), 하드 마스크막(144a)을 순차적으로 적층한다. 다음, 하드 마스크막(142a) 상부의 상기 샤키 다이오드 패턴(135)과 대응되는 위치에 포토레지스트 패턴(146)을 형성한다.
본 실시예에서, 하부 전극용 물질막(140a)은 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으키도록 제공되는 것으로, 예를 들어, 티타늄막(Ti) 또는 티타늄 질화막(TiN)일 수 있다. 이러한, 티타늄막(Ti) 또는 티타늄 질화막(TiN)은 다른 내화성 금속막에 비해 자연 산화가 잘 이루어지고 표면 응집(agglomeration) 특성을 가지고 있어, 큰 비저항을 제공한다. 희생막(142a)은 하부 전극용 물질막(140a)의 높이를 원하는 두께로 제조 및 유지시킴과 동시에 패턴 불량으로부터 보호하기 위해 제공되며, 예를 들어, 옥사이드막(Oxide), 질화막(Nitnide), 탄소막(Carbon) 중 어느 하나일 수 있다. 하드 마스크막(144a)은 실질적인 마스크층으로서 제공되며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
도3을 참조하면, 포토레지스트 패턴(146)의 형태로, 하드 마스크막(144a)을 식각한 다음, 상기 포토레지스트 패턴(146)을 공지의 방식으로 제거한다. 다음 패터닝된 하드 마스크 패턴(144)를 마스크로 이용하여, 희생막(142a) 및 하부 전극용 금속막(140)을 패터닝하여, 하나의 구조체(L)를 형성한다. 이상적으로는, 구조체(L)와 샤키 다이오드 패턴(135)이 정대응되도록 형성되는 것이 바람직하다.
도4를 참조하면, 하드 마스크 패턴(144)을 제거한다. 하드 마스크 패턴(144)은 예를 들어, 인산(H3PO4) 용액에 침지시켜 제거할 수 있다. 하드 마스크 패턴(144)의 제거에 따라, 희생층(142)의 상부가 노출된다.
도5를 참조하면, 반도체 기판(100) 결과물 상부에 구조체(L)의 양 옆 공간이 충진되도록 제2 층간 절연막(150)을 증착한다. 그리고 나서, 화학적 기계적 연마를 통해 반도체 기판(100)의 결과물 표면이 평탄해지도록 한다. 이때, 제2 층간 절연막(150)은 예를 들어, 희생층(142)이 옥사이드막(Oxide)이면, 질화막(Nit)일 수 있고, 희생층(142)이 질화막(Nit)이면, 옥사이드막(Oxide)일 수 있다. 또는, 희생층(142)이 탄소막(Cabon)이면, 옥사이드막(Oxide) 및 질화막(Nit) 중 어느 하나일 수 있다.
이처럼, 본 발명에서 희생층(142)은 제2 층간 절연막(150)과 서로 식각 선택비를 갖는 식각 물질을 이용하여 제거하는 것이 바람직하다. 그러한 이유는, 추후에 기재될 희생층(142)이 제거될 때, 제2 층간 절연막(150)이 함께 제거 또는 손실되는 것을 방지하기 위한 것이다.
본 발명에 따른 희생층(142)은, 하부 전극(140)의 패턴 불량을 방지할 목적으로 형성한다. 더하여, 희생층(142)은 하부 전극(140)이 원하는 두께로 형성될 수 있도록 함으로써, 목표하는 하부 전극(140)의 높이 및 컨택홀의 깊이를 결정할 수 있게 된다.
도6을 참조하면, 노출된 희생층(142)을 식각하여 하부전극(140)의 상부를 노출시키는 컨택홀(155)을 형성한다. 희생층(142) 식각 시에는 건식 또는 습식 식각 공정을 이용한다. 좀 더 구체적으로, 식각 시에, 희생층(142)이 예를 들어, 질화막(Nit)이면, 인산(H3PO3) 용액에 침지시켜 제거할 수 있고, 옥사이드막(Oxide)이면, 불화수소(HF)가 포함되어 있는 용액에 침지시켜 제거할 수 있으며, 탄소막(Carbon)이면 산소(O)가 포함되어 있는 가스(Gas)로 플라즈마 식각을 할 수 있다. 희생층(142)의 식각이 완료되면, 하부 전극(140) 표면의 평탄화를 위한 평탄화(CMP) 공정을 수행한다.
도7을 참조하면, 컨택홀(155) 양 측벽에 스페이서(160)를 형성한다.
먼저, 하부 전극(140)이 노출된 기판(100) 전면에 스페이서 절연막을 형성한 다음, 식각 및 에치백 공정을 통해 스페이서(160)을 형성하는데, 스페이서(160) 바닥부는 하부전극(140)의 일부와 중첩되도록 형성한다. 본 발명에서의 스페이서(160)는 컨택홀(155)의 크기를 최소화시키기 위한 것으로, 일예로, 질화막 또는 산화막 중 적어도 어느 하나의 막으로 형성한다.
계속해서, 도8을 참조하면, 컨택홀(155)에 내부에 상변화 물질막(170)을 매립한다. 이러한, 상변화 물질막(170)은 스페이서(160)에 의해 하부 전극(140)과의 접촉 면적을 줄일 수 있다.
도9를 참조하면, 상기의 결과물에 상변화 물질막(170)과 콘택되도록 공지의 방식으로 상부전극(180)을 형성한다.
이와 더불어, 하부 전극 콘택홀을 형성하는 공정없이 각 물질막 형성 시 추가의 마스크 공정없이 식각 방식을 이용하므로 공정의 비용 및 시간도 절감할 수 있다. 이로써, 공정 수율이 향상되고, 동작의 특성 및 신뢰성이 향상된 상변화 메모리 소자를 제공할 수 있다.
도10 내지 도13은 본 발명의 다른 실시예에 따른 상변화 메모리 소자에 대하여 설명한다. 도10 내지 도13은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법 중에서 샤키 다이오드 패턴 이후 생성되는 하부 전극 및 컨택홀의 제조 방법을 순차적으로 나타내는 단면도들이다.
도10을 참조하면, 샤키 다이오드 패턴(135) 상부에 하부 전극용 물질막(140a), 하드 마스크막(144a)을 순차적으로 적층한다. 그 다음, 하드 마스크막(144a) 상부의 상기 샤키 다이오드 패턴(135)과 대응되는 위치에 포토레지스트 패턴(146)을 형성한다.
본 실시예에서, 하부 전극용 물질막(140a)은 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으키도록 제공되는 것으로, 예를 들어, 티타늄막(Ti) 또는 티타늄 질화막(TiN)일 수 있고, 하드 마스크막(144a)은 실질적인 마스크층으로서 제공되며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
도11을 참조하면, 포토레지스트 패턴(146)의 형태로, 하드 마스크막(144a)을 식각한 다음, 포토레지스트 패턴(146)을 공지의 방식으로 제거한다. 그 다음, 패터닝된 하드 마스크 패턴(144)을 마스크로 이용하여 하부 전극용 금속막(140a)을 패터닝하여 하부 전극(140)을 형성한다. 이상적으로는, 하부 전극(140)은 샤키 다이오드 패턴(135)과 정대응되도록 형성되는 것이 바람직하다.
도 12를 참조하면, 하드 마스크 패턴(144)을 식각하고, 하드 마스크 패턴(144)이 제거된 반도체 기판(100) 결과물 상부에 하부전극(140)의 양 옆 공간이 충진되도록 제2 층간 절연막(150)을 증착한다.
좀 더 구체적으로, 하드 마스크 패턴(144)은 예를 들어, 인산(H3PO4) 용액에 침지시켜 식각할 수 있다. 하드 마스크 패턴(144)의 제거에 따라, 하부 전극(144)의 상부가 노출된다.
그 후, 반도체 기판(100) 결과물 상부에 하부 전극(140) 양 옆 공간이 충진되도록 제2 층간 절연막(150)을 증착한다. 그리고 나서, 화학적 기계적 연마를 통해 반도체 기판(100)의 결과물 표면이 평탄해지도록 한다. 이때, 제2 층간 절연막(150)은 예를 들어, 옥사이드막(Oxide) 및 질화막(Nit) 중 어느 하나일 수 있다.
도13을 참조하면, 컨택홀(155)의 바닥부에 하부 전극(140)이 잔류되도록 노출된 하부전극(140)의 상부를 건식 또는 습식 식각을 이용하여 하부 전극(140)의 제1 높이(h1)보다 작은 소정의 제2 높이(h2)를 갖도록 리세스 시킨다. 다음, 하부 전극(140)과 콘택되도록 공지의 방식으로 콘택홀(155) 내에 상변화막(도시되지 않음)을 형성한다.
이처럼, 본 발명은 하부 전극을 매립이 아닌 패턴 형태로 형성하여 하부 전극 매립 시 발생되는 심(Seam)을 줄임으로써, 전기적 특성을 개선할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 110: 고농도 n형 불순물 영역
120: 제1 층간 절연막 135: 샤키 다이오드 패턴
140: 하부전극 142: 희생층
144: 하드 마스크 패턴 146: 포토레지시트 패턴
150: 제2 층간 절연막 155: 컨택홀
160: 스페이서 170: 상변화막
180: 상부전극
120: 제1 층간 절연막 135: 샤키 다이오드 패턴
140: 하부전극 142: 희생층
144: 하드 마스크 패턴 146: 포토레지시트 패턴
150: 제2 층간 절연막 155: 컨택홀
160: 스페이서 170: 상변화막
180: 상부전극
Claims (13)
- 불순물 영역을 포함하는 반도체 기판 상에 제1 층간 절연막, 상기 불순물 영역을 노출시키는 리세스 트랜치 및 상기 리세스 트랜치의 하부 영역에 스위칭 소자를 순차적으로 형성하는 단계;
상기 스위칭 소자와 대응하는 위치에 마스크 패턴을 이용하여 순차적으로 적층된 하부 전극 및 희생층을 하나의 구조체로 형성하는 단계;
상기 하나의 구조체 측면에 제2 층간 절역막을 매립하는 단계;
상기 희생층을 식각하여 상기 하부 전극을 노출시켜 컨택홀을 형성하는 단계; 및
상기 컨택홀 내에 상변화막을 충진하는 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제1 항에 있어서,
상기 희생층은 상기 층간 절연막과 서로 선택비를 가지는 상변화 메모리 소자의 제조방법. - 제2 항에 있어서,
상기 희생층은 옥사이드막(Oxide)인 상변화 메모리 소자의 제조방법. - 제3 항에 있어서,
상기 희생층 식각 시에는, 불화수소(HF)가 포함되는 용액에 침지시키는 것을 특징으로 하는 상변화 메모리 소자의 제조방법. - 제4 항에 있어서,
상기 제2 층간 절연막은, 질화막(Nit)인 상변화 메모리 소자의 제조방법. - 제2 항에 있어서,
상기 희생층은 질화막(Nit)인 상변화 메모리 소자의 제조방법. - 제6 항에 있어서,
상기 희생층 식각 시에는, 인산(H3PO3)에 침지시키는 것을 특징으로 하는 상변화 메모리 소자의 제조방법. - 제7 항에 있어서,
상기 제2 층간 절연막은, 옥사이드막(Oxide)인 상변화 메모리 소자의 제조방법. - 제2 항에 있어서,
상기 희생층은 탄소막(Carbon)인 상변화 메모리 소자의 제조방법. - 제9 항에 있어서,
상기 희생응 식각 시에는, 산소(O)가 포함되는 가스로 플라즈마 식각을 하는 상변화 메모리 소자의 제조방법. - 제10 항에 있어서,
상기 제2 층간 절연막은, 질화막(Nit) 및 옥사이드막(Oxide) 중 어느 하나인 상변화 메모리 소자의 제조방법. - 불순물 영역을 포함하는 반도체 기판 상에 제1 층간 절연막, 상기 불순물 영역이 노출시키는 리세스 트랜치 및 상기 리세스 트랜치의 하부 영역에 스위칭 소자를 순차적으로 형성하는 단계;
상기 스위칭 소자와 대응하는 위치에 마스크 패턴을 이용하여 제1 높이를 가지는 하부 전극을 형성하는 단계;
상기 하부 전극 양측면에 제2 층간 절역막을 매립하는 단계;
상기 하부 전극이 상기 제1 높이보다 작은 제2 높이를 갖도록 식각하여 컨택홀을 형성하는 단계; 및
상기 컨택홀 내에 상변화막을 충진하는 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제12 항에 있어서,
상기 하부 전극을 식각 시에는, 건식 또는 습식 식각을 하는 상변화 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100050399A KR20110130862A (ko) | 2010-05-28 | 2010-05-28 | 상변화 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100050399A KR20110130862A (ko) | 2010-05-28 | 2010-05-28 | 상변화 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110130862A true KR20110130862A (ko) | 2011-12-06 |
Family
ID=45499491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100050399A KR20110130862A (ko) | 2010-05-28 | 2010-05-28 | 상변화 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110130862A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10468594B2 (en) | 2016-03-30 | 2019-11-05 | Samsung Electronics Co., Ltd. | Variable resistance memory devices |
-
2010
- 2010-05-28 KR KR1020100050399A patent/KR20110130862A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10468594B2 (en) | 2016-03-30 | 2019-11-05 | Samsung Electronics Co., Ltd. | Variable resistance memory devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100626388B1 (ko) | 상변환 메모리 소자 및 그 형성 방법 | |
| TWI491024B (zh) | 用於增加記憶體密度之方法、結構及裝置 | |
| TWI575789B (zh) | 電阻式隨機存取記憶胞及其製造方法 | |
| KR101019986B1 (ko) | 성장 방식에 의해 형성되는 콘택 구조를 절연시키는 절연막을 포함하는 상변화 메모리 소자, 이를 포함하는 반도체 소자, 및 그들의 제조방법 | |
| KR101070291B1 (ko) | 저항성 메모리 소자 및 그 제조 방법 | |
| US20110065252A1 (en) | Method for fabricating phase change memory device | |
| CN102222668A (zh) | 半导体器件及其形成方法 | |
| JP2009004785A (ja) | 可変抵抗の非揮発性メモリセル及びこれの製造方法 | |
| KR20140077501A (ko) | 저항변화 메모리 소자 및 그 제조 방법 | |
| KR20130060432A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2006344948A (ja) | 相変化記憶素子及びその製造方法 | |
| KR20090096037A (ko) | 상변화 메모리 소자 및 그 제조 방법 | |
| TWI355072B (en) | Phase-change memory devices and methods for fabric | |
| US20100163834A1 (en) | Contact structure, method of manufacturing the same, phase changeable memory device having the same, and method of manufacturing phase changeable memory device | |
| KR20110130862A (ko) | 상변화 메모리 소자의 제조 방법 | |
| KR20080078972A (ko) | 상변화 메모리 장치의 제조 방법 | |
| KR20110035784A (ko) | 상변화 메모리 소자 제조 방법 | |
| KR20090020826A (ko) | 상변화 메모리 소자의 제조 방법 | |
| KR20100110631A (ko) | 상변화 기억 소자의 제조방법 | |
| KR20110035783A (ko) | 상변화 메모리 소자 제조 방법 | |
| KR101163047B1 (ko) | 상변화 메모리 소자의 보이드 검출 방법 | |
| KR20120133677A (ko) | 상변화 메모리 장치의 제조방법 | |
| KR20100032583A (ko) | 상변화 기억 소자의 제조방법 | |
| KR101124322B1 (ko) | 상변화 메모리 소자 및 그 제조 방법 | |
| KR101033484B1 (ko) | 상변화 메모리 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |