TW567608B - Magnetic memory device and method for manufacturing the same - Google Patents

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Description

567608 Ο) 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關申請案交叉參考 本申請案係以先前於2001年11月30曰提出申請的第 200 1-366933號曰本專利申請案為基礎並聲請其利益，這申 請案的所有内容在此併入當成參考。 發明之技術領域 本發明係有關一種磁性記憶裝置及其製造方法，尤指藉 由隧道磁阻(TMR : Tunneling Magneto Resistive)效應，利 用可記憶”1”、’，0，’資訊之磁性隧道接合MTJ(Magnetic Tunnel Junction)元件構成記憶單元之磁性隨機存取記憶體 (MRAM : Magnetic Random Access Memory) 0 先前技術 近年，大量提出利用新原理記憶資訊之記憶體’其中之 一係使用有隧道磁阻（TMR : Tunnel Magneto Resistance)效 應之磁性隨機存取記憶體（Magnetic Random Access Memory :以下，簡稱MRAM)。該MRAM，例如，由R〇y
Scheuerlein et al.揭示於 ISSCC2000 Technical Digest ρ·128 「A 10ns Read and Write Non-Volatile Meffl〇ry Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」° 圖22A、22B、22C為以往技術之磁性記憶裝置的 MTJ(Magnetic Tunnel Junction)元件剖面圖。以下’ δ兒明用 於MRAM記憶元件之MTJ元件。 如圖22Α所示，MTJ元件30利用二個磁性層（強磁性層）41 、43具有炎有絕緣層（隨道接合層）42之構造 MRAM中 (2) (2)567608
藉由MTJ元件30，可記憶，，Γ，、”〇”資訊。該” 1Π、”〇,，資訊係 由MTJ元件30中二個磁性層41、43的磁化方向是否為相平 行或逆平行而判斷。在此，所謂的平行，係指二個磁性層 41、43的磁化方向相同；逆平行，係指二個磁性層41、43 的磁化逆向平行。 換言之，如圖22Β所示，當二個磁性層41、43的磁化方向 相平行日守’夾有該等二個磁性層41、43之絕緣層42的隨道 電阻為最低。該狀態係例如Μ ”的狀態。另一方面，如圖22C 所示，當二個磁性層41、43的磁化方向逆平行時，夾有該 等二個磁性層41、43之絕緣層42的隧道電阻為最高。該狀 態係例如的狀態。 另外，一般在二個磁性層41、43的一側，配置反強磁性 層1 〇3。該反強磁性層丨03，係藉由固定一側磁性層4丨的磁 化方向，只改變另一側磁性層43的磁化方向而可易於改寫 資訊之構件。 圖23為以往技術之磁性記憶裝置的矩陣狀MTJ元件。圖 24為以往技術之磁性記憶裝置的星形曲線。圖乃為以往技 行Ϊ之磁性δ己憶裝置的磁滯曲線。以下，簡單說明寫入Μ?】 元件動作的原理。 如圖23所示’ MTJ元件30係配置於相交之寫入字元線22 與位元線35(資料選擇線）的交點。資料的寫入，係分別將 電流流動於寫入字元線22及位元線35，並利用流經兩配線 22、35的電流所製作的磁場，使MTj元件30的磁化方向平 行或逆平行而達成。 (3)
567608 例如，寫入時，只蔣鈿 ^ , 时朝一方向的電流II流至位元線35， 並依據寫入資料將—古A々^ 貝竹肝朝方向或另一方向的電流12、13流至 寫入字7L線22。在此’當朝一方向的電流12流至寫入字元 線22日守’ MTJtl件30的磁化方向係呈平行（”丨”的狀態）。另
一方面，當朝另一方向的電流13流至寫入字元線22時，MTJ 元件30的磁化方向係呈逆平行（π〇，，的狀態）。 如此，改變MTJ元件30磁化方向的過程係如下所述。換 。之電"丨L /爪動至所選擇的寫入字元線22時，朝MTJ元件 30的長邊方向，亦即朝Easy_Axis(簡單軸）方向會產生磁場. Hx此外，電流流動至所選擇的位元線3 5時，朝MTJ元件 30的短邊方向，亦即朝Hard-Axis(困難軸）方向會產生磁場 Hy。如此，位於所選擇的寫入字元線22與所選擇的位元線 35的交點之MTj元件30，會產生Easy_Axis方向的磁場1^與 Hard-Axis方向的磁場Hy之合成磁場。 在此，如圖24所示，Easy-Axis方向的磁場Hχ與HaΓd-Aχis 方向的磁場Hy之合成磁場大小，於實線所示星形曲線外側 (斜線部分）時，可逆轉磁性層43的磁化方向。反之，
Easy-Axis方向的磁場Hx與Hard-Axis方向的磁場！^之合成 磁場大小，於星形曲線内側（空白部分）時，則不能逆轉磁 性層43的磁化方向。 此外，如圖25的實線及虛線所示，為了利用Hard_Axis方 向的磁場Hy大小改變MTJ元件30的電阻值，必須改變 Easy-Axis方向的磁場Hx大小。藉由利用該現象，只改變配 置成陣列狀的記憶單元中，存在於所選擇寫入字元線22與 567608 (4) 所選擇位元線35的交點之MTJ元件30的磁化方向，以改變 MT J元件3 0的電阻值。 另外，MTJ元件30的電阻值變化率係以磁阻MR(Magneto Resistive)比表示。例如，朝Easy-Axis方向產生磁場Hx時， MTJ元件30的電阻值與產生磁場HX之前相比，係改變例如 17%左右，此時的MR比為17% 。該MR比由磁性層性質而 產生變化，現在可得到MR比為50%左右的MTJ元件。 如上所述’藉由分別改變Easy-Axis方向的磁場Hx與 Hard-Axis方向的磁場Hy之大小，改變該等合成磁場的大小 ’可控制MTJ元件30的磁化方向。如此，可製作出MTJ元件 30的磁化方向呈平行狀態或MTJ元件的磁化方向呈逆平行 狀態，並記憶” Γ’或”〇’，的資訊。 圖26為具備以往技術之電晶體的磁性記憶裝置的剖面圖 。圖27為具備以往技術之二極體的磁性記憶裝置的剖面圖 。以下，簡單說明將記憶於MTJ元件之資訊予以讀出的動 作。 資料讀出，可藉由將電流流至所選擇的MTj元件3〇，並 檢出MTJ元件30的電阻值而進行。如上所述，藉由於MTJ 元件30產生磁場，變化該電阻值。如此，所變化的電阻值 ，可由以下方法讀出。 例如，圖26為使用半導體場效電晶體（m〇SFET) 14作為讀 出用開關元件之例。如圖26所示，一單元内，MTJ元件30 係串聯連接於MOSFET 14的源極/沒極擴散層13。藉由導通 (ON)任思MOSFET 14的閘極’可形成電流流經：位元線 567608
(5) 35〜MTJ元件30〜下部電極31〜接點26〜第二配線22〜接點18〜 第一配線17〜接點16〜源極/汲極擴散層13之電流路徑，並讀 出連接於導通的MOSFET 14之MTJ元件30電阻值。 此外，圖27為使用二極體6丨作為讀出用開關元件之例。 如圖27所示，一單元内，一個MTJ元件3〇係串聯連接於二 極體61。藉由調整偏壓，使電流流至任意的二極體61，可 讀出連接於二極體61之ΜΊ7元件3 0的電阻值。
如上所述，所讀出MTJ元件30電阻值之結果，可判斷電 阻值低時寫入”1”資訊，電阻值高時寫入”〇”資訊。 然而，如圖26、27所示，上述以往技術之磁性記憶裝置 中，由於一個單元内有一個以刃元件3〇和一個開關元件， 導致磁性記憶裝置内記憶體單元陣列區域的佔有面積增加。 發明内容 記憶部、 憶部共有 第一配線 其係朝與 件部，其 阻效應元 中前述第 前述第二 前述第一 :前述第 延伸；第 本發明第一觀點之磁性記憶裝置係具備：第一 以及朝第一方向與第一記憶部相鄰，並與第一記 第配線之第二記憶部；前述第一記憶部具備： ，其係朝前述第一方向延伸；複數第二配線， 前述第一方向不同的第二方向延伸；第一記憶元 係使複數磁阻效應元件⑷相互串聯連接；前^磁 件⑷於前述第一配線和前述第二配線⑷各交點 一配線與前述第二配線（s)間可將前述第一配線和 配線（S)分離而分別配置；第一開關元件，其係與 記憶元件部的一端相連接；前述第二記憶部且備 一配線；複數第三配線（S)，其係朝前述第二方向 -10- 567608
二記憶元件部，其係使前述磁阻效應元件（S)相互串聯連接 ;前述磁阻效應元件（S)於前述第一配線和前述第三配線（s) 各父點中前述第一配線與前述第二配線（S)間可將前述第一 配線和前述第三配線分離而分別配置；第二開關元件， 與前述第二記憶元件部的一端相連接。 本發明第二觀點之磁性記憶裝置的製造方法，係具備以 下步驟··在半導體基板形成第一開關元件；在前述半導體 基板上方形成朝第一方向延伸之複數第一配線（S);在前述 第一配線（S)上形成第一絕緣膜；於前述第一配線（s)上方的 剷述弟一絕緣膜上形成複數磁阻效應元件（s)相互串聯連接 之第5己憶元件部，且將該第一記憶元件部的一端連接於 則述第一開關元件；在前述第一記憶元件部上形成第二絕 緣膜；於前述第一記憶元件部上方的前述第二絕緣膜上， 形成朝與前述第一方向不同的第二方向延伸之第二配線。 本發明之實施形態 本發明之實施形態，係有關一種使用利用隧道磁阻（TMr • Tupnel Magneto Resistance)效應的磁阻效應元件的 MTJ(Magnetic Tunnel Junction)元件之磁性記憶裝置 (MRAM : Magnetic Random Access Memory)。 以下參照圖面說明本發明之實施形態。說明時，全圖中 的共同部分係標上參考符號。 (第一實施形態） 第一實施形態係配置於一條位元線下方之複數MTJ元件 相互串聯連接的構造。 -11- 567608
⑺ 圖1為本發明第一實施形態之磁性記憶裝置的平面圖。圖 2為圖1之ΙΙ-Π線之磁性記憶裝置的剖面圖。圖3為本發明第 一實施形態之磁性記憶裝置的概略電路圖。以下，說明本 發明第一實施形態之磁性記憶裝置的構造。
如圖1所示，第一實施形態之磁性記憶裝置，係於複數位 元線3 5與複數字元線22的各交點分別配置MTJ元件30。該 等MTJ元件30中配置於一條位元線35下方之MTJ元件30係 相互串聯連接。在該串聯連接之MTJ元件30—端，連接有 作為讀出用開關元件之MOSFET 14(圖1的斜線部分）。另外 ，第一實施形態中，位元線35及字元線22係直交配置，以 構成適於形成大規模單元陣列的構造。
此外，如圖2所示，串聯連接之MTj元件3〇相對於半導體 基板11表面朝平行方向，於位元線35及字元線22間將位元 線35及字元線22分離而配置。MTJ元件30的串聯連接，係 交互利用上部電極33和下部電極3 1而進行。例如，於任意 MTJ元件30a，相鄰的2個MTJ元件30b、30c中，一邊的MTJ 元件30b以上部f極33連接，另一邊的MTJ元件3〇c以下部 電極31連接。串聯連接端部之MTJ元件30，經由接點16、 18、26及配線17而連接kMOSFET 14的源極/沒極擴散層13 。該MOSFET 14配置於記憶單元陣列區域1〇的周邊部，在 各MTJ元件30下方的半導體基板丨丨内，有例如淺溝渠絕緣 STI(Shallow Trench Isolation)構造的元件分離絕緣膜。 如圖3所示，在記憶單元陣列區域1〇的周邊部，配置與位 元線35相連接的MOSFET 36a。MOSFET 14、36a係用以選 -12- 567608
擇位元線35或串聯連接的MTJ元件30之電晶體，其連接於 行選擇電路37、電流源/散熱器及感測放大器38。此外，在 記憶單元陣列區域1〇的周邊部，分別配置與字元線22相連 接的MOSFET 36b、列選擇電路39及電流源/散熱器4〇。 MOSFET 3 6b係用以選擇字元線22之電晶體。 如上所述，MTJ元件30至少由固定磁化方向的磁化固著 層（磁性層）、隧道接合層（非磁性層）、逆轉磁化方向的磁性 紀錄層（磁性層）等三層所構成。且MTJ元件30，形成由一層 隨道接合層構成之單層隧道接合構造或由二層隧道接合層 構成之雙層隧道接合構造。以下，說明單層隧道接合構造 或雙層隧道接合構造之例。 圖4A所示單層隧道接合構造的MTJ元件3〇，係由依序積 層模板層101、初期強磁性層1 〇2、反強磁性層1 〇3、基準強 磁性，104之磁化固著層41;形成於該磁化固著層41上之隧 道接合層42 ;及在該隧道接合層42上依序積層自由強磁性 層105、接點層106之磁性紀錄層43所構成。 圖4B所示單層隧道接合構造的MTJ元件3〇，係由依序積 層模板層101、初期強磁性層1〇2、反強磁性層1〇3、強磁性 層104、非磁性層1〇7、強磁性層1〇4”之磁化固著層41 ;形 成於該磁化固著層41上之隧道接合層42;及在該隧道接合 層42上依序積層強磁性層丨〇5，、非磁性層丨〇7、強磁性層 105"、接點層106之磁性紀錄層43所構成。 圖4，B所示MTJ元件30中，藉由導入由磁化固著層41内的 強磁性層104’、非磁性層107、強磁性層104”構成的三層 -13- 567608
(9) 構造，及由磁性紀錄層43内的強磁性層1 05,、非磁性層1 〇7 、強磁性層105”構成的三層構造，與圖4 a所示MTJ元件30 相比〃，可抑制強磁性内部磁極的產生，以提供更適於微細 化之單元構造。
圖5A所示雙層隧道接合構造的MTJ元件30，係由依序積 層模板層101、初期強磁性層1 〇2、反強磁性層1 〇3、基準強 磁性層104之第一磁化固著層41a ;形成於該第一磁化固著 層41 a上之第一隧道接合層42a ;形成於該第一隧道接合層 42a上之磁性紀錄層43 ;形成於該磁性紀錄層43上之第二隧 道接合層42b ;及在該第二隧道接合層42b上依序積層基準 強磁性層104、反強磁性層103、初期強磁性層1〇2、接點層 106之第二磁化固著層41b所構成。
圖5B所示雙層隧道接合構造的MTJ元件30，係由依序積 層模板層101、初期強磁性層1 〇2、反強磁性層1 〇3、基準強 磁性層104之第一磁化固著層41a;形成於該第一磁化固著 層41 a上之第一隧道接合層42a ;在該第一隧道接合層42a上 依序積層強磁性層43,、非磁性層1〇7、強磁性層43，，的三層 構造之磁性紀錄層43 ;形成於該磁性紀錄層43上之第二隧 道接合層42b;及在該第二隧道接合層42b上依序積層強磁 性層丨04’、非磁性層1〇7、強磁性層1〇4”、反強磁性層1〇3 、初期強磁性層102、接點層1〇6之第二磁化固著層41b所構 成0 而圖5B所示MTJ元件30中，藉由導入可構成磁性紀錄層 43之強磁性層43’、非磁性層1〇7、強磁性層43，，的三層構造 •14- 567608
(ίο) ’及由第二磁化固著層41b内的強磁性層1〇4,、非磁性層i〇7 、強磁性層104’’構成的三層構造’與圖5A所示MTJ元件30 相比，可抑強磁性内部磁極的產生，以提供更適於微細化 之單元構造。
上述之雙層隧道接合構造的MTJ元件30與單層隧道接合 構造的MTJ元件30相比，可減少施加相同外部偏壓時的 MR(Magneto Resistive)比（Π1Π的狀態與"〇"的狀態的電阻變 化率）的劣化，並以更高的偏壓進行動作。換言之，雙層隧 道接合構造於讀出單元内資訊時有利。 上述單層隧道接合構造或雙層隧道接合構造的MTJ元件 30，係利用以下材料而形成。
磁化固著層41、41a、41b及磁性紀錄層43的材料，例如 ’除了 Fe、Co、Ni或該等合金，磁化極化率大之四氧化三 鐵、Cr02、RXMn〇3-y(R :稀土類，X : Ca、Ba、Sr)等氧 化物外’最好使用NiMnSb、PtMnSb等惠思勒（猛鋁銅）合金 等。此外，該等磁性體只要失去鐵磁性，也可多少含有Ag 、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、Ο、N、Pd、Pt 、Zr、Ir、W、Mo、Nb等非磁性元素。 構成部分磁化固著層41、41a、41b的反強磁性層103的材 料’最好使用 Fe-Mn、Pt-Μη、Pt-Cr-Mn、Ni-Mn、Ir-Mn、 NiO、Fe2〇3 等。 隧道接合層42、42a、42b的材料，可使用Al2〇3、Si02、 MgO ’、AIN、Bi203、MgF2、CaF2、SrTi02、AlLa03 等各種 導電體。該等導電體也可不含氧、氮、氟。 -15- 567608
(ii) 圖6乃至圖15為本發明第一實施形態之磁性記憶裝置的 製程剖面圖。以下，說明本發明第一實施形態之磁性記 裝置的製造方法。 ~
首先，如圖6所示，在半導體基板丨丨上經由閘極絕緣膜（ 未圖示）選擇性形成閘極12，在該閘極12兩側的半導體基板 11表面形成源極/汲極擴散層13。如此，形成M0S電晶體j 4 ’且該MOS電晶體14的閘極12構成讀出配線。接著，在絕 緣膜1 5内依序形成與源極/汲極擴散層丨3相連接之第一接 點1 6、第一配線17及第二接點1 8。 其次’藉由濺射，在絕緣膜1 5及第二接點1 8上形成例如 ，由Ti/TiN/AlCu/Ti/TiN層構成的第二配線材料層19。該第 二配線材料層1 9的膜厚，依序係例如1 〇〇 A/1 〇〇 A/2〇〇〇 A/ 5 0 A/400人。在第二配線材料層19上堆積SiN膜20。該SiN 膜 20係化學機械研磨 CMP (Chemical Mechanical Polish)時 的阻障膜，SiN膜20的膜厚係例如300 A。然後，在SiN膜20 上塗敷光阻2 1，並使用微影法使光阻2 1形成為所希望的圖
案。 如圖7所示，藉由反應離子蝕刻RIE(Reactive Ion Etching) ，去除SiN膜20及第二配線材料層19。如此，形成複數第二 配線22，以使未連接源極/汲極擴散層1 3之第二配線作為寫 入字元線。之後，去除光阻21，以濕處裡進行後處理。其 次，在絕緣膜15及SiN膜20上，形成例如由高濃度電漿-石 英玻璃（HDP-USG : High Density Plasma-Undoped Silicate Glass)膜及單位原硅酸乙酯TEOS(Teti:a Ethyl Ortho -16- 567608
Silicate)膜構成的層間膜23。在此，hdP-USG膜的膜厚係 例如4000 A，單位TEOS膜的膜厚係例如6500 A。接著，將 SiN膜20作為阻障，藉由cmp將層間膜23平坦化至露出SiN 膜20表面。之後，使用例如H3P04，去除SiN膜20。 如圖8所示’在層間膜23及第二配線22形成層間膜24。接 著’利用微影法和rIE，於層間膜24内選擇性形成接觸孔25 。在接觸孔25内以濺射堆積例如4000人由TiN層構成的金屬 阻障層（未圖示）後，以 CVD(Chemical Vapor Deposition )在 金屬阻障層上堆積例如100人鎢（W)層。之後，利用CMP， 將金屬阻障層及w層平坦化至露出層間膜24的表面，以形 成與源極/汲極擴散層13相連接的接點26。 如圖9所示，利用濺射，在接點26及絕緣膜24上形成例如 500 A由W構成的下部電極材料層27。且利用濺射，在下部 電極材料層27上形成MTJ材料層28，在MTJ材料層28上形成 由Ta構成的金屬遮罩29。 如圖10所示，在金屬遮罩29上塗敷光阻（未圖示），以微影 法將，光阻形成為所希望的圖案。將圖案化的総作為遮 罩，藉由RIE，使金屬遮罩29形成所希望的圖案。之後，利 用灰化，去除光阻。 ^圖U所不’利用離子銳削，將下部電極材料層27作為 阻障並姓刻MTJ材料層28。如此，形成複數财】元件川。 圖12所示，利用微影法及RIE，選擇性去除下部電極材 料層27，形成下部電極31。 士圖13所不’在層間膜24、下部電極31及金屬遮罩29上 -17- 567608
’形成由旋塗式玻璃SOG(Spin On Glass)膜構成的層間膜32 。接著，利用CMP，將層間膜32平坦化至露出金屬遮罩29 之表面。而CMP時，金屬遮罩29為阻障。 如圖14所示，利用濺射，在金屬遮罩29及絕緣膜32上形 成上CT卩電極材料層’猎由微影法及RIE，將該上部電極材料 層形成為所希望的圖案。如此，形成上部電極3 3，利用上 部電極33或下部電極31連接相鄰的MTJ元件30。 如圖15所示，在上部電極33及絕緣膜32上形成由s〇G膜 構成的層間膜34。接著，形成在周邊電路使用的微接點（ 未圖示）後，形成位元線3 5。 如上所述，本發明第一實施形態之磁性記憶裝置，不需 將MOSFET 14連接至各MTJ元件30,而串聯連接複數MTJ 元件30’且其一端連接mo SFET 14。如此，於串聯連接的 MTJ元件30共有一件M0SFET 14。從而，進行以下的寫入 及讀出動作。 資料的寫入，與以往之方法相同，以位址選擇電路3 7、 39選擇一條位元線35與一條字元線22，在所選擇的位元線 35及字兀線22，朝某方向流動電流。如此，將資料寫入該 等所選擇位元線35及字元線22的交點之MTJ元件20。 資料的讀出，係導通M0SFET 14而任意選擇位元線35， 並檢測串聯連接的MTJ元件3〇的串聯電阻以讀出資料。如 此，順序必須與以往不同。 首先，選擇位元線35，在有寫入資料的選擇“刃元件3〇 串聯連接的MTJ το件30之串聯電阻流動電流，並以感測放 -18- 567608 v 7 發明說明續頁' __ ^ 1 大器檢測流動於串聯電阻的第一雷、、*伯 J ^ 冤流值。之後，將例如f，1 ” 資料寫入選擇MTJ元件30。接荖，旦库、踩埋、，> 较者再度選擇珂述位元線3 5 ，並在有選擇MTJ元件30串聯連接的㈣元件3〇之串聯電阻 ML動電ML，並以感測放大器檢測流動於串聯電阻的第二電 流值。比較第一電流值與第二電流值。其結果，當第一與 第二電流值發生變化時，”〇”資料會蓄積於選擇MTJ元件3〇 。另方面，*第一與第二電流值未發生變化時，則蓄積 ” 1 ”資料。 、 另外，蓄積”0”資料時，因寫入”；[，，資料會產生資料破壞。 如此，上述一連串動作後，必須寫入”〇，，資料。 根據上述第一實施形態，串聯連接任意位元線35下方的 複數MTJ元件30，並於該MTJ元件30共有一件乂⑽叩丁 14 。換言之，由於不必在各MTJ元件30設置MOSFET 14，故 可縮小έ己憶體單元陣列區域1 〇的佔有面積。從而，相對於 以在技術之§己憶體早元陣列區域1 〇的最小加工尺寸為8 F2 ’第一實施形態之記憶體單元陣列區域1 〇的最小加工尺寸 為 4F2+ MOSFET。 (第二實施形態） 第一貫施形態係有複數個由相對於一條位元線，且串聯 連接的MTJ元件及連接該MTJ元件的MOSFET構成的記憶 部之例。 圖16為本發明第二實施形態之磁性記憶裝置的平面圖。 圖17為圖16之XVII-XVII線之磁性記憶裝置的剖面圖。以下 . ，說明本發明第二實施形態之磁性記憶裝置的構造。另外 -19- 567608 〇5) 發明說_貢 ’與第一實施形態相同的構造係省略說明。 如圖16、17所示，第二實施形態中，與第一實施形態不 同點，係有複數個由相對於一條位元線35，且串聯連接的 MTJ元件30及連接該MTJ元件3〇一端的M〇SFET 14構成的 記憶部5 1、52。換言之，在複數之記憶部5丨、52共有一條 位元線35。利用配線55，將配置於記憶體單元陣列區域1〇 周邊部的MOSFET 54分別連接於記憶部51、52的M〇SFET 14 的源極/汲極擴散層1 3。此外，串聯連接的MTJ元件3〇另一 端分別與接地相連接。 在此，第二實施形態中，係設計成：選擇位元線3 5， MOSFET 54即隨之導通，且藉由所選擇的字元線22，亦導 通與其相對應之MOSFET 14。因此，串聯連接的MTJ元件 3 0經由MOSFET 14、54而連接於位元線35。進行讀出動作 時，利用MOSFET 14、54可選擇串聯連接的…刃元件3〇。 根據上述第二實施形態，不僅可得到與第一實施形態相 同的效果，亦可具有以下效果。 如第一實施形態所述，串聯連接的MTJ元件3〇數量增加 時，複數MTJ元件30的串聯電阻會變大，導致讀出時的感 度可能會降低。相較於此，第二實施形態中，將串聯連接 的MTJ兀件30的數量減少，並相對於一條位元線35，形成 複數記憶部5 1、52。如此，可防止上述感度降低。 另外，各記憶部5 1、52内的MTJ元件3〇的數量並無特別 限制，但考量記憶體單元陣列區域丨〇的面積、設計配置及 續出時的感度時’最好有例如四個乃至八個MTj元件。尤 -20- 567608
二在各S憶部51、52内設置九個以上的MTJ元件30時， 感度也有低於個位數以上的情況，故各記憶部51、52内的 MTJ元件30最大串聯數最好為八個。 (第三實施形態） R ^ 係將項出用開關元件配置於Μ T J元件下 方’而將開關70件的閘極從記憶體單元陣列區域的周邊部 往内部延伸之例。 圖1 8為本發明第二實施形態之磁性記憶裝置的平面圖。 圖19為圖18之χΐχ_χΙχ線之磁性記憶裝置的剖面圖。以下 況明本發明第三實施形態之磁性記憶裝置的構造。另外 ，與第一實施形態相同的構造係省略說明。 -如圖1 8、1 9所示，第三實施形態中，與第一實施形態不 同點，係MOSFET 14的閘極12從記憶體單元陣列區域1〇的 周邊部往内部延伸而配置。具體而言，第三實施形態之閘 極12係具有·與子元線22相平行而延伸至記憶體單元陣列 區域ίο周邊部之第一閘極部12a;及與位元線35相平行而延 伸至記憶體單元卩車列區域丨〇内部之第二閘極部丨2b。該等第 :及第二閘極部12a、12b相連接，在第二閘極部12b兩側的 半導體基板11内形成源極/汲極擴散層13。因此，第三實施 形態中，在MTJ元件30下方有部分閘極12和源極/汲極擴散 層13 〇 此外，第一配線17亦與位元線35相平行而延伸至記憶體 單元陣列區域10内部。分別配置KMTJ元件3〇間的第一接 點16係連接至第一配線17，第一接點16連接於源極/汲極擴 -21 - 567608
(17) 散層13。另外，第一接點16並不限制位於MTJ元件30間， 也可位於例如Μ T J元件3 0的下方。 根據上述第三實施形態，可得到與第一實施形態相同的 效果。 第三實施形態中，由於在MTJ元件30下方形成MOSFET14 ’故有效活用MTJ元件30下方的區域。如此，可更加縮小 記憶體單元陣列區域10的佔有面積。
此外，第三實施形態中，與第一實施形態相比，由於可 大幅確保MOSFET 14的實效通道寬度，故亦具有增大讀出 訊號的效果。 另外，第三實施形態亦適用於第二實施形態的構造。此 時，可得到與第可二及第三實施形態相同的效果。 (第四實施形態） 第四實施形態係第二實施形態的變形例，具有鄰接單元 中MOSFET—邊的擴散層之例。
圖20為本發明第四實施形態之磁性記憶裝置的平面圖。 圖21為圖20之χ3α_χχι線之磁性記憶裝置的剖面圖。以下 ，說明本發明第四實施形態之磁性記憶裝置的構造。另外 ’與第二實施形態相同的構造係省略說明。 如圖20、2 1所示，第四實施形態中，與第二實施形態不 同點’係在鄰接之記憶部5 1、52間，共有各記憶部5 1、52 的MOSFET 14的源極/汲極擴散層13的一邊。因此，在鄰接 之記憶部5 1、52間的邊緣側，係配置有各記憶部5 1、52的 MOSFET 14。且經由接點使MOSFET 54連接於源極/汲極擴 -22- 567608 (叫 觸躁明續裒 — 1 ——, 散層13的共有部分。 根據上述第四實施形態，可得到與第二實施形態相同的 效果。 再者’第四實施形態中，由於在鄰接單元間共有部分開 關元件，故與第二實施形態相比，可縮小記憶體單元陣列 區域10的佔有面積。 另外，第四實施形態亦適用於第三實施形態的構造。此 時’可得到與第可三及第四實施形態相同的效果。 其他，上述各實施形態中，雖利用電晶體作為開關元件 ，但也可使用二極體取代電晶體。 附加優點及修訂將附隨於已成熟之技藝產生，故本發明 中之廣義特徵，不得受限於本申請書中所揭示及記述之詳 細内容及具體圖式，因此，在不違背追加申請及其同質文 件中所定義的一般發明概念之精神與領域下，得於未來提 出不同的修訂内容。 圖式之簡單說明
圖1為本發明第_ 一實施形態之磁性記憶裝置的平面圖。 圖2為圖1之Π-Π線之磁性記憶裝置的剖面圖。 圖3為本發明第一實施形態之磁性記憶裝置的概略電路 圖。 圖4A、4B為本發明各實施形態的單隧道接合構造之MTJ 元件的剖面圖。 圖5A、5B為本發明各實施形態的雙隧道接合構造之MTJ 元件的剖面圖。 -23- 567608
圖 6、7、8、9、l〇、11、12、13、14、15為本發明第一 實施形態之磁性記憶裝置各製程的剖面圖。 圖16為本發明第二實施形態之磁性記憶裝置的平面圖。 圖17為圖16之XVII-XVII線之磁性記憶裝置的剖面圖。 圖18為本發明第三實施形態之磁性記憶裝置的平面圖。 圖19為圖18之XIX-XIX線之磁性記憶裝置的剖面圖。 圖20為本發明第四實施形態之磁性記憶裝置的平面圖。 圖21為圖20之XXI-XXI線之磁性記憶裝置的剖面圖。 圖22A、22B、22C為以往技術之MTJ元件的剖面圖。 圖2 3為以在技術之磁性記憶裝置的矩陣狀]T J元件圖。 圖24為以往技術之磁性記憶裝置的星形曲線圖。 圖25為以往技術之磁性記憶裝置的磁滯曲線圖。 圖26為具備以往技術之電晶體的磁性記憶裝置的剖面圖。 圖27為具備以往技術之二極體的磁性記憶裝置的剖面圖。 圖式代表符號說明 10 記憶單元陣列區域 11 '半導體基板 12 閘極 13 源極/汲極擴散層 15 絕緣膜 16 第一接點 17 第一配線 18 第二接點 19 第二配線材料層 -24- (20) 發明說明_ 氮化矽膜 光阻 字元線 第二配線 接觸孔 下部電極材料層 MTJ材料層
金屬遮罩 下部電極 層間膜 上部電極 層間膜 位元線 行選擇電路 感測放大is 列選擇電路
電流源/散熱器 磁化固著層 絕緣層（隧道接合層） 磁性記錄層 二極體 模板層 初期強磁性層 反強磁性層 -25- 567608 (21)
發明說萌I 105 106 107 43，，43π，104丨丨， 105，，105，， 104, 104， 12a 12b 14, 36a，36b，54 16, 18, 26 17, 55 20, 30, 30a， 30b， 30c 23, 24 37, 39 41，43 41a 41b 42a 42b 51，52 Hx，Hy 11-13 自由強磁性層 接點層 非磁性層 強磁性層 基準強磁性層 第一閘極部 第二閘極部 半導體場效電晶體 接點 配線 MTJ元件 層間膜 位址選擇電路 磁性層（強磁性層） 第一磁化固著層 第二磁化固著層 第一隧道接合層 第二隧道接合層 記憶部 磁場 電流
-26-

Claims (1)

  1. 567608 拾、申請專利範圍 1. 一種磁性記憶裝置，其係具備： 第-記憶部、以及朝第一方向與第一記憶部相鄰，並 與第一記憶部共有第一配線之第二記憶部； 前述第一記憶部具備： 第一配線’其係朝前述第一方向延伸； 複數第二配線，其係朝與前述第一方向不同的 向延伸； 第-記憶元件部，其係使複數磁阻效應元件相互串聯 連接；前述複數磁阻效應元件於前述第一配線和 數第二配線各交點中前述複㈣—配線與前述複 二配線間可將前述第―配線和前述複數第二配線分離 而分別配置；及 、第：開關元件，其係與前述第一記憶元件部的一端相 連接， 前述第二記_憶部具備： 前述第一配線； 複數第三配線’其係朝前述第二方向延伸； 第二記憶元件部，其係傕箭、+.& / 货便則述稷數磁阻效應元件相互 串聯連接；前述複數磁阻效雁；从〜乂 瓦 _ ^ 欢應兀件於前述第一配線和和 前述稷數第三配線之各交點φ义 ^ "、中别述弟一配線與前述稽 數第三配線間可將前述第—和綠4 χ X 配線和前述複數第三配線 分離而分別配置；及 51 第，一開關元件’其係與前流楚_ & 、刖述第二記憶元件部的-
    如申請專利範圍第i項之磁性記憶裝置，其中前述第— =憶元件部，係分別包含第-磁阻效應元件及各與前述 弟:磁^效應元件相鄰之第二和第三磁阻效應元件； —刖述第一乃至第三磁阻效應元件，係各具有與前述第 :配線相向之第-端部，及與前述複數第二 第二端部； ,U炙 ^述第-磁阻效應元件的前述[端部，係與前 一磁阻效應元件的前述第—端部相連接· 一磁Γ應元件的前述第二端部，係與前述第 二磁阻效應兀件的前述第二端部相連接； 弟 前述第二磁阻效應元件， 件及，久盥&、+-哲 仵係刀別包含第四磁阻效應元 件及各與刖述第四磁阻效應 阻效應元件； 卞則之第五及弟六磁 - 第六磁阻效應元件，係各具有與前述第 配線相向之第三端部，及與前 《弟 第四端部； 旻數第二配線相向之 前述第四磁阻效應元件 五磁阻效應元件的前述第三的::二端部，係與前述第 前述第四磁阻效應元件的前 : 六磁阻效應元件的前述第四 W係、與則述第 如申請專利範圍第i項之磁性記”連置接: 磁阻效應元件’係相對於半 : /、中則述複數 串聯連接。 a 土板之表面朝平行方向 567608
    4·如申請專利範圍第1項之磁性記憶裝置，其中進一步具 備元件分離絕緣膜，其係設於前述第一及第二記憶元件 部下方。 5. 如申請專利範圍第W之磁性記憶裝置，其中前述第一 配線與前述複數第二配線直交，前述第一配線與前述複 數第三配線直交。 6. 如申請專利範圍第1項之磁性記憶裝置，其中前述複數 磁阻效應元件’係至少由第-磁性層、第二磁性層及非 磁性層所構成之MTJ元件。 7. 如申請專利範圍第6項之磁性記憶裝置，其中前述而 疋件，係單層隨道接合構造或雙層隨道接合構造。 如申睛專利範圍第!項之磁性記憶裝置，其中前述第一 及第二記憶元件部的前述複數磁阻效應㈣數量 係4乃至8個。 9. 如申請專利範圍第！項之磁性記憶裝置，其中進一 +且 備：三開關元件’其係連接於前述第一及第二開關元二二 从如申請專利範圍第9項之磁性記憶裝置，其中前述第三 開關疋^係配置^具有前述第—及第二記憶元件部之 δ己憶體單元陣列區域的周邊部。 11 ·如申凊專利範圍第!項之磁性記憶裝置，其 開關元件，係配置於前述第—記憶元件部下方.： 二開關元件，係配置於前述第二記憶元件部下方“ 12.如申請專利範圍第1項之磁性記憶裝置， 及第二開關元件，係分別為電晶體。 " 567608
    认如申請專利範圍第12項之磁性 體係具備： ，、中則述電晶 第-閉極部，其係配置於具有前述第_及 件部之記憶體單元陣列區域 向延伸，·及 1卫朝則述第二方 第二間極部，其係與前述第—間極部 一 述周邊部往前述节严鲈w —去 接亚攸月(I 伸。 體早4龍域朝前述第-向延 14·如申請專利範圍第i項之磁性記憶裝置 -及第二記憶部共有部分前 ；：；則述弟 述第二開關元件。 4關几件及部分前 15.如申請專利範圍第i 4項之 及第-，Λ u忒置，其中前述第一 弟一開關7C件係分別為電晶體； 於前述第一 B, 散層。 一记憶部共有前述電晶體的部分擴 及n:乾圍第14項之磁性記憶裝置，其中前述第-緣::開關元件係配置於前述第一及第二記憶部的邊 17’==二=，磁性記憶裝置，其中將前述第 將 思磁阻效應元件的資料讀出時， 第-⑭r =述任意磁阻效應元件後，檢測流經前迷 :隐-件部串聯電阻之第一電流值， 攻 再將貧料宫Α此 述第-記_ ^ Γ 4任意磁阻效應元件後，檢測流經前 隱兀件部串聯電阻之第二電流值， 567608
    藉由比較前述第一及第二電流值 阻效應元件的資料讀出。 將寫入則述任意磁 18. 第1項之磁性記憶震置，其中將前述第 /己憶兀件4内任意磁阻效應元件的資 19. 前述第一開關元件選擇前述第一配線。貝才' 如申請專利範圍第9項之磁性記憶 ， 一記憶元件部内任意磁阻效應元=_ ’、將則述第 前、十、笛p 應兀件的賁料讀出時，利用 20. 開關元件選擇前述第-記憶元件部。 在半導置之製造方法，其係具備以下步驟： 在+ ¥體基板形成第一開關元件； 在前述半導體基板上方形成朝第一 第一配線； 方向延伸之複數 在前述第一配線（S)上形成第一絕緣膜； 於前述第一配線（s)上方的前述第— 數磁阻效應元件相互串聯連接之第/:緣膜上形成硬 U &冰 第一記憶元件部，且將 =:§己憶元件部的—端連接於前述第—開關元件； 21. 在别述弟一記憶元件部上形成第二絕緣膜；及 ::!第—記憶元件部上方的前述第二絕緣膜上，形 成二:述第一方向不同的第二方向延伸之第二配線。 ，專利範圍第20項之磁性記憶裝置之製造方法，发 中前述複數磁阻效應元件，係相對於半導體基板之表面 ’朝平行方向串聯連接。 如申請專利範圍第2G項之磁性記憶裝置之製造方法d 中進-步具備以下步驟：在前述第_記憶元件部下方的 22. 567608
    23 24 25. 26. 27. 前述半導體基板内形成元件分離絕緣膜。 如申凊專利範圍第2 0項之磁性記憶農置之製造方法，其 中前述磁阻效應元件（s)，係至少由第一磁性層、第二磁 性層及非磁性層所構成之MTJ元件。 如申請專利範圍第20項之磁性記憶裝置之製造方法，其 中進一步具備以下步驟： 使朝前述第二方向與第一記憶部相鄰接並共有前述 第二配線之第二記憶部與前述第一記憶部同時形成；前 述第一記憶部具有前述第一記憶元件部、前述第一開關 元件、第-及第二配線；前述第二記憶部具有前述複數 :阻效應元件相互串聯連接之第二記憶元件部、與前述 第二記憶元件部一端相連接之第二開關元件、前述第二 配線及朝前述第一方向延伸之複數第三配線。 如申請專利範圍第2G項之磁性記憶裝置之製造方法，盆 2述第-開關it件’係形成於前述第—記憶元件部的 如"月：利範圍第20項之磁性記憶裝置之製 中前述第一開關元件係電晶體。 /、 如申請專利範圍第26項之磁性記憶j置之 中前述電晶體係具備·· 方去’其 第-閘極部，其係配置於具有前述第一一 記憶體單元陣列區域的周邊部，並朝前述第：：件部之 ，·及 吊一方向延伸 第二閘極部，其係盥前诚筮 』述弟—閉極部相連接，並從前 5676〇8
    逮周邊部往前述記憶體單元陣列區 伸。 28. =專：範圍第24項之磁性記憶裝置之製造方法，其 中…述第一及第二開關元件，以在前述第一及第二 ^部共有部分前述卜開關元件和部分前述第二開 關7L件。 29. 域朝前述第二向延 如申請專利範圍第28項之磁性記憶裝置之製造方法，其 中前述第一及第二開關元件係分別為電晶體； … 於前述第一及第二記憶部共有前述電晶體的部分擴 如申請專利範圍第28項之磁性記憶裝置之製造方法，其 中前述第一及第二開關元件，係配置於前述第一及第二 5己fe部的邊緣側。 30.
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