CN113994429A - 不受噪声和变化影响的窄范围读出放大器 - Google Patents

不受噪声和变化影响的窄范围读出放大器 Download PDF

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Abstract

一种存储电路包括存储阵列，存储阵列具有提供参考信号的一个或多个参考行和在由读取操作选择时提供数据信号的数据行。存储电路还包括：第一电路，第一电路从参考信号中和从数据信号中去除共同信号分量；以及第二电路，第二电路将参考信号调整为在逻辑1信号电平和逻辑0信号电平之间。存储电路还包含读出放大器，读出放大器确定数据信号代表逻辑1还是逻辑0，这是使用在去除共同信号分量且在被调整之后的参考信号、以及在去除共同信号分量之后的数据信号来实现的。

Description

不受噪声和变化影响的窄范围读出放大器
相关申请的交叉引用
本申请要求享有2019年6月11日提交的第16/438,090号美国专利申请的优先权，出于所有目的，通过引用将该美国专利申请的全部内容并入本文。
背景技术
现代计算机存储器使用读出放大器(sense amplifier)作为用于从存储器读取数据的电路系统的一部分。读出放大器的作用是感测来自位线(bit line)的低功率信号，位线代表存储在存储单元(memory cell)中的单个数据位(1或0)。随后，读出放大器将较小的电压摆幅(voltage swing)放大到能够被与存储器以接口方式连接(interface with)的数字逻辑适当识别和解释(interpret)的逻辑电平。通常，通过存储阵列中的行多任务器(column multiplexor)，把读出放大器包括在内用于多行存储单元。高性能存储器需要以低功耗最小化读出延迟(sense delay)同时最大化电压差放大电平的读出放大器。
发明内容
在一些具体实施方式中，存储电路可以包括存储阵列(memory array)，存储阵列具有提供参考信号的一个或多个参考行(reference column)和多个数据行(datacolumn)。多个数据行可包含在由读取操作选择时提供数据信号的数据行。存储电路还可以包括：第一电路，第一电路从参考信号中和从数据信号中去除共同信号分量(commonsignal component)；第二电路，第二电路将参考信号调整为在逻辑1信号电平和逻辑0信号电平之间；以及读出放大器，读出放大器确定数据信号代表逻辑1还是逻辑0。读出放大器可使用在由第一电路去除共同信号分量之后且在由第二电路调整之后的参考信号。读出放大器亦可使用在由第一电路去除共同信号分量之后的数据信号。
在一些具体实施方式中，一种从存储电路读取数据的方法可以包括以下步骤：从位于存储阵列中的一个或多个参考行接收参考信号；以及从存储阵列中的多个数据行中的一个数据行接收数据信号。在由读取操作选择时，该数据行可提供数据信号。这种方法还可以包括：从参考信号中和从数据信号中去除共同信号分量。这种方法可以另外包括：将参考信号调整为在逻辑1信号电平和逻辑0信号电平之间。这种方法可以进一步包括：将参考信号在去除共同信号分量之后并且在被调整为介于逻辑1信号电平和逻辑0信号电平之间之后提供给读出放大器。这种方法亦可包括：将数据信号在去除共同信号分量之后提供给读出放大器。
在任何具体实施方式中，可以以任何组合且没有限制的方式包括或者实施以下任何特征。读出放大器可为锁存放大器。存储阵列可包含磁性随机存取存储(MRAM)阵列。一个或多个参考行可包含位于存储阵列的大略中心处的参考行。一个或多个参考行可包含多个参考行，且可以通过对来自多个参考行的子集的电流求平均(average)来产生参考信号。一个或多个参考行可包含第一参考行与第二参考行，第一参考行提供参考信号，且第二参考行作为第一参考行的备份(backup)。存储阵列中的多个数据行可包含被构造成输出所储存的逻辑电平的多个位单元(bit cell)，且一个或多个参考行可包含被构造成输出逻辑0信号电平的多个位单元。通过将参考信号减小至逻辑1信号电平与逻辑0信号电平之间的大略中心信号电平，而调整参考信号。通过将一种信号注入(inject into)参考信号而减小参考信号，其中注入参考信号的这种信号的量可由共源共栅(cascoding)晶体管对控制。通过将一种信号注入参考信号与数据信号而从参考信号和从数据信号去除共同信号分量，其中注入参考信号与数据信号的这种信号的量可由多个共源共栅晶体管对控制。
附图说明
参照说明书的其余部分与附图，可实现对各种具体实施方式的本质与优点的进一步理解，其中在整个附图中使用类似的附图标记指代类似的部件。在一些情况下，将子标记与附图标记相关联以表示多个类似部件中的一个部件。当在没有说明现有子标记的情况下参考附图标记时，意在指代所有这样的多个相似部件。
图1A根据一些具体实施方式示出了经典MRAM单元的图。
图1B根据一些具体实施方式示出了用于MRAM单元的现代设计。
图1C根据一些具体实施方式示出了读出放大器的示意图。
图2根据一些具体实施方式示出了存储架构的图。
图3根据一些具体实施方式示出了调整提供给读出放大器的参考电流和数据电流的读出电路(sense circuit)的一部分。
图4根据一些具体实施方式示出了偏压生成电路。
图5根据一些具体实施方式示出了用于产生用于居中电流(centering current)的附加参考偏压的电路。
图6根据一些具体实施方式示出了用于从存储电路读取数据的方法的流程图。
具体实施方式
本文描述了不受噪声和过程变化(process variation)影响的窄范围读出放大器的多个具体实施方式。电阻式存储单元(resistive memory cell)具有非常小的由读出放大器测量到的导通电阻(on-resistance)和截止电阻(off-resistance)之间的比率。此外，过程变化可能导致读出放大器使用的参考电流独立于从存储阵列接收的数据信号而漂移。在本文描述的多个具体实施方式中，“虚设(dummy)”参考行可以被置于存储阵列中以提供跟踪过程、电压和/或温度变化的参考信号，这些变化也在数据信号中发生。参考信号和数据信号二者都可以在被传递到读出放大器之前被预处理，以从参考信号和数据信号中去除共同信号分量，并增大导通状态(on-state)电阻和截止状态(off-state)电阻之间的比率。参考信号也可以居中于导通状态和截止状态的信号电平之间。
在过去的20年中，传统的随机存取存储器(RAM)设计(例如闪存、动态RAM(DRAM)、静态RAM(SRAM)等)主导了计算机存储器市场。但是，电阻式存储技术代表了一种新兴且可行的替代方案，在某些应用中可以运行良好。电阻式随机存取存储器(ReRAM或RRAM)表示一种非易失性计算机存储器，这种存储器通过更改跨诸如介电固态材料之类的材料的电阻来工作。一种称为磁阻随机存取存储器(MRAM)的特殊类型的电阻式存储技术将数据存储在影响电路电阻的磁畴中。长期以来，人们一直认为MRAM可能最终会超越计算机存储器中的竞争技术。像SRAM和DRAM一样，MRAM是对称存储器，可以高速进行读和写两者。MRAM也是非易失性的，因此当从存储单元断电时内容不会丢失。但是，快闪RAM、SRAM、DRAM和其他非磁性存储器仍然具有实际优势，这妨碍了MRAM在计算机存储器中的广泛使用。本文描述的多个具体实施方式克服了当前MRAM设计中存在的一些技术挑战。
图1A根据一些具体实施方式示出了经典MRAM单元100的图。MRAM技术利用一对磁铁的相对极性来存储单个位的信息。当两个磁铁以极性对准(align)的方式串联(inseries)放置时，流过这两个磁铁的电流的电阻将相对较低。例如，将两个磁铁串联放置成使得一个磁铁的南极与另一磁铁的北极串联连接，可以产生相对较低的第一电阻。反之，将两个磁铁串联放置成使得一个磁铁的南极与另一磁铁的南极串联连接，可以产生比第一电阻相对较高的第二电阻。通过改变一对磁铁中一个磁铁的极性来改变电路中电阻的能力，为MRAM单元技术提供了基础。简而言之，低电阻磁性电路可以表示逻辑0，而高电阻磁性电路可以表示逻辑1。
MRAM单元100可以包括固定状态磁铁108和自由状态磁铁104，以控制MRAM单元100的电阻并因此表示不同的逻辑状态。固定状态磁铁108可以具有在MRAM单元100的工作期间不改变的磁极性。因此，固定状态磁铁108中的电子可以沿不变的单个方向自旋(spin)(例如，从北向南看时为顺时针方向)。另一方面，自由状态磁铁104中的电子可以改变以表示不同的逻辑电平。
MRAM单元100的一些具体实施方式可以利用电流来翻转自由状态磁铁104中的电子的自旋方向。这些电流可以通过位线(bit line)102和字线(word line)110提供。自由状态磁铁104和固定状态磁铁108可以被隧道势垒(tunnel barrier)106分开，并且两个磁铁都可以设置在位线102和字线110之间。通过如图1A所示使电流在位线102中从左向右流动并且在字线110上从页面流出，可以使自由状态磁铁104中的电子自旋沿顺时针方向旋转。此极化(polarization)可以表示逻辑1值。反之，若使电流在位线102中从右向左流动并在字线110上流入页面，则可以使自由状态磁铁114中的电子自旋沿逆时针方向旋转。此极化可以表示逻辑0值。当位线102和/或字线110中的电流被切断时，自由状态磁铁104中的电子自旋得以维持，这提供了MRAM单元100的“存储”功能，直到随后的电流被施加到位线102和字线110以改变自由状态磁铁104的极性为止。
可以通过使电流流过固定状态磁铁108、隧道势垒106和自由状态磁铁104，来执行读取由MRAM单元100存储的逻辑值的操作。可以通过使由MRAM单元100底部的衬底122中的漏极118和源极120形成的晶体管导通，来施加此读取电流。晶体管的栅极114可以由读取字线形成。为了避免混淆，一些实现方式可以将字线110称为“写入字线”并将栅极114称为“读取字线”。当向栅极114施加电压(例如1.8V)时，电流从漏极118通过衬底122流到晶体管的源极120。在离开源极120之后，电流可以继续流过导体116进入固定状态磁铁108、流过隧道势垒106、流过自由状态磁铁104并最终流过位线102。当流过自由状态磁铁104和固定状态磁铁108时，可以测量通过磁铁104、108的电流和/或跨磁铁104、108的电压降以确定相对电阻。当电流被测量处于第一(例如相对较低的)电流水平时，MRAM单元100的状态可以被解释为存储逻辑0值。当电流被测量处于第二(例如相对较高的)电流水平时，MRAM单元100的状态可以被解释为存储逻辑1值。
MRAM技术显现出许多可能阻止这种技术在某些应用中使用的固有挑战。例如，可能需要在各个MRAM单元之间保持某种程度的分离或隔离，以使一个单元中的磁极化不影响相邻单元中的磁极化。此外，大型外部磁源也可能会干扰内部MRAM单元状态。然而，新兴的电阻式存储技术中的主要挑战之一涉及通常伴随存储单元的多个行的读出放大器电路系统。
当将电压施加到栅极114以读取MRAM单元100的状态时，所得电流从位线102流出到读出放大器中。随后，读出放大器测量所得电流与参考电流之间的差，以确定MRAM单元100是处于高电阻状态还是处于低电阻状态。然而，电阻存储单元的逻辑0和逻辑1状态之间的电阻差异可能非常小，这导致存储单元的导通状态和截止状态之间的电阻比(resistance ratio)非常小。电信号传播通过的CMOS电路系统中的过程变化可能非常接近这些状态之间的电阻窗口(resistance window)，因此过程变化能够损害(erode)非常小的用于检测逻辑0和逻辑1状态之间的电阻差异的裕量(margin)。在如此小的电阻比的情况下，能够以高速在逻辑状态之间进行区分的读出放大器中的感测电路(sensing circuit)，代表了由本文描述的多个具体实施方式解决的技术挑战。特别是，这些具体实施方式提出了能够伴随读出放大器来感测非常小的电流比并且不受CMOS电路系统中的噪声和过程变化影响的电路系统。
图1B根据一些具体实施方式示出了用于MRAM单元170的现代设计。此设计使用磁隧道结(MTJ)和自旋极化电流来翻转这些磁性层之一中电子的自旋。字线176在具有漏极172和源极174的晶体管的栅极之上延伸。字线176可以启动此晶体管以存取MRAM单元170的内容。如上所述，MRAM单元170可以包括固定状态磁铁180和自由状态磁铁182。
为了改变MRAM单元170的存储状态，可以施加极化电流以翻转自由状态磁铁182中的电子的自旋。电子具有自旋特性，该自旋特性描述了电子固有的少量角动量。极化电流是这样一种电流：其中电子在一个方向或另一个方向上具有主要自旋取向(predominantspin orientation)。此极化电流能够使自由状态磁铁182中的电子采用相似的自旋取向。因此，这能够导致自由状态磁铁的取向发生翻转。
类似于图1A中的MRAM单元100，图1B中的MRAM单元170包括固定状态磁铁180与自由状态磁铁182之间的势垒氧化物(barrier oxide)层186。隧道磁阻是发生在MTJ中的磁阻效应。势垒氧化物186可以薄得足以使电子能够在固定状态磁铁180和自由状态磁铁182之间隧穿(tunnel)。因此，可以产生自旋极化电流并使该自旋极化电流通过固定状态磁铁108。MTJ允许电子自旋的角动量通过MTJ传递到自由状态磁铁182中，从而改变自由状态磁铁182的电子自旋。此过程在低电阻状态和高电阻状态之间改变电阻。
图1C根据一些具体实施方式示出了读出放大器150的示意图。此读出放大器150包括参考电流输入160和数据电流输入162两者。一些具体实施方式可以在连接器146处包括用于读出放大器的使能输入。使能输入可以给读出放大器加电和/或使读出放大器从参考电流输入160和数据电流输入162断开，以提供快速的读出放大器响应。读出放大器150包括用作差动放大器164的六个晶体管，差动放大器164检测参考电流输入160和数据电流输入162之间的小差异。输入144可以用于控制包括三个PMOS晶体管的感测均衡(sensingequalization)电路166，这三个PMOS晶体管将倾向于将该感测电路的两侧拉至由连接的电源提供的相同电势。这使读出放大器150能用作锁存读出放大器。两个输出140、142代表在通过各自的升压逆变器之后的读出放大器150的反相和非反相输出。
图2根据一些具体实施方式示出了存储架构200的图。存储架构200可以包括一个或多个存储阵列202。每个存储阵列202可以包括多个数据行206，并且多个数据行206中的每个数据行可以包括多个数据位。多个数据行206中的数据位可以由字线209和位线(未示出)单独地寻址。如在大多数传统存储阵列中一样，来自存储阵列202的输出可以在进入读出放大器之前通过行多任务器210。
存储架构200与传统存储架构的不同之处在于许多提高了读出放大器的感测能力(sensing ability)的不同方式。首先，可以通过滤除数据电流线和参考电流线中的共同电流分量，来提高逻辑电平1(例如高电阻状态)和逻辑电平0(例如低电阻状态)之间的电流比。第二，偏压生成电路212和读出电路214可以为读出放大器提供不受过程变化和存储读取干扰影响的抵抗力。第三，存储阵列块(block)202可以包括一个或多个“虚设”参考行，“虚设”参考行能够用来生成用于读出放大器的参考电流。这使参考电流能跟随(trackwith)过程、电压和/或温度(PVT)的变化，这些变化将非常接近于可能在多个数据行206中发现的变化。下面将更详细地描述存储架构200中的这些特征中的每一个特征。
可以将“虚设”或“参考”阵列行置于存储阵列202中，以提供经受与常规(regular)数据行206相同的过程和时序变化的参考电流。例如，由于参考行204可以与数据行206一样被制造在同一硅衬底上并且采用相同的生产过程，因此由生产过程引起的PVT变化在数据行206和参考行208两者中可以实质相同。例如，若PVT变化导致来自数据行206的电流略高于目标值，则来自参考行208的对应参考电流将类似地略高于目标值。若存储阵列块202的温度升高/降低，从而影响数据行206的内部电阻和/或电流，则来自参考行208的参考电流将以相同的方式受到影响，因为它的电路系统经受到相同的温度变化的影响。通过将参考行208置于存储阵列块202中，来自参考行208的参考信号的变化能够跟踪来自数据行206的数据信号中发生的任何变化。
在一些具体实施方式中，可以使用至少一个参考行208。参考行208可以被置于存储阵列块202的大略中心。随着存储阵列块的尺寸增大，可以将附加参考行208添加到存储阵列块202。行多任务器210可以从参考行208之一中选择一个参考电流，此参考行实体上最接近正被读取的数据行206。这可以最小化参考信号和数据信号所遍历的迹线长度(tracelength)的差异。一些具体实施方式可以将存储阵列块202划分为不同的扇区(sector)，并且每个扇区可以在此扇区的数据行206的中间具有自己的对应参考行208。
一些具体实施方式可以包括冗余参考行204。在(主)参考行208发生故障的情况下，冗余参考行204可以用作备份。替代地或附加地，冗余参考行204可以提供用于确定参考电流的附加数据点。例如，来自多个参考行(例如参考行208和冗余参考行204)的参考电流，可以被求平均或以其他方式组合在一起以产生用于读取操作的参考电流。
每个参考行208可以包括与在数据行206中找到的位单元220相似的多个位单元222。一些具体实施方式可以允许参考行208中的位单元222被编程为有逻辑0或逻辑1值，就像数据行206中的位单元220一样。一些具体实施方式可以将参考行208中的位单元222编程为被设置为逻辑0状态。由于电流水平和过程特性的缘故，逻辑0状态可以比逻辑1状态更稳定。由于MRAM单元中磁铁的极性，在读取操作期间，逻辑1状态更容易受到干扰。相比较而言，逻辑0状态具有更高的电流和更低的电阻，因此在读取操作期间更不易受到干扰。
在一些环境中，特定的“虚设”参考行208可以被内置到阵列块202中，而不用作常规数据行206。因此，不能在存储架构200的外部接口处使用标准读/写操作来寻址或读取参考行208。反之，这些参考行208仅可以通过内部操作来被读取以将参考电流提供给读出电路214。替代或另外地，一些具体实施方式可以使用能够从外部被寻址和/或从中读取或写入的参考行208。这使参考行208中的值能被动态地设置为默认的逻辑0信号电平以外的值。一些具体实施方式也可以使用常规数据行206作为参考行。例如，可以从特定数据行208读取数据信号，并且可以从附近的可用作参考行的数据行读取参考信号。这些具体实施方式不需要在正常(normal)数据行之外将“虚设”参考行添加到阵列块202。
图3根据一些具体实施方式示出了调整提供给读出放大器150的参考信号350和数据信号352的读出电路214的一部分。读出电路214的此部分可以被称为参考生成电路300。参考生成电路300可以基于三个共源共栅晶体管电路结构。第一组共源共栅晶体管328、330可以用作用来将最终数据信号352和参考信号350馈送到读出放大器150中的晶体管对。
第二组共源共栅晶体管324、326可以用于从来自数据行和参考行的参考信号350和数据信号352两者中过滤或去除共同信号分量。滤波信号可以从两个PMOS晶体管316、318提供的调节的电流源产生。例如，通过晶体管316产生并由晶体管324修改的电流可以产生一种滤波电流，这种滤波电流与发送到读出放大器150中的参考信号350一起注入。类似地，通过晶体管318生成并由晶体管326修改的电流可以生成一种滤波电流，这种滤波电流与发送到读出放大器150的数据信号352一起注入。可以匹配这些晶体管，以使注入电流对于数据电流352和参考电流350都是相同的。晶体管328、330可以用于将这种滤波电流注入到数据信号352和参考信号350中的线以接口的方式连接(interface)至读出放大器150。因为晶体管316、318提供调节的电流源，所以可以从参考信号350和数据信号352两者注入(即“减去”)相同的电流。
这些晶体管316、324、318、326以及下面描述的相关联的偏压电路可以被统称为“第一电路”，该第一电路从参考信号中和从数据信号中去除共同信号分量。尽管此示例使用参考电流和数据电流，但是其他具体实施方式不限于此。一些具体实施方式可以替代地测量电压、电阻、功率、电感和/或可用于表示逻辑电平的任何其他电特性。因此，这些信号可以被通称为“参考信号”和“数据信号”，并且“信号”可以包括电流和可以在电路中得到测量的任何其他电特性。
第三组共源共栅晶体管可以包括晶体管320、322。这些晶体管320、322可用于通过注入参考居中信号来调整来自参考行的信号，以生成最终参考信号350。如上所述，参考行可以提供从处于逻辑0的数据位输出的参考信号。为了建立能够检测数据信号352中的逻辑1和逻辑0电平两者的参考电流350，可以调整提供给读出放大器150的参考信号350。例如，晶体管320和晶体管312可以用来生成用于该参考信号的参考居中信号。参考信号350可能需要大得足以检测逻辑0电平，但也小得足以检测逻辑1电平。理想地，参考信号350可以被设置为在逻辑0单元的信号和逻辑1单元的信号之间的大约一半处，从而将参考信号350置于这两个可能的数据信号值的中心。
以类似于由晶体管324、326注入电流的方式，可以使用晶体管320、322注入和调节该居中信号。注入的居中信号(例如居中电流)可以由用作电流源的晶体管312、314产生。在一些具体实施方式中，不需要向此共源共栅电路的数据侧供电，因此可以不需要将电流注入到数据信号352中以使参考信号居中。仅参考信号350可能需要在逻辑0和逻辑1电流水平之间居中；数据电流352可能不需要类似地居中。作为替代，晶体管314、322可被构造为虚设晶体管，用于维持整个电路中的负载平衡。通过使用晶体管320、312注入居中信号，可以针对每个阵列行自动修整(auto-trimmed)参考信号350。如上所述，这些具体实施方式解决的关键技术挑战之一是建立严密的(tight)感测窗口(sensing window)，该感测窗口跟随读出放大器所使用的参考信号和来自数据行的信号之间的变化。由居中电流执行的这种自动修整，确保逻辑0和逻辑1之间的窗口跟随数据信号352中的PVT变化。这些晶体管312、320(以及可选地314、322)可以被称为“第二电路”，第二电路将参考信号调整为在逻辑1信号电平和逻辑0信号电平之间。
对于MRAM存储单元，可以使用以下等式描述隧道磁阻(TMR)。
Figure BDA0003403819920000101
在此等式中，Rap代表针对存储单元的反并联(anti-parallel)状态的逻辑1高电阻，而Rp代表针对存储单元的并联状态的逻辑0低电阻。例如，若TMR为1.5，则1/0状态之间的电阻比Rap/Rp将为约2.5。考虑到影响这些电阻值的过程变化以及位线、字线和行多任务器上的其他CMOS电路变化，最坏情况的电阻比最终可能远低于2.5。另外，参考电流350也可能由于自身的PVT变化的缘故而偏移，这增大了对MRAM读出放大器的挑战。
在读取操作期间，读出放大器可以接收流过位线、行多任务器和感测电路之后如上所述流过MRAM位单元的电流。由读出放大器使用以上提供的参考信号350检测到的电流可以由以下等式表征。
Figure BDA0003403819920000102
在此等式中，Ip和Iap是对应于Rp和Rap电阻的电流，并且Iref是上述参考信号350的电流。此等式表明:Iref与Iap越近，电流比就越大。
图3所示的参考生成电路300的作用是使参考电流居中在存储阵列的数据行输出的逻辑电平之间，从而使得参考电流350跟随数据电流352，因为它由于PVT变化而漂移。尽管使用MRAM阵列作为示例描述了这些具体实施方式，但是其他电阻式存储技术也可以受益于使用参考生成电路300和本文所述的其他电路。例如，图2中所描绘的存储阵列202可以包括MRAM阵列、电阻式RAM(ReRAM)阵列、相变RAM(PCRAM)阵列和/或任何其他电阻式存储结构。因此，以下描述的参考生成电路300、参考行208和偏压生成电路可以与任何类型的电阻式存储器一起使用，并且不限于仅作为示例在此使用的MRAM存储器。
图4根据一些具体实施方式示出了偏压生成电路400。偏压生成电路400可以包括三个单独的子电路：电流源420、共源共栅偏压422和参考偏压424。电流源420可以基于MRAM位单元408的电阻产生电流。电流源420可以被共源共栅偏压电路422参考并且可以被电路424参考，以生成用于偏压共源共栅电路的电压电平(Vcas402)和用于调节滤波电流的注入电流的电压电平(Vinj406)。如上所述，可以基于一个或多个参考行中的虚设位单元408、410、412来生成这些参考电平。这使得这些参考电压能自动跟随这些数据位单元与读出放大器相关的路径和这些数据位单元中的PVT变化。偏压生成电路400的输出可以被直接馈入图3的电路中，以控制共同信号分量的去除和参考电流的调整。特别是，Vcas输出402可以连接到图3中的输入306，且Vinj输出406可以连接到图3中的输入304。
图5根据一些具体实施方式示出了用于产生用于居中电流的附加参考偏压的电路500。VWL信号连接到图4中的对应的VWL输入404。VWL信号可以用于接通和断开图4与图5中的参考偏压电路以省电。可以从上述存储电路中的字线信号产生此使能信号。这些电路利用来自位单元508、510的逻辑1阵列电流与来自位单元512、514的逻辑0阵列电流之间的差，来生成参考电流偏压502。图5的电路500中的端子可被连接到先前附图中的对应端子。例如，用于参考电流偏压电压的输出502可以连接到图3中的端子302。用于共源共栅栅极偏压电压的端子504可以连接到图4中的相应输出404。
图6根据一些具体实施方式示出了用于从存储电路读取数据的方法的流程图。该方法可以包括：从位于存储阵列中的一个或多个参考行接收参考信号的步骤(602)。该存储阵列可以包括MRAM单元或任何其他类型的电阻式存储单元。该一个或多个参考行可以位于整个存储阵列中，包括位于存储阵列的大约中心处，或者以规则的间隔散布在存储阵列内。可以基于与相应数据行的接近度(proximity)，来选择该一个或多个参考行的子集用于读取操作。例如，每个数据行可以被分配给在该存储阵列的同一扇区中的特定参考行。一些具体实施方式也可以选择当那些数据行未在被主动读取(actively read)时能被用作参考行的常规数据行。
在一些具体实施方式中，该一个或多个参考行中的多个参考行可以用于生成参考信号。例如，来自该多个参考行的输出电流可以被求平均或以其他方式组合在一起，以产生最终参考信号。该存储阵列还可以包括冗余参考行，在主参考行发生故障的情况下，这些冗余参考行能被用作主参考行的备份。这些冗余参考行输出也可以与主参考行输出求平均，以生成参考信号。存储在该一个或多个参考行中的值可以是可编程的，也可以被硬编码(hard-code)到参考行中。一些具体实施方式可以在参考行中的每个位单元中使用逻辑电平0。
该方法还可以包括：从该存储阵列中的多个数据行中的一个数据行接收数据信号的步骤(604)。这些数据行中每个数据行可以包括数个位单元，每个位单元存储逻辑0或逻辑1的表示。例如，每个位单元可以设置自由状态磁铁的极性以存储逻辑值的表示。可以由使用该存储阵列的位线的读取操作来选择特定数据行。当被选择用于该读取操作时，该数据行可以提供数据信号。在一些具体实施方式中，该数据信号和该参考信号两者都可以包括电流和/或电压值。例如，可以从该数据行提供电流给读出放大器，用于与参考电流进行比较。注意到，尽管在流程图600中循序示出了步骤602和步骤604，但是这些步骤通常将并行执行。特别是，该参考信号和该数据信号可以从该存储阵列发送并由读出放大器同时接收，从而消除了与不同信号相关联的任何时序差异。
该方法可以另外包括：从该参考信号中和从该数据信号中去除共同信号分量的步骤(606)。该共同信号分量可以是可以从参考电流中和从数据电流中去除的共同电流分量。可以使用第一电路去除该共同信号分量，第一电路包括用于该参考电流的一对共源共栅晶体管和用于该数据电流的一对共源共栅晶体管。成对的共源共栅晶体管可以被匹配，以使它们从该参考信号和该数据信号两者中都去除同一共同信号。每对共源共栅晶体管可以包括串联连接(series-connected)的NMOS和PMOS晶体管。上面在图3中示出了用于去除该共同信号分量的第一电路的示例。
该方法可以进一步包括：将该参考信号调整为在逻辑1信号电平和逻辑0信号电平之间的步骤(608)。例如，可以将该参考信号从一个高信号电平减小，该高信号电平是从该参考行输出的逻辑0接收的。该参考信号可以被减小到在逻辑1信号电平和逻辑0信号电平之间的大略中点或居中。如同用于去除共同信号分量的第一电路一样，第二电路可以包括用于该参考信号的串联连接的NMOS和PMOS晶体管的共源共栅对。也可以为该数据信号而包括相应的晶体管，但是，这些晶体管不需要被供电，而是可以被包括成使得用于该数据信号和该参考信号二者的电路都匹配。上面在图3中示出了用于调整该参考信号的第二电路的示例。注意到，尽管在流程图600中循序示出了步骤606和步骤608，但是这些步骤也可以并行执行。特别是，如图3所示，同时使用共源共栅晶体管分支来去除共同信号分量并且可以并行地调整该参考信号。
该方法还可以包括：将该参考信号提供给读出放大器的步骤(610)。该参考信号可以在去除共同信号分量之后并且在被调整为介于逻辑1信号电平和逻辑0信号电平之间之后被提供给读出放大器。例如，当该参考信号包括参考电流时，可以通过将反向电流注入该参考电流以减小参考信号电平来减小参考电流。当参考行输出逻辑0信号电平时，从高逻辑0电平减小到在逻辑0电平和逻辑1电平之间。
该方法可以另外包括：将该数据信号提供给读出放大器的步骤(612)。如上所述，该数据信号可以在去除共同信号分量之后被提供给读出放大器。读出放大器可以被构造为通过该数据信号检测从存储阵列接收的逻辑1和逻辑0信号之间的差异。可以通过将该参考信号与该数据信号进行比较来检测这些差异。读出放大器可以包括任何读出放大器的构造，包括图1C所示的锁存读出放大器。注意到，尽管在流程图600中循序地示出了步骤610和步骤612，但是这些步骤通常将并行执行。特别是，该参考信号和该数据信号可以被读出放大器同时接收。因为两个信号都由同一条写入线激活，所以它们通常将通过图3的电路传播并同时到达读出放大器。
应当理解，图6中示出的具体步骤提供了根据各种具体实施方式的从存储电路读取数据的特定方法。根据替代具体实施方式，也可以执行其他顺序的步骤。例如，替代具体实施方式可以以不同顺序执行以上概述的步骤。再者，图6图示说明的个别步骤可包含多个子步骤，可由对个别步骤为适当的各种顺序执行这些子步骤。再者，根据特定应用，可增加或去除额外步骤。本领域普通技术人员会理解到许多变型、修改、以及替代方案。
在前面的描述中，出于解释的目的，阐述了许多具体细节以便提供对各种具体实施方式的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节中的一些细节的情况下实践具体实施方式。在其他情况下，以框图形式示出了公知的结构和设备。
前述描述仅提供示例性具体实施方式，而无意于限制本公开内容的范围、适用性或构造。相反，示例性具体实施方式的前述描述将为本领域技术人员提供用于实现示例性具体实施方式的能够实现的描述。应该理解的是，在不脱离所附权利要求所阐述的各种具体实施方式的精神和范围的情况下，可以对元素的功能和布置进行各种改变。
在前面的描述中给出了具体细节以提供对具体实施方式的透彻理解。然而，本领域的普通技术人员将理解，可以在没有这些具体细节的情况下实践具体实施方式。例如，电路、系统、网络、处理和其他部件可能已经以框图形式被示出为部件，以避免不必要的细节使具体实施方式晦涩难懂。在其他情况下，可能已经示出了公知的电路、处理、算法、结构和技术而没有不必要的细节，以避免使具体实施方式晦涩难懂。
另外，应当注意，各个具体实施方式可能已经被描述为一种过程，这种过程被描绘为流程图(flowchart,flow diagram)、数据流程图、结构图或框图。尽管流程图可能将多个操作描述为一种按顺序过程，但是许多操作可以并行或同时执行。另外，可以重新安排这些操作顺序。当一个过程的操作完成时，这个过程就终止，但可能有图中未包含的其他步骤。一种过程可以对应于一种方法、函数、程序(procedure)、子例程(subroutine)、子程序(subprogram)等。当一种过程对应于函数时，这种过程的终止可以对应于此函数返回到调用函数或主函数。
在前述说明书中，参考特定具体实施方式描述了各种具体实施方式的多个方面，但是本领域技术人员将认识到，本发明不限于此。上述具体实施方式的各种特征和方面可以单独或结合使用。此外，在不脱离本说明书的更广泛的精神和范围的情况下，具体实施方式可以在本文所述之外的任何数量的环境和应用中使用。因此，本说明书和附图被认为是说明性的而不是限制性的。

Claims (15)

1.一种存储电路，包含：
存储阵列，所述存储阵列包含：
一个或多个参考行，提供参考信号；
多个数据行，其中所述多个数据行包含在由读取操作选择时提供数据信号的数据行；
第一电路，从所述参考信号中和从所述数据信号中去除共同信号分量；
第二电路，将所述参考信号调整为在逻辑1信号电平和逻辑0信号电平之间；以及
读出放大器，使用以下信号来确定所述数据信号是代表逻辑1还是逻辑0：
在由所述第一电路去除所述共同信号分量之后且在由所述第二电路调整之后的所述参考信号；以及
在由所述第一电路去除所述共同信号分量之后的所述数据信号。
2.如权利要求1所述的存储电路，其中所述读出放大器包含锁存放大器。
3.如权利要求1所述的存储电路，其中所述存储阵列包含磁性随机存取存储(MRAM)阵列。
4.如权利要求1所述的存储电路，其中所述一个或多个参考行包含位于所述存储阵列的大略中心处的参考行。
5.如权利要求1所述的存储电路，其中所述一个或多个参考行包含第一参考行与第二参考行，所述第一参考行提供所述参考信号，且所述第二参考行作为所述第一参考行的备份。
6.如权利要求1所述的存储电路，其中所述存储阵列中的所述多个数据行包含被构造为输出所储存的逻辑电平的多个位单元，且所述一个或多个参考行包含被构造为输出所述逻辑0信号电平的多个位单元。
7.如权利要求1所述的存储电路，其中通过将所述参考信号减小至所述逻辑1信号电平与所述逻辑0信号电平之间的大略中心信号电平，而调整所述参考信号。
8.如权利要求1所述的存储电路，其中通过将一种信号注入所述参考信号与所述数据信号而从所述参考信号和从所述数据信号去除所述共同信号分量，其中注入所述参考信号与所述数据信号的所述一种信号的量是由多个共源共栅晶体管对控制的。
9.一种从存储电路读取数据的方法，所述方法包含以下步骤：
从位于存储阵列中的一个或多个参考行接收参考信号；
从所述存储阵列中的多个数据行中的一个数据行接收数据信号，其中在由读取操作选择时所述一个数据行提供所述数据信号；
从所述参考信号中和从所述数据信号中去除共同信号分量；
将所述参考信号调整为在逻辑1信号电平和逻辑0信号电平之间；
将所述参考信号在去除所述共同信号分量之后并且在被调整为介于所述逻辑1信号电平和所述逻辑0信号电平之间之后提供给读出放大器；以及
将所述数据信号在去除所述共同信号分量之后提供给所述读出放大器。
10.如权利要求9所述的方法，其中所述一个或多个参考行包含多个参考行，且其中通过对来自所述多个参考行的子集的电流求平均来产生所述参考信号。
11.如权利要求9所述的方法，其中所述一个或多个参考行包含第一参考行与第二参考行，所述第一参考行提供所述参考信号，且所述第二参考行作为所述第一参考行的备份。
12.如权利要求9所述的方法，其中所述存储阵列中的所述多个数据行包含被构造成输出所储存的逻辑电平的多个位单元，且所述一个或多个参考行包含被构造成输出逻辑0的多个位单元。
13.如权利要求9所述的方法，其中通过将所述参考信号减小至所述逻辑1信号电平与所述逻辑0信号电平之间的大略中心信号电平，而调整所述参考信号。
14.如权利要求13所述的方法，其中通过将一种信号注入所述参考信号而减小所述参考信号，其中注入所述参考信号的所述一种信号的量是由共源共栅晶体管对控制的。
15.如权利要求9所述的方法，其中通过将一种信号注入所述参考信号与所述数据信号而从所述参考信号中和从所述数据信号中去除所述共同信号分量，其中注入所述参考信号与所述数据信号的所述一种信号的量是由多个共源共栅晶体管对控制的。
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