JP5166736B2 - 高感度磁気内蔵電流センサ - Google Patents

Description

この発明は、導体中の電流の検出のための電流センサ、そのようなセンサを内蔵する集積回路、そのようなセンサを使用する方法、集積回路等の半導体デバイスにおける導体中の電流を検出するための方法、とりわけ、使用方法を実施するためのソフトウェアプロダクトに関する。

様々なタイプの既知のＢＩＣＳ（内蔵電流センサ）が存在する。その幾つかは、導体の近傍に位置されたセンサを用いて集積回路中の導体を通じて流れる電流を測定することによって集積回路中の欠陥を検出することを示している米国特許第５，９６３，０３８号に記載されている。センサは、導体を流れる電流によって生じる磁場を測定できるように様々な方法で構成することができる。開示された例としては、ホールセンサ、ＭＲ（磁気抵抗）センサ、ＧＭＲ（巨大磁気抵抗）センサを挙げることができる。これにより、外部試験装置により簡単にアクセスできない導体および導体の接続の試験を行なうことができ、あるいは、１つの経路が通電されていた場合であっても抵抗試験を通る並列経路のうちの個々の経路中の欠陥を検出する試験を行なうことができる。

ＭＲセンサは、センサの面内に、外部磁場に依存する抵抗を有している。様々なタイプのセンサが存在する。磁気記録ヘッドにおいては、異方性磁気抵抗（ＡＭＲ）に基づくセンサが数年にわたって使用されてきた。ＡＭＲセンサは異方性磁性材料から成る層を有しており、この層の抵抗が外部磁場によって影響され、それにより、層中を流れるセンス電流（検出電流）が変化する。ＧＭＲ（巨大磁気抵抗）センサは、方向が固定された磁性材料から成る層（ピン層）と、測定抵抗を変化させる外部磁場によってその磁化方向が影響され得る磁性材料から成る層（フリー層）とを有している。タイプおよび構造に応じて、ＭＲセンサは、センサの面内において、一方の方向で感度が高く、他の方向で感度が低い。前記特許に示されたＭＲセンサが図１に示されている。このＭＲセンサは、導体を流れる電流がセンサの抵抗に及ぼす影響を最大にするように構成されている。図１は、導体１０４が実現される層の上または下の集積回路の層中の導体１０４の近傍に位置されたＭＲ（磁気抵抗）センサ５０２を示している。ＭＲセンサ５０２は接続領域５０４，５０６を備えており、これらの接続領域には、センサ５０２の実際の抵抗を測定するために貫通孔５０８，５１０が接続されている。

導体１０４を流れる電流は、センサ５０２の面を貫通し且つセンサ５０２の面内で導体１０４と垂直な円形の磁場を導体１０４の周囲に生じさせる。ＭＲセンサ５０２はこの方向で感度が良好であり、そのため、導体１０４を流れる直流電流により生じる磁場の強度を測定するために、ＭＲセンサの抵抗が、導体面と平行なセンサ５０２の面に沿って測定される。従来のＡＭＲセンサまたはＧＭＲ（巨大磁気抵抗）センサを使用することができる。

図２は、前記特許から知られる集積回路内のＭＲセンサの他の構成を示している。ＭＲセンサ６０２は接着パッド１０６の近傍に位置されており、接着パッド１０６には接着ワイヤ１０８が接続されている。ＭＲセンサ６０２は、センサ６０２を対応する貫通孔６０８，６１０に対して接続するための接続領域６０４，６０６を有している。接着パッド１０６に対する接着ワイヤ１０８の一般的な取り付けは、接着パッド１０６の近傍で接着ワイヤ１０８が特定の度合いまで接着パッド１０６の面に対して垂直となるように行なわれる。その後、接着ワイヤ１０８を流れる電流が、接着パッド１０６およびＭＲセンサ６０２の面内に磁場６１２を生じさせ、それにより、ＭＲセンサ６０２の抵抗が変化する。接着パットの他方側には第２のＭＲセンサ６１４が位置されていても良く、この第２のＭＲセンサ６１４は、１つのＭＲセンサよりも磁場６１２に対する感度が良い構成を得るためにＭＲセンサ６０２と組み合わされる。図２において、ＭＲセンサは磁場６１２に対して垂直に位置されている。これらのＭＲセンサは、どの位置で感度が良くなるかに基づき、磁場に対して異なる角度を成して位置されても良い。いずれにしても、依然として、層の面に沿ってセンサ層の抵抗が測定される。

回路の接続層において、貫通孔、例えば５０８〜５１０および６０８〜６１０は、それぞれのＭＲセンサ５０２，６０２を内部検出回路または外部測定点に対して接続する接続トラックに対して接続されている。そして、検出回路を用いて集積回路の内部で或いは適当な測定装置を用いて集積回路の外部で、ＭＲセンサ５０２，６０２の抵抗を測定することができる。

そのようなセンサは、高電流を検出するのに役立つが、零入力電流（ＩＤＤＱ）試験等の用途においては十分に感度が高くない。ＩＤＤＱ試験は、伝統的な欠陥モデルによって非常にうまくモデリングされない或いは従来の論理試験により検出できないゲート酸化物短絡、フローティングゲート不良、橋絡不良などの物理的欠陥の非常に良好なカバレージを示した。高い品質および費用効率に対する要求により、ＩＤＤＱ試験は、補助試験から電圧試験に至るような試験として、広範囲にわたって使用されるようになってきた。ＩＤＤＱ試験は、他の試験技術と組み合わせると、通電テストの必要性を排除できる可能性をもっている。しかしながら、ＭＯＳＦＥＴ漏れ電流が各技術ノードと共に急速に増大しており、それにより、欠陥のある回路のＩＤＤＱレベルと欠陥が無い回路のＩＤＤＱレベルとの間の差が狭くなっている。

本発明の目的は、試験用のＩＤＤＱ電流等の僅かなオンチップ電流を測定できる十分な感度を有するセンサを提供することにある。

第１の態様において、本発明は、導体素子および電流センサを有する半導体デバイスを提供する。電流センサは、導体素子を通じて流れる直流、変動電流または交流を検出するための磁流検出デバイスである。この電流検出デバイスは、半導体デバイス内に組み込まれるとともに、導体素子から電気的に絶縁されている。利点は、従来のセンサと比べてセンサ感度が高いという点である。すなわち、センサは、μＡの分解能をもって電流を測定するのに適していても良い。感度が高いため、信号の後処理をあまり使用せずに済み、また、モバイル機器等の用途において重要な電子回路を使用することができる。基本的には、零入力（休止）ＩＤＤ電流（ＩＤＤＱ）または過渡ＩＤＤ電流（ＩＤＤＴ）等のＩＤＤ測定において、とりわけ十分な感度が得られ、また、より厳しいＩＤＤ試験要件を有する次世代ＣＭＯＳプロセスにおいてさえも十分な感度が得られる。ＩＤＤＱは、零入力（休止）状態においてＣＭＯＳ回路中をＶｄｄからＶｓｓへと流れる零入力電流（休止電流）である。ＩＤＤＴは、デジタル移行中の過渡ＩＤＤ電流である。ＩＤＤＱ電流およびＩＤＤＴ電流を測定することにより、ＣＭＯＳ回路中の欠陥を検出することができる。

電流検出デバイスは、トンネル磁気抵抗（ＴＭＲ）効果を示す磁気トンネル接合（ＭＴＪ）デバイス等の少なくとも１つの磁気抵抗デバイスを備えていても良い。この実施形態において、センサは、ＭＲＡＭ技術等の次世代ＣＭＯＳプロセスと容易に組み合わせることができる。センサは、よりコンパクトにすることができ、従来のセンサよりも電力使用量が少ない。

本発明の実施形態においては検出素子として使用されても良い磁気トンネル接合（ＭＴＪ）は、メモリ用途において以前から開発されてきており、本発明者等は、メモリセルおよび電流センサが異なる特性を有していなければならないという事実にもかかわらず、磁気トンネル接合をセンサとしての使用に適合させることができることを認識した。メモリセルにおいて、フリー層の磁気抵抗ループ（ＭＲループ）は、比較的大きな保磁力（数十Ｏｅ程度）を伴う正方形でなければならず、また、２つの異なる残留磁気状態を有している。また、ループの中心がゼロ磁場になければならない。これに対し、電流センサは、一方では、できるだけ大きく磁場に影響され易くなければならず（高感度）、他方では、ヒステリシスが小さく、あるいは、ヒステリシスを有していてはならず、測定範囲内で線形な特性を有していなければならない。電流検出デバイスはＭＴＪ積層体をＭＲＡＭデバイスと共有していても良く、それにより、ＭＴＪ積層体は、従来のタイプのものであっても良く、あるいは、トグルタイプのものであっても良い。これは、電流センサおよびＭＲＡＭ素子を一度に組み立てることができるという利点を有している。

電流検出デバイスは、ヒステリシスを実質的に示さない関係を抵抗と磁場との間に有するように配置されても良い。

電流検出デバイスは、ヒステリシスを最小限に抑えるため、測定される磁場に対して７０°〜１１０°の角度を成して、好ましくは当該磁場に対して略垂直に方向付けられる容易軸を有するフリー磁性層を有していても良い。電流検出デバイスは容易軸を有していても良く、その場合、フリー層の容易軸は形状の延伸によって引き起こされる。

測定される信号の感度が最大となるように、電流検出デバイスは、所定の磁化方向を有するピン磁性層と、容易軸を有するフリー磁性層とを有していても良く、その場合、前記ピン磁性層の磁化方向は、前記フリー磁性層の容易軸と所定の角度を成して、好ましくは０°〜１８０°の角度を成して、より好ましくは４５°〜１３５°の角度を成して方向付けられ、更に好ましくは前記フリー磁性層の容易軸に対して略垂直に向けられている。ヒステリシスを抑制するため、本発明は、９０°のこの角度からの偏りを含んでいる。

電流検出デバイスを、例えば第２の電流（二次電流）によってデバイスの近傍に形成される更なる直流磁場または一定の磁場に晒すことにより、この更なる磁場が測定される磁場に対して略垂直に印加されるときにヒステリシスを更に抑制し、あるいは、更なる磁場が測定される磁場に対して略平行に印加されるときに測定範囲をずらすようにしても良い。

二者択一的に、電流検出デバイスは、第２の電流によって形成される更なる交流磁場に晒されても良い。更なる交流磁場は、測定される磁場を調節し、それによりセンサ信号を変調するために使用される。この場合、信号処理方法を使用することにより信号対雑音比を向上させることができる。

本発明に係る半導体デバイスは、電流検出デバイスの第１の側に隣接して、測定される電流を運ぶための第１の導体を備えるとともに、電流検出デバイスの第２の側に隣接して、電流を導くための第２の導体を備えていても良く、第１の導体および第２の導体は交差するが電気的に接続されていない。電流検出デバイスの前記フリー磁性層は容易軸を有しており、第１の導体および第２の導体はそれぞれ、電流検出デバイスの容易軸に対してほぼ３０°〜９０°の角度を成していても良い。

本発明の更なる実施形態において、半導体デバイスは、電流検出デバイスにおけるＭＲ変化を測定し且つ電流検出デバイスにおいてＭＲ変化が観察されないように第２の導体の電流を制御するためのフィードバック回路を更に備えていても良い。電流フィードバック回路は、測定され且つ第１の導体によって運ばれる電流を示すフィードバック信号を生成するための手段を有していても良い。

第１の導体および第２の導体のうちの少なくとも一方は、少なくとも１つの垂直導電構成要素と、少なくとも１つの水平導電構成要素とを備えていても良く、垂直導電構成要素と水平導電構成要素との間には角部が存在し、これにより、その角部が前記電流検出デバイスの近傍に配置される少なくともＬ形状部分を含む導体構造体が形成される。これは、センサの場所で同じ電流を用いて強力な磁場を生成できるという利点を有している。

本発明に係る半導体デバイスは、電流検出デバイスの場所で磁場を増大させるための磁束集結体を更に備えていても良い。磁束集結体は、少なくとも１つの垂直導電構成要素の周囲でパターン化されるダミーＭＴＪ積層体を備えていても良い。この場合、磁束終結体は、ＭＲＡＭ素子およびセンサ素子と共に一度に製造されても良い。磁束集結体は、リング形状を成していても良く、また、柱間に切れ目を備え、電流検出デバイスが前記切れ目内に配置される。

本発明に係る半導体デバイスは、ＣＭＯＳまたはＭＯＳ処理に適合するセンサデバイスを備えていても良い。

半導体デバイスが集積回路であっても良い。

また、本発明は、処理デバイスで実行されると、本発明にしたがって測定された電流を使用するアプリケーションを実施するソフトウェアプロダクトも含んでいる。

従属請求項を形成する更なる特徴は、平面的なセンサ素子と、平面的な素子の平面に対して垂直に方向付けられるトンネル電流とを含んでいる。他のそのような特徴は、実質的にヒステリシスを示さない関係を抵抗と磁場との間に有するように配置される素子である。他のそのような特徴は、センサ素子が、測定される磁場に対して所定の角度を成して、好ましくは７０°〜１１０°の角度を成して方向付けられ、更に好ましくは測定される磁場と略垂直に方向付けられる容易軸を有するフリー磁性層を有しているという点である。この角度は、最も高い（絶対）信号および最も低いヒステリシスを有することができるように、好ましくは９０°に近くなければならない。さもなければ、９０°方向に沿う成分だけが測定される。これは、付加的な変調方式またはバイアス方式が垂直方向で許容される理由を明らかにしている。他のそのような特徴は、ＭＴＪ接合部が、フリー磁性層の容易軸に対して所定の角度を成して、好ましくは４５°〜１３５°の角度を成して、更に好ましくは当該容易軸に対して略垂直に方向付けられる磁化を有するピン磁性層を備えているという点である。そのような他の特徴は、検出回路が、センサ素子の接合部の両端間に所定の電圧を印加し且つ負荷を介してトンネル電流を供給するための回路と、負荷の両端間の電圧を増幅するための増幅器とを備えているという点である。そのような他の特徴は、検出回路が、接合部の両端間の電圧を積極的にクランプするための回路を備えているという点である。あるいは、検出回路は、電流源によって供給される一定の電流が接合部を通じて流れる電流モードで作動することができ、接合部における電圧降下の変化は接合部の抵抗の変化を示し、この電圧を増幅するために増幅器が使用される。無論、出力は、磁場が検出されたか否かを示す論理信号から、所定レベルの精度の測定を示すアナログまたはデジタル信号までの、任意の信号になり得る。例えば用途の精度または雑音排除性に適するように、検出された出力に関して適切な後処理を行なうことができる。

更なる特徴として、導体の幅と平行な方向でのセンサ素子の幅は、導体の幅よりも大きくなく、好ましくは小さい。これは、センサを通じた均一な磁場を確保するのに役立つことができる。

本発明の他の態様は、磁場を検出するためのセンサであって、交差異方性を伴う磁気抵抗検出素子を有するセンサを提供する。すなわち、フリー磁性層とピン磁性層の固定方向との間の角度がほぼ９０°であり、それにより、検出素子の長手方向の軸は、検出される磁場とほぼ直交し、すなわち、７０°〜１１０°の角度を成しており、好ましくはフリー磁性層と検出される磁場との間がほぼ９０°になっている。

他の態様は、感度が１００μＶ／ｍＡよりも高い磁気抵抗電流センサを備える内蔵電流センサを有する集積回路を提供する。

他の態様は、零入力電流（ＩＤＤＱ）を検出するようになっている磁気抵抗電流センサを備える内蔵電流センサを有する集積回路を提供する。

他の態様は、磁場を検出し或いは電流を検出する対応する方法を提供する。

第２の態様において、本発明は、導体素子と電気的に接触せず且つ前記導体素子を通じて流れる少なくとも直流、変動電流または交流を検出するための集積磁流検出デバイスの使用であって、前記検出デバイスが電流のオンチップ測定のために使用される、集積磁流検出デバイスの使用を提供する。

１または複数の電流センサは、零入力電流（ＩＤＤＱ）または過渡電流（ＩＤＤＴ）を検出するようになっていても良い。更なる特徴として、集積回路は、その出力部が境界走査（ＩＥＥＥ規格１１４９．１）などのスキャンチェーンに基づくメカニズムで連結される複数の電流センサを有していても良い。本発明に係る半導体デバイスにおける電流センサの利点は、物理的なサイズが小さいという点である。小さいため、ＩＣ内に簡単に組み込むことができる。この内蔵センサによれば、ＩＣ内の回路ブロック毎に、または、ＭＣＭ（マルチチップモジュール）またはＭＣＰ（マルチチップパッケージ）のような１つのパッケージ内の一群の回路において個別に給電される回路毎に、ＩＤＤＱ測定を行なうことができる。また、ブロック毎のＩＤＤＴ測定も可能である。ＩＣ領域における集積レベルが更に高まるにつれて、これは、重要な試験および重要な測定能力となり得る。

また、集積されると、これらのセンサにおいて、より多くの機能を加えることができる。

更なる特徴として、集積回路は、その出力部がスキャンチェーン状態で連結される複数の電流センサを有していても良い。本発明によれば、多数のセンサを使用して、異なるブロックにより費やされる電流を測定し、電流をかなり多く費やし或いはあまり費やさない構成部分を決定することができる。当初の設計の高速デバッギングは重要な経済的利益である。また、この場合、ＩＣのその寿命中の消耗を監視することができる。実際の寿命中にわたる電流消費量の変化を探知すれば、予期しない故障を防止できる。特に、生活に重要な用途における安全な態様をこのデータから得ることができる。

他の可能性は、別個の処理ユニットまたはコアでの電流測定である。方法は、少なくとも１つの処理モジュールにおいて電流を測定することを含んでいても良い。機能は、動的な配電方式に基づいてタスクのスケジューリングを決定することである。コアは、電力を消費する処理ユニットであり、その最大容量で実行しているときに熱くなる場合がある。特に多くの並行処理ユニットを有するシステムにおいては、処理ユニット毎の電流（電力）測定に基づいて、より多くの処理負荷をスケジュールすることができる。これは、不必要な待ち行列を防止するが、特定のコアで生じる過度な熱も防止できる。また、このようにして電力低減方式が制御され、それにより、アセンブリレベルでの高価な熱伝達策が防止されても良い。

新規で且つ現在実現可能な技術は、少なくとも１つの前記処理モジュールのクロック速度を制御して、所定の電流消費レベルとの連続的な整合を得ることである。これは、バッテリ寿命能力に対して最大の性能を与えることができる。

この技術を適切に機能させるためには、電力消費量を比較するための閾値レベルがソフトウェアによりレジスタにおいて設定されなければならない。このソフトウェアは、オペレーティングシステムと厳密に一致されるサービスルーチンであっても良い。ソフトウェアのジョブスケジューラ部分は、検出からの割り込みに基づいて、あるいは、レジスタからの値の規則的な読み取り（ポーリング）からの割り込みに基づいてスケジューリングできなければならない。このハードウェア制御される態様は、スケジューリングソフトウェアにおいては比較的新しいが、基本的には、既に存在するソフトウェアベースのスケジューリングとは異なっていない。

第３の態様において、本発明は、半導体デバイスにおける導体の電流を検出するための方法を提供する。この方法は、半導体デバイス上に集積されたセンサを用いて非接触磁流検出を行なうことにより導体中を流れる直流、変動電流または交流を検出することを含んでいる。

方法は、電流によって引き起こされる磁場を検出することを含んでいても良い。

また、本発明は、電流消費量の測定と、設定された電流消費量閾値に達した場合における警告信号の生成とを含む方法も提供する。

更に、本発明は、ソフトウェアに基づくルーチンが、割り込み又は設定されたレジスタビットを呼び出す測定電流に基づき、幾つかの処理ユニットにわたってジョブスケジューリングを行なう方法も提供する。

本発明の更なる態様においては、ＭＴＪ積層体をＭＲＡＭデバイスと共有する電流検出デバイスを製造する方法が提供される。ＭＴＪ積層体は、従来のタイプ（フリー磁性層がゼロでない正味磁化を有している）であっても良く、あるいは、トグルタイプ（フリー磁性層がゼロの正味磁化を有している）であっても良い。製造されたＭＴＪ積層体は、磁気抵抗トンネルバリアを形成するようになっている電気絶縁材料と、電気絶縁材料の一方側に位置されたピン磁性領域と、電気絶縁材料に隣接する磁気モーメントベクトルを有するピン磁性領域と、フリー磁性領域とを備えている。フリー磁気領域は、不安定な磁性領域であってもよい。あるいは、フリー磁性領域は、電気絶縁材料の反対側に位置された、ほぼバランスが取れた或いはバランスが取れた磁性領域であっても良い。この場合、フリー磁性材料は、絶縁材料に隣接し且つピン磁性領域の磁気モーメントベクトルと平行または逆平行な位置に方向付けられた磁気モーメントベクトルを有するとともに、反強磁性結合されたＮ個（Ｎは２以上の整数）の強磁性層を有する人工反強磁性（ＡＡＦ）積層体を含んでいる。

フリー領域がほぼゼロの正味磁気モーメントを有している場合、本発明に係る方法は、フリー領域の正味磁気モーメントをそれがゼロにならないように変更することを含んでいる。これにより、トグルタイプのセンサの感度が高まる。磁気モーメントの変更は、例えばフリー磁性領域の強磁性層のうちの１つを少なくとも部分的に除去または破壊することにより、あるいは、反強磁性結合を強磁性結合へ局所的に変換することにより、フリー磁性領域中の強磁性層のうちの少なくとも１つの磁気モーメントを増大し或いは減少することを含んでいても良い。

任意の従属請求項の特徴は、互いに組み合わせることができ、あるいは、任意の独立請求項と組み合わせることができる。特に本発明者等に知られていない他の従来技術を越える更なる利点は、当業者に明らかである。ここで、添付図面を参照しながら、本発明が達成される方法について説明する。無論、本発明の請求項から逸脱することなく、多くの変形および変更をなすことができる。したがって、本発明の形態が単なる例示的なものであって本発明の範囲を限定しようとするものではないことは言うまでもない。

本発明の特徴は、本発明の好ましい実施形態を示す添付図面を参照することにより更に良く理解できる。

異なる図において、同じ参照符号は、同じまたは類似の要素を示している。

特定の図面を参照しながら特定の実施形態に関して本発明を説明するが、本発明はこれらの実施形態に限定されず請求項によってのみ限定される。描かれた図面は、単なる概略図であり、非限定的なものである。図中、例示的目的で、一部の要素のサイズが誇張され一定の倍率で描かれていない場合がある。この明細書本文および請求の範囲で「備える（含む）」 という用語が使用される場合、それは他の要素またはステップを排除するものではない。単数の名詞に言及する際に例えば「ａ」「ａｎ」「ｔｈｅ」等の不定冠詞または定冠詞が使用される場合、これは、特に他の何かが述べられていなければ、その名詞を複数含んでいる。

本発明の実施形態を説明する前に、ＭＲＡＭの経緯について簡単に説明する。ここ数年の間、磁気ＲＡＭ（ＭＲＡＭ）の研究が活発になってきた。磁性材料とＣＭＯＳ技術との統合がそれほど問題にはならなくなってきている。市販のＭＲＡＭの生産は２００４〜２００５年に計画される。ＭＲＡＭ技術の概説は、「Ｅｘｐｅｃｔａｔｉｏｎｓ ｏｆ ＭＲＡＭ ｉｎ ｃｏｍｐａｒｉｓｏｎ．」（不揮発性メモリ技術シンポジウム２０００（２０００年１１月１１〜１２日、米国、バージニア州、アーリントン））においてＫ． −Ｍ． Ｈ． Ｌｅｎｓｓｅｎ等によりなされている。これは、第１世代の磁気ランダムアクセスメモリ（ＭＲＡＭ）がＡＭＲに基づいていたことを示している。１９８８年以降、巨大磁気抵抗（ＧＭＲ）と呼ばれる大きな磁気抵抗効果の発見により、抵抗が高く且つＭＲ効果が大きい（５〜１５％）小さな素子の実現が可能になり、したがって、高出力信号の実現が可能になった。これにより、基本的には、一般的な用途におけるＭＲＡＭが可能になった。その発見後、１０年間、ＧＭＲ効果は、ＨＤＤ読み取りヘッドや磁気センサ等の市販の製品に適用されている。

１９９５年前後の磁気トンネル接合の分野における画期的進歩により、大きなトンネル磁気抵抗（ＴＭＲ）効果が常温で実証された際、ＭＲＡＭへの期待が更に高まった。その後、振幅が最大で５０％を越えるＴＭＲ効果が示されたが、強力なバイアス−電圧依存関係に起因して、現在、実用的な用途において有効な抵抗変化は約３５％である。

そのようなデバイスにおけるセルの一例が図３に示されている。この構造および製造方法は、良く知られているため、ここでは詳しく説明する必要がない。要約すると、そのようなＴＭＲに基づくＭＲＡＭは、磁気トンネル接合（ＭＴＪ）であるセルを含んでいる。ＭＴＪは、基本的に、フリー磁性層１０２と、絶縁層（トンネルバリア）１０３と、ピン磁性層１０５と、ピン層１０５の磁化を所定の方向に「固定する」ために使用される反強磁性層１０７とを有している。図３に示される実施例においては、上端接点１００と、フリー磁性層１０２と、トンネルバリア１０３と、固定磁性層１０５と、ピニング層１０７と、下端接点１１０とを順に有する層構造体がある。ピン層１０５は人工反強磁性（ＡＡＦ）構造体を備えていても良い。また、この概念をフリー層１０２にも同様に導入することにより、フリー層の磁気量を高め、その一方で、例えば熱的安定性のため、形状異方性を引き起こす低い正味磁気モーメントを維持し、最終的には所要の低いスイッチング磁場（あるいは、したがって、所要の低い書き込み電力）を維持することもできる。なお、磁場がゼロにおいて、フリー層１０２は明らかに磁気モーメントを有している。したがって、フリー層は、しばしば、人工フェリ磁性体と称される。当業者に知られ且つ以下で簡単に説明する従来の書き込み機構は、ＭＲＡＭにおいて使用される場合、この複雑なフリー層においても維持することができる。

ＭＲＡＭセルは、２つの反対の方向の間で比較的自由に回転できるフリー磁性層１０２の磁化方向でバイナリ情報（１／０）を記憶する。ＭＴＪの抵抗は、フリー層１０２の磁化方向がピン層１０５の磁化方向と平行な場合に小さく、これらが逆平行の場合に大きい。特定のセル上で情報を読み取るため、選択されたセルのＭＴＪ積層体を通じて小さなセンス電流（検出電流）Ｉｓが（垂直に）送られる。ＭＴＪ積層体による測定電圧降下（抵抗に比例する）は、セルの情報の表示である。セルの情報は、メモリセルの下端および上端でパターン化されるワード線およびビット線を介して書き込み電流を送ることにより、書き込み動作中に変えることができる。これらの電流は、メモリセル内に磁場（容易軸磁場および困難軸磁場）を形成する。これらの磁場は、選択されたセルに記憶されるバイナリ情報に応じて、選択されたセルのフリー層１０２の磁化を新たな方向に切り換えることができる十分な大きさとなるようにプログラムされる。

一般に、ＧＭＲおよびＴＭＲはいずれも、フリー層１０２およびピン層１０５の磁化方向が平行である場合に低い抵抗をもたらし、磁化方向が逆平行である場合に高い抵抗をもたらす。ＴＭＲデバイスにおいては、電子がバリア層を通り抜けなければならないため、層平面に対して垂直にセンス電流を印加しなければならない（ＣＰＰ、平面に対して垂直な電流）。ＧＭＲデバイスにおいては、センス電流が、通常、層の面内で流れる（ＣＩＰ、面内電流）。それにもかかわらず、急速に絶え間なく続く小型化に支えられて、ＭＲＡＭをＣＰＰ ＴＭＲに基づかせる可能性があり得ると思われる。

最近、モトローラは、米国特許第６５４５９０６号に記載されるような、また、図４に示されるようなトグル（またはスピンフロップ）ＭＲＡＭセルと呼ばれる新規なＭＲＡＭ概念を導入した。この概念においては、従来のＭＲＡＭセルの単一のフリー磁性層１０２が、（ほぼ）バランスがとれた人工反強磁性（ＡＡＦ）構造体２２０に取って代えられているが、積層体の残りは概ね変えられていない。以下では、このＡＡＦ構造体をＡＡＦフリー積層体２２０と称する。ＡＡＦフリー積層体２２０は、複数のＮ個（Ｎは１よりも大きい整数）の強磁性層から成り、図４に示される実施例では２つの強磁性層Ｆ_１，Ｆ_２から成っている。これらの隣り合う２つの強磁性層Ｆ_１，Ｆ_２は、薄い非磁性層、好ましくはＲｕ層である中間層２２１によって分離されている。中間層２２１の厚さは、２つの隣り合う強磁性層Ｆ_１，Ｆ_２間に反強磁性結合が存在するように調整され、これにより、ゼロまたは小さい磁場において強磁性層の磁化が逆平行にされる。磁性層Ｆ_１，Ｆ_２の厚さは、ＡＡＦフリー積層体２２０の正味の磁化がほぼゼロになるように選択される。

この概念の重要な特徴は、ＡＡＦフリー積層体２２０のバランスに起因して、このＡＡＦフリー積層体２２０が正味の磁気モーメントを何ら（ほとんど）有していないという点である。これは、第１の磁性層Ｆ_１の磁気モーメントｍ_１＝Ｓ・ｔ_１・Ｍ_１（ＭＴＪ面積Ｓと、層厚ｔ_１と、強磁性層Ｆ_１の飽和磁化Ｍ_１との積）と第２の磁性層Ｆ_２の磁気モーメントｍ_２とがほぼ等しく（ｍ_１＝ｍ_２）且つこれらの磁気モーメンドが逆平行であり、したがって、互いに打ち消し合うからである。印加される外部磁場がゼロにおいて、モーメントは、図５の左側に示されるように、ＭＴＪ素子の容易軸方向ＥＡに合わせられる。図５において、素子中の実線矢印および破線矢印は、ＡＡＦフリー積層体２２０の上側および下側の磁性層Ｆ_１，Ｆ_２のそれぞれの磁気モーメントを表わしている。強磁性層Ｆ_１，Ｆ_２の磁気モーメントは、反強磁性的に結合されて磁化対を形成する。スピンフロップ磁場を上回る磁場が容易軸方向と異なる特定の方向でＭＴＪ積層体に対して印加されると、磁気モーメントが「フロップ」して、（図５の右側に示されるように）磁気モーメントのベクトル和が印加磁場方向に合わせられる。いわゆるスピンフロップ状態は、ゼーマンエネルギ（外部磁場）と反強磁性結合エネルギとの間の微妙なエネルギバランスに基づいている。

ＭＴＪ積層体全体の抵抗は、ＡＡＦフリー積層体２２０の下側磁性層Ｆ_２の磁化方向２２２とピン層１０５の磁化方向との間のそれぞれの方向に依存しており、メモリ状態を規定するために使用される。ＡＡＦフリー積層体２２０は、十分に高い回転磁場が印加される場合にのみ（第１の論理状態と第２の論理状態との間、例えば０と１との間で）切り換えることができる。この回転磁場は、２つの連続するパルスをワード線およびディジット線を介して送ることにより生成される。これらのパルスは、米国特許第６５４５９０６号に記載されるように、経時的に僅かに変化するが、依然として重なり合っている。２つの線は、互いに対して直交しており、好ましくはＭＴＪ積層体の容易軸に対して４５°の角度を成している。一連の２つのパルスは、フリーＡＡＦ積層体２２０の磁化対を古い方向から新しい方向へと時計周りあるいは反時計周りに連続的に回転させる回転磁場を形成する。選択されていないセルは、せいぜい一方のパルスだけに晒され、パルス終了後に緩和して当初の位置へと戻る。この書き込みプロセスを用いると、選択されていないセルは切り換わらない。これは、選択されていないセルがエネルギバリアの最大値を通らなかったからである。

本発明者等は、磁場センサとして使用するために従来のタイプおよびトグルタイプの両方のＭＴＪデバイスを使用できること或いは適合させることができることを認識した。これらのデバイスは、例えば電源電流やＩＤＤ電流等の導体素子を流れる電流の非接触測定（非接触とは導体素子に対して非接触ということ）など、多くの用途を有している。これは、任意の種類のＣＭＯＳチップまたは他のチップ内にあっても良い。無論、ＭＲＡＭチップ内に実装することもできる。ＭＲＡＭセルにおいて使用される同じ製造技術を殆ど変更することなく使用して、本発明の実施形態に係る集積電流センサを形成することができる。これらのセンサは、その実施に余分なマスクや余分なプロセスステップを伴わないため、ＭＲＡＭチップまたは内蔵ＭＲＡＭを有するチップにおけるＩＤＤｘ試験および電源ピン試験に特に適している。

ＡＡＦフリー積層体２２０の正味の磁化がゼロであるため、トグルタイプのメモリセルは、外部磁場に影響されず、そのため更に頑強になる。ＭＲＡＭにおけるこの利点は、センサ用途においては逆に不利となる。外部磁場に影響されないため、この積層体から形成される磁気センサの感度は、著しく低下し、従来のＭＲＡＭ積層体よりも１〜２位数低く見積もられる。それにもかかわらず、本発明者等は、そのような積層体も後述するように磁場センサとして使用でき或いは適合させることができることを認識した。

ＣＭＯＳ回路、例えば図６Ａに示されるＣＭＯＳインバータにおいて、ＩＤＤは高い電源レベルＶｄｄから低い電源レベルＶｓｓへと流れる電流である。回路内にデジタル移行が存在しないことを意味する零入力状態とも呼ばれる待機状態に回路があるとき、ＩＤＤ電流は、安定であり、零入力ＩＤＤ電流または簡単にＩＤＤＱ電流と呼ばれる小さな値を有している。例えばＶｉｎがローからハイへ変化し、したがって、Ｖｏｕｔがハイからローへ変化する（図６Ｂの上部）など、任意のデジタル移行が回路内で行なわれている場合には、ＩＤＤ電流は、過渡ＩＤＤ電流または簡単にＩＤＤＴ電流と呼ばれる最大値まで立ち上がる（図６Ｂの中央部および下部）。そして、移行後、ＩＤＤ電流は、再び元の零入力ＩＤＤＱレベルまで下がる（図６Ｂの中央部）。前述した状況は、回路に不具合が無い場合に起こる。ゲート酸化物短絡、フローティングゲート不良、例えば図６Ａにおいて並列レジスタＲｐにより示されるような橋絡の不良など、何らかの不具合が存在する場合には、図６Ｂの下部に示されるように、移行後のＩＤＤＱの著しい増加が観察される。移行後のＩＤＤＱ電流を監視することにより、回路の不具合を容易に検出することができる。

ＩＤＤＱは、非常に良好な試験方法であることが分かってきており、今までのところ、他の方法によって検出されない多くの障害を扱うことができる。

ＩＤＤＱ試験の改善された方法はデルタＩＤＤＱ方法である。デルタＩＤＤＱ試験方法においては、多くの試験パターンが回路のデジタル入力に送られ、ＩＤＤＱが監視されて比較される。パターンは、全ての内的な正味の数量の値（トグル）を変えることを保証するように形成されている。１つのパターンの平均値と他のパターンの平均値との間の差はΔＩＤＤＱと呼ばれる。任意のΔＩＤＤＱ値が既知の正常値から大きく外れている場合には、回路に欠陥があると判断できる。

両方の方法においては、デルタＩＤＤＱ方法における電流範囲が回路のサイズに応じてｍＡ範囲あるいはそれ以上となり得る場合であっても、電流分解能は数μＡ以下であることが好ましい。ＩＤＤＱ試験に関するより多くの情報は、参照することにより本願に組み込まれるＢｒａｍ Ｋｒｕｓｅｍａｎ等による「Ｔｈｅ ｆｕｔｕｒｅ ｏｆ ｄｅｌｔａ ＩＤＤＱ ｔｅｓｔｉｎｇ」（試験会議２００１の議事録、１０１〜１１０頁）において見出すことができる。

本発明の一実施形態に係るセンサの基本的な原理が図８に示されている。図８に示されるように、センサは、３つの層、すなわち、フリー磁性層１０２と、トンネルバリア１０３と、ピン層すなわち固定磁性層１０５とを有している。フリー磁性層１０２および固定磁性層１０５の両方は層の積層体を備えていても良い。測定される電流Ｉ_ｘは、ＭＴＪセンサ素子２１０の下側に配置された導線２００を通じて送られる。センサ素子２１０は、従来の絶縁層（図８には示されていない）を使用して導体２００から電気的に絶縁されている。以下で詳細に説明するように、センサ素子２１０は導体２００の軸に沿って延びている。センサ素子２１０は、ＭＲＡＭセルと全く同じ方法でパターン化することができ、また、メモリ配列を含む領域の外側に配置されていても良い。電流Ｉ_ｘによって形成される磁場は、センサ素子２１０のフリー層１０２の磁化方向を回転させ、これはセンサ素子の抵抗変化によって検出することができる。抵抗を測定するために、センス電流Ｉｓが素子２１０を通じて送られる（上から下へと送られる）。

同様の原理を使用するにもかかわらず、ＭＲＡＭセルと本発明の実施形態に係る電流センサは、図９Ａおよび図１０Ａに示されるように異なる特性を有している。それぞれの場合において、磁性層の対応する方向が図９Ｂおよび図１０Ｂに示されている。図９Ａは、ＭＲＡＭメモリセル構造体における抵抗−磁場特性を示している。ＭＲＡＭセルにおいては、フリー層の磁気抵抗ループ（ＭＲループ）が比較的大きな保磁力（ほぼ数十Ｏｅ程度）をもつ四角形となり且つ２つの異なる残留磁気状態を有していることが望ましい。また、ループの中心がゼロ磁場になければならない。一方、図１０Ａに示されるように、電流センサにおける特性は全く異なっている。電流センサは、一方では、できるだけ大きく磁場に影響され易い勾配のある特性を有していなければならず（高感度）、他方では、小さなヒステリシスを有していなければならず、あるいは、ヒステリシスを有していてはならない。ループの中心がゼロ磁場である必要はない。用途に応じて中心点を選択することができる。例えば、測定された磁場の方向と反対の方向に中心点をずらすことができ、それにより、広範囲に及ぶ一方向電流を測定する場合に、その検出される範囲が広げられる。

素子の磁気的挙動の幾何学的な依存性を利用することにより、所望の特性を有するセンサを形成することができる。ＭＲＡＭにおいては、前述したヒステリシスループを得るため、図９Ｂに示されるように、フリー層の容易軸は、固定された磁化の方向と平行でなければならない。図９Ｂおよび図１０Ｂにおいては、明確にするため、フリー層およびピン層が僅かにオフセットして示されている。実際には、これらの層は、互いに上下に積層され、薄い絶縁層（トンネルバリア）によって分離されていなければならない。容易軸は、素子を細長い形状にパターン化し、それにより長手方向（引き延ばされた方向）で形状異方性を引き起こすことにより得ることができる。書き込み中、素子を切り換えるための必須の印加磁場成分である容易軸磁場は、容易軸に沿って方向付けられる。

センサ構成において、フリー層の容易軸（通常、長手方向）は、図１０Ｂに示されるように、固定された磁化に対して０°〜１８０°の角度を成していなければならず、好ましくは４５°〜１３０°の角度を成していなければならず、より好ましくは固定された磁化に対して略垂直でなければならない。測定電流Ｉ_ｘのための導体２００は、この容易軸と平行であることが好ましく、これにより、容易軸に対して垂直な磁場が形成される。Ｓｔｏｎｅｒ−Ｗｏｈｌｆａｒｔｈ理論から良く知られているように、単一磁区の磁気要素（ｓｉｎｇｌｅ−ｄｏｍａｉｎ ｍａｇｎｅｔｉｃ ｅｌｅｍｅｎｔ）のヒストリシスループは、それがその容易軸に対して垂直に向けられた磁場に晒される場合、ヒステリシスを有さない。しかしながら、測定電流Ｉ_ｘが容易軸と所定の角度を成して方向付けられることを排除するものではない。そうとはいえ、殆どの場合、平行な配置が最適な選択である。

また、ヒステリシスを更に抑えるため、センサは、例えばヒステリシスを更に抑制するためのデバイスの近傍の第２の電流導体によって形成される更なるｄｃ磁場（数Ｏｅ）に晒されても良い。更なる磁場の方向が、測定される磁場に対して略垂直となるように、したがってフリー層の容易軸と略垂直になるように、第２の電流（二次電流）がアレンジされる。更なる磁場は、フリー層の内側の磁化のコヒーレントな回転を安定させ、そのため、領域壁動作（ｄｏｍａｉｎ ｗａｌｌ ｍｏｔｉｏｎ）によって引き起こされるヒステリシスが抑制される。特性曲線の中心点をずらすため、したがって、センサの測定範囲をずらすため、測定される磁場に対して更なる磁場の方向が略平行となるように第２の電流を加えることができる。

また、センサは、第２の電流導体によって形成される更なる交流磁場（交番磁場）に晒されても良い。更なる交流磁場は、測定される磁場を調節するため、したがってセンサ信号を調節するために使用される。適切なポスト信号処理方法を使用することにより、信号を抽出することができ、これにより、信号対雑音比を大きく向上させることができる。

図１１は、電流センサ（ホイートストーン）ブリッジの転移特性（電圧−電流）の測定値を示している。センサブリッジの各素子は、サイズが６．５×８μｍ^２のＴＭＲ素子である。センサ面と導体２００の上端との間の距離は１５０ｎｍである。導体の断面積は６．５μｍ（横）×０．３５μｍ（縦）である。ホイートストーンブリッジに対して印加される電圧は４００ｍＶである。図１１に示される特性曲線の傾きから、１．７ｍＶ／ｍＡというこのセンサの感度を得ることができる。ＩＤＤｘ試験においては、２μＡの所要の分解能により、３．４μＶの変化が生じる。従来の原理に従う増幅器を用いると、ノイズに圧倒されることなく、この変化を容易に分解することができる。

センサ素子２１０のサイズは、おおよそ、測定される電流を運ぶ導体２００の幅によって規定される。素子２１０にわたって磁場が比較的均一になるように、センサ素子２１０の幅は導体２００の幅以下であることが望ましい。一方、導体２００の幅は、センサ素子２１０において十分な磁場を形成するように選択されなければならない。図１２は、センサ素子２１０において形成される磁場に関して導体の幅と導体−センサ距離との間の関係を示している。導体２００は３００ｎｍの厚さを有しており、電流は１０ｍＡである。一般的に言えば、導体２００の幅が小さくなればなるほど、また、導体２００−センサ素子２１０間の距離が短くなればなるほど、センサ素子２１０において形成できる磁場が大きくなる。例えば、数ｍＡ範囲以下の測定が必要な場合、センサ素子２１０を駆動するのに十分な磁場を得るには、導体２００の幅は約２μｍよりも大きくてはならない。導体２００の厚さは約３００ｎｍに設定され、導体２００とセンサ面との間の距離は約１５０ｎｍであり、これらの値は現実的で実用的な値である。したがって、センサ素子２１０の幅は導体２００の幅よりも大きくてはならないため、センサ幅も２μｍより小さくなければならない。

センサ素子２１０の長さは、感度およびヒステリシスの要件によって決まる。アスペクト比が小さければ小さいほど、得られる感度は大きくなる。理想的には、センサ形状は、最大の感度を得るために円形を成しているほうが良い。しかしながら、感度はヒステリシスの対抗因子である。すなわち、アスペクト比が小さくなればなるほど、ヒステリシスは大きくなる。ヒステリシスを減少させるためには、導体の方向に沿って幾らかの異方性を生じさせて磁気モーメントを安定させることが必要である。最も簡単な方法は、素子を引き延ばして、いわゆる「形状異方性」を使用することである。実際には、顕著なヒステリシスを伴うことなく比較的高い感度を有するためには、アスペクト比の妥協値は約５−７（約１〜数ミクロンの幅を有する素子において有効）であることが分かっている。

センサ素子のピン層（または、硬質基準層）は、所定の正味磁化を有する単一の強磁性層から成っていても良く、あるいは、正味磁化がほぼゼロの人工反強磁性（ＡＡＦ）積層体から成っていても良い。ＡＡＦ積層体は、一般に、非磁性層（例えばＲｕ）を介して反強磁性結合される２つの強磁性層（例えばＣｏＦｅ）から成っている。この積層体は、実際には、単一のピン層と同等であるが、層の強い反強磁性的相互作用に起因してより頑強である。また、フリー層においては、例えば静磁気的に結合された構造体や反強磁性結合されたＡＡＦ構造体など、ＣＭＯＳノードに向かうＭＲＡＭの拡張性を高めるために導入された材料系にしたがって、高性能な層状構造体を使用できることに留意すべきである。

図１３は、メモリセルにおける、ピン（硬質基準）層としてのＡＡＦ積層体の磁化方向およびフリー（軟質記憶）層の磁化方向を示しており、また、図１４は、センサにおける対応する層の磁化方向を示している。これらの図においては、簡単のため、ＡＦＦ積層体の非磁性中間層および絶縁トンネルバリア層が示されていない。図１２および図１４は、形状異方性、言いかえれば延伸がセンサにおける外的印加磁場Ｈ_{ｅｘｔｒｅｍｅ}に対してどの程度直交しているかを示しているが、この異方性は従来のメモリセルにおいては外的印加磁場に対して平行である。また、これにより、転移曲線に傾きが生じる。図１４では、センサ構成において交差異方性形態が得られており、これにより、軟質層および基準層の磁化が互いに直交する安定した磁化形態（おおよそ、ゼロ磁場において）が可能となる。

図１４の場合のような構造を有するセンサ素子における計算された特性の幾つかの例が図１５〜図１８のグラフに示されている。抵抗−磁場強度を描いたグラフが示されている。図１５は、参照の目的で、メモリセルにおける抵抗−磁場強度を示している。図示のように、ゼロ磁場付近の感度は低く、ヒステリシスが存在している。この例は、１８０×１２０ｎｍ^２の矩形状の層を使用した。ＭＲＡＭはＣｏＦｅ−Ｒｕ−ＣｏＦｅの基準積層体を有しており、この基準積層体において、２つのＣｏＦｅ層の厚さはそれぞれ１．７５ｎｍおよび２．２５ｎｍであり、ＮｉＦｅから成るフリー層の厚さは５ｎｍである。

図１６は、図１５に関して前述したメモリセルとして構成され且つ１２０×１８０ｎｍ^２の寸法を有する第１のセンサデバイスにおける抵抗−磁場強度のグラフを示している。センサ構成において、基準積層体の磁性層ＣｏＦｅは、フリー層の容易軸と直交する方向に固定されており、その固定方向で磁場が印加される。

楕円の場合、形状異方性は、以下の異方性磁場によって与えられる。
Ｈ_Ｋ＝４π（ｔ・Ｍ）（η_ｙ−η_ｘ）／ｗ
ここで、（ｔ・Ｍ）は、フリー層の厚さと飽和磁化との積であり、また、（η_ｙ−η_ｘ）は、アスペクト比ｌ／ｗの単調増加関数であり、ｌ／ｗ＝１（円）の場合に０の値をとり、ｌ／ｗ＝∞の場合に１の値をとる。以下に与えられるような数において、Ｈ_Ｋ＝１６０Ｏｅである。そして、センサ感度が信号に関連付けられる。一例として、例えば使用できるＴＭＲ信号が４０％の磁気トンネル接合を挙げると、推定される感度は以下のとおりである。
感度＝ＴＭＲ［％］／（２．Ｈ_Ｋ）

与えられた例においては、０．１２５％／Ｏｅの感度がある。なお、この感度は、センサの幅ｗを増大させることにより高めることができる。有効磁場感度は、取り出される電圧信号から推定することができる。約２００ｍＡのバイアスにおいては、４０％ＴＭＲ信号によってΔＶ＝８０ｍＶとなり、この値から、感度は、増幅前に２５０μＶ／Ｏｅとなるように計算される。ＭＲＡＭメモリセル構成の場合と同様に、センサ素子の全体にわたって電圧Ｖ_ｂｉａｓを固定するために、電圧クランプトランジスタを加えることができ、また、結果として生じる電流変化ｉ_{ｓｅｎｓｅ}を増幅することができる。１０キロオームの磁気トンネル接合においては、最大電流変化が８．３μＡであり、例えばＲ_ｌｏａｄ＝５０キロオームにおいて、ΔＶ＝４１５ｍＶである。

図１７は、第２のセンサデバイスにおける抵抗−磁場のグラフを示している。デバイスは７００×５０００ｎｍ^２の寸法を有している。デバイスは、２．０〜２．５ｎｍのＣｏＦｅ−Ｒｕ−ＣｏＦｅから成る基準積層体と、５ｎｍのＮｉＦｅから成る軟質層とを有している。全ＭＲ比率が４０％であるとすると、センサの感度は０．４％／Ｏｅであると計算することができる。

最後のステップでは、電流ラインの磁場生成を考慮することができる。この問題は、図１２に示されるような幾何学的形状に大きく依存している。ＭＲＡＭ構成における一般的な値は、ｍＡ電流当たり、数Ｏｅの磁場生成である。磁場生成が５Ｏｅ／ｍＡであるとして、先の結果を用いると、それにより、有効電流感度は約６．５ｍＶ／ｍＡとなる。図１８に示されるような例においては、２４０×３６０ｎｍ^２の矩形状のセンサを使用すると、Ｈ_Ｋ＝５０Ｏｅの場合、同じ前提の下、電流感度は約２１ｍＶ／ｍＡとなる。

要するに、実験および理論考察の両方から、Ｗａｌｋｅｒ等による「Ａ ｐｒａｃｔｉｃａｌ Ｂｕｉｌｔ−ｉｎ Ｃｕｒｒｅｎｔ Ｓｅｎｓｏｒ ｆｏｒ ＩＤＤＱ Ｔｅｓｔｉｎｇ」（ＩＴＣ２００１、研究論文１４．３）またはＧｉｏｖａｎｎｉ Ｂｕｓａｔｔｏ等によるＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｌｉａｂｉｌｉｔｙ ４３ （２００３年） ５７７−５８３頁において記載されるような現在のＭＡＧＦＥＴデバイスにおけるよりも約２位数大きい数ｍＶ〜数十ｍＶ／ｍＡの範囲の信号を生み出すことができる。言いかえれば、μＡレベルの電流変化により、μＶ〜数十μＶの範囲で信号が変化する。

本発明の更なる実施形態において、上記電流検出デバイスを備える集積回路装置には、電流検出デバイスの感度を高めるための或いは測定される磁場の生成を促進させるための特別な手段が設けられても良い。

本発明の一実施形態においては、同じ電流が電流導体によって運ばれるセンサレベルで更に強力な磁場を生成するための手段が設けられても良い。そのような手段は、例えば、相互接続ライン等の少なくとも１つの水平導電構成要素と共に、ビア（バイア）等の少なくとも１つの垂直導電構成要素を使用することであっても良い。垂直導電構成要素および水平導電構成要素は、Ｌ形状の導体構造を形成するように接続され、あるいは、その角部が電流検出デバイスに隣接して配置される少なくともＬ形状導体部分を含むように接続される。

これを得るための方法の例を以下に示す。

第１の例としては、水平相互接続ライン４０が垂直ビア４１に接続され、それにより、Ｌ形状構造体４２が形成される（図１９）。図１９の左側は斜視図を示しており、図１９の右側は垂直断面図を示している。このＬ形状構造体４２は、測定される電流Ｉ_ｘのための導電経路として使用される。電流検出デバイス２１０はＬ形状構造体４２の角部４４の近傍に配置されている。Ｌ形状構造体４２を通じて電流が流れると、ビア４１および水平相互接続ライン４０の両方が右手の法則にしたがって電流検出デバイス２１０の位置で同じ方向の磁場を形成するため、電流検出デバイス２１０で測定される合成磁場は、真っ直ぐな水平の導体しか有さない従来の構成における磁場のほぼ倍になる。垂直導電構成要素すなわちビア４１は、利用可能なパターニング技術に応じて、電流検出デバイス２１０のできる限り近くに配置されることが望ましい。ビア４１の上端は、測定下で電流経路に連結する任意の上側相互接続レベルに対して接続することができる。

第２の例としては、図２０に示されるように、第１の例の構成に対してリング形状の磁束集結体５０が加えられる。リング形状の磁束集結体５０は切れ目５１を有しており、電流検出デバイス２１０は、リング形状の磁束集結体５０の開放された切れ目５１内に配置されている。

磁束集結体５０は、ダミーＭＴＪであっても良く、例えばビア４１の周囲でパターン化されても良い。電流検出デバイスの近傍に配置されたリング形状のダミーＭＴＪのフリー層は、より多くの磁束を電流検出デバイスへ集束させることにより検出限界を低くするための磁束ガイドとして使用することができる。リング形状の磁束集結体５０は、垂直ビア４１の周囲に形成される円形磁束線を、検出デバイス２１０が配置されているリングの切れ目５１に集束させる。また、切れ目５１の近傍の磁束集結体５０の領域も、水平導体ライン４０によって形成される磁束線を部分的に集束させる。磁束集結体５０を使用すると、磁束密度、したがって検出デバイスにおける磁場強度を大幅に増大させることができる。検出デバイス２１０の縁部と切れ目５１の「柱」との間の距離は、技術の可能性に応じて、できる限り短くなければならない。

図２０の左上には、磁束集結体５０が設けられたＬ形状構造体４２の斜視図が示されている。磁束集結体５０の層は、検出デバイス２１０の層に対応しており、したがって、本発明においては集積ＭＲＡＭセルの層にも対応している。検出（フリー）層１０２と、絶縁層（トンネルバリア１０３）と、ピン磁性層１０５と、ピン層の磁化を所定の方向（交換バイアス方向）に固定するために使用される反強磁性層１０７とが存在する。図２０に示される実施例においては、キャップ層２４１も存在する。簡単のため、これらの層だけがＭＴＪ積層体中に示されている。実際には、ここでの動作原理に関連しない更に多くの層が存在していても良い。磁束集結体５０のフリー層（検出層１０２）は、その磁化が自由に回転できるため、磁束集結体５０の切れ目５１に配置された検出デバイス２１０のための磁束ガイドとしての機能を果たすことができる。磁束集結体５０のピン層１０５は、その磁化が固定されているため、測定中の磁束変化に影響を及ぼさない。

本構成によれば、余分な処理ステップを何ら伴うことなく、検出デバイス２１０のための磁束集結体５０を形成することができるため、ＭＲＡＭチップへの集積等の用途に適している。

図２０の右上には、図２０の左上に示された構造体の断面図が示されている。

図２０の右下は、磁束集結体５０を有するＬ形状構造体４２の平面図を示している。効率を良くし且つ切れ目５１で生成される磁場を均一にするため、磁束集結体５０は、検出デバイス２１０よりも大きい幅を有していることが好ましい。磁場集結体５０の透磁率は、その幾何学的形状を変えることによって調整することができる。磁場集結体５０のアスペクト比は、測定される磁場範囲で完全に飽和されないが磁束を集束できる十分に大きい透磁率を有するように選択されなければならない。磁束集結体５０は、検出デバイス２１０のできる限り近くでパターン化されなければならないが、検出デバイスからは依然として電気的に絶縁されなければならない。磁束集結体が近くなればなるほど、磁束ガイド効率が高くなる。無論、最小間隔は、使用されるリソグラフィ分解能およびエッチング技術によって決まる。

図２１に示される第３の例としては、第１の例の構成に対して第２のビア６０が加えられることにより、Ｕ形状構造体６１が形成される。Ｕ形状の導電経路は、検出デバイス２１０を包み込み、部分的にループを形成する。このＵ形状構造体６１を用いると、検出デバイス２１０で形成される磁場は、測定される同じ電流Ｉ_ｘに関し、真っ直ぐな導体しか有さない従来の場合と比べて約３倍となる。検出デバイス２１０は、このＵ形状構造体６１の中心に配置されることが好ましく、Ｕ形状構造体６１の３つの部分４１，４２，６０から等しい距離で離間されていることが好ましい。ビア４１，６１の上端は、測定下で電流経路と結合し合う任意の上側相互接続レベル（図示せず）に対して接続される。

図２２に示される第４の例として、ダミーＭＴＪから形成されたダブルリング磁束集結体７０が、第３の例の２つの垂直ビア４１，６０の周囲に加えられる。検出デバイス２１０は磁束集結体７０の切れ目７１に配置される。ビア４１と、検出デバイス２１０の下側の水平ライン４２と、ビア６０とから成る導電経路は、ダブルリング磁束集結体７２，７３の２つの穴に貫通されている。例えばビア４１からビア６０へとＵ形状導電経路６１を通じて電流Ｉ_ｘが送られると、この電流Ｉ_ｘは、磁束集結体７０によって集束される円形の２つの磁束線群７４，７５を検出デバイス２１０の平面上に形成する。この場合、一方の磁束線群７４は、ビア４１に対して反時計回りに回転し、他方の磁束線群７５は、ビア６０に対して時計回りに回転する。これらの磁束線群はいずれも切れ目７１で同じ方向を有しており、したがって、検出デバイス２１０における磁束密度は、与えられた第２の例と比べて２倍の強さになる。これは、感度および低い検出限界に関しては、４つの中で最も良い例である。なぜなら、同じ電流Ｉ_ｘが導電経路を通じて送られた場合、この例がセンサ位置で最も強い磁場を与えるからである。構成は複雑になるが、余分な処理ステップを何ら必要とせず、マスクの構成を変更するだけで済む。

他の実施形態においては、ダミーＭＴＪタイプの磁束集結体５０，７０を、軟質磁性層から形成され且つＭＴＪ積層体とは別個にパターン化される専用の磁束集結体に取って代えることができる。この場合には、余分な処理ステップが必要になる。しかしながら、その代わり、磁束集結体の効率が更に良くなるかもしれない。これは、最も効率的な磁束集結体が少なくとも１０ｎｍの厚さを有していることが分かっており、一方、ＭＴＪのフリー層が約４〜５ｎｍの厚さしか有していないが、この厚さにおいて効果を有し始めるからである。

デバイスの抵抗を測定している検出回路を使用して、様々な実施形態におけるセンサを読み取ることができる。そのような検出回路の例を以下に説明する。

また、ゼロ化（ｎｕｌｌｉｎｇ）モードフィードバックモードが適用されても良い。そのようなシステムでは、大きさが時間的に変化する反対の磁場が磁場センサの場所に生成され、これにより、センサによって測定される局所磁場の全体がゼロにされる。電気的なフィードバック信号自体は、センサモジュールの直接に出力される信号であっても良い。ゼロ化は、センサ作用点がゼロ磁場に限られないが一般にゼロ磁場に固定されているという利点を有している。結果として、電流センサの測定範囲を広げることができ、その線形性を向上させることができる。また、ヒステリシス効果を抑制することもできる。ゼロ化は、従来のＭＲＡＭ概念を使用して構成される電流センサにおいて、また、同じバランスがとれた（平衡型）ＡＡＦフリー積層体をトグルタイプのＭＲＡＭセルと共有する電流センサにおいて実施することができる。

更なる実施形態においては、トグルＭＲＡＭセルと同じＭＴＪ積層体を共有する電流センサにおいて異なるゼロ化概念が導入される。この実施形態の背後にある原理が図２３に示されている。検出デバイス２１０（すなわち、ＭＴＪ素子）は、第１の導体ライン９０と第２の導体ライン９１との間に配置されている。すなわち、一方の導体ラインが検出デバイス２１０の下側に位置し、他方の導体ラインが検出デバイス２１０の上側に位置している。ＭＴＪ素子は２つの導体ライン９０，９１から電気的に絶縁されている。２つのライン９０，９１は、毛出デバイス２１０の容易軸に対して対称に配置されている。すなわち、２つのラインのそれぞれは、検出デバイス２１０の容易軸と同じ角度αを成している。角度αは、３０°〜９０°の間の任意の値を有していても良いが、現在のＣＭＯＳデザインルールに適合させるために４５°または９０°であることが好ましい。第１の導体ライン９０、例えば物理的に検出デバイス２１０の下側に配置された導体ラインは、測定される電流（Ｉ_ｘ）のために使用され、第２の導体ライン９１、例えば物理的に検出デバイス２１０の上側に配置された導体ラインは、逆電流（Ｉ_２）のために使用される。しかしながら、他の実施形態において、導体ライン９０，９１の配置は、測定される電流Ｉ_ｘを運ぶために上側の導体ラインを使用でき且つ逆電流Ｉ_２を運ぶために下側の導体ラインを使用できることを意味するアップサイドダウンであっても良い。

検出デバイス２１０の上端電極および下端電極（図示せず）は、２つの導体ライン９０，９１から電気的に絶縁されるとともに、フィードバック回路８０（図２４に示されている）に対して接続される。フィードバック回路８０は、第２の導体ライン９１中で逆電流Ｉ_２を流す。

測定中において、電流Ｉ_ｘは、フリー積層体２２０のＡＡＦ磁化対を時計回りに回転させる傾向にある第１の磁場Ｈ_１を検出デバイス２１０上に形成し、一方、電流Ｉ_２は、フリー積層体２２０の磁化対を反時計回りに回転させようとする第２の磁場Ｈ_２を生じさせる（図２３参照）。第１および第２の磁場が等しい場合、すなわち、Ｈ_１＝Ｈ_２である場合には、合成磁場Ｈが容易軸の方向に向けられ、また、合成磁場Ｈの大きさが容易軸方向でスピンフロップ磁場を越えない場合には、フリー積層体２２０の磁化対が回転されず、したがって、フィードバック回路８０においてＭＲ変化が観察されない。スピンフロップ磁場Ｈ_ｆｌｏｐは、人工反強磁性体の一軸異方性磁場Ｈ_Ｋおよび飽和磁場Ｈ_ｓａｔの関数である。すなわち、Ｈ_ｆｌｏｐ＝ｓｑｒｔ（Ｈ_Ｋ×Ｈ_ｓａｔ）である。スピンフロップ磁場に関する詳細は米国特許第２００４／０１２０１８４号において見出すことができる。合成磁場Ｈがスピンフロップ磁場を越えないように、測定された電流範囲に応じて、各導体ライン９０，９１と容易軸との間の角度αを正確に選択しなければならない。すなわち、以下の条件、つまり、ｃｏｓα＜Ｈ_ｆｌｏｐ／（２×Ｈ_１）といった条件が満たされなければならない。フィードバック回路８０は、検出デバイス２１０の出力信号を読み取ることによって第１および第２の磁場Ｈ_１，Ｈ_２を釣り合わせようとするべく構成されている。すなわち、フィードバック回路８０は、検出デバイス２１０のＭＲ変化がゼロを保つように第２の導体ライン９１中に電流Ｉ_２を流そうとする。したがって、第２の導体ライン９１と直列に接続された負荷抵抗器Ｒ_Ｌの電圧降下は、第２の導体ライン９１を通じて流れる電流Ｉ_２に比例し、その結果、測定され且つ第１の導体ライン９０を通じて流れる電流Ｉｓに比例し、検出デバイス２１０の出力として使用することができる。フィードバック回路８０からの出力を抽出する任意の他の方法も可能である。

この実施形態に係る構成の斜視図が図２５に示されている。

提案された実施形態は、以下の利点を与える。
− 測定範囲が広い。これは、磁化対の回転によって範囲が限定されないからである。
− 測定範囲内で線形特性をもつ。これは、測定範囲内で出力がＩ_２に比例し、また、Ｉ_２もＩ_ｘに完全に比例しているからである。
− ヒステリシスが無い。これは、磁化が大きく回転しないからである。
− 処理ステップが変わらず、したがって、余計なコストがかからない。

本発明に係る構成の他の実施形態が図２６に示されている。上側導体ライン９１は、検出デバイス２１０に近接して配置される２つの垂直ビア８５，８６に接続されており、これにより、Ｕ形状ブリッジ８７が形成されている。Ｉ_２は、下側金属層中の導体８８から、例えば下側導体ライン９０と同じ層から、ブリッジ８７内へと流入するとともに、同じ金属層中または異なる金属層中の導体８９においてブリッジ８７から流出する。Ｕ形状ブリッジ８７の３つの部分８５，９１，８６によって形成される磁場は検出デバイス２１０の位置で合計され、それにより、同じ電流１_２に関し、図２５の構成と比べて約３倍の大きさの磁場が得られる。したがって、この場合、Ｈ_２＝Ｈ_１を得るために、Ｉ_２の所要値は、測定される電流Ｉ_ｘよりもかなり小さい。

更なる実施形態が図２７に示されている。この実施形態においては、上側ライン９１および下側ライン９０の両方がＵ形状ブリッジ８７，１２０の形態を成して構成されている。この場合の感度および低い電流検出限界は更に向上される。

トグルＭＲＡＭ積層体から更に感度が高い電流センサを得るため、本発明の実施形態においては、堆積されたままのトグルタイプＭＴＪ積層体が、センサを含む領域で局所的に改質され、それにより、従来のＭＴＪ積層体センサの場合と同様に、フリー層の正味の磁気モーメントが実際にゼロにならない。したがって、センサ用途に適する従来のＭＲＡＭ積層体をトグルＭＲＡＭ積層体から局所的に再生することができる。

本発明の実施形態においては、ＡＡＦフリー積層体中の磁性層のうちの１つの磁気モーメントを減少させ或いは増大させることにより、センサを含む領域を局所的に改質して、フリー層の磁気モーメントをゼロ以外にすることができる。

ＭＴＪ積層体の堆積直後にリソグラフィステップが行なわれ、図２８に示されるようにセンサを含んでいない領域がマスクで覆われる。したがって、この領域は改質されない。マスクで覆われた領域は、その後のプロセスステップでパターン化されるＭＲＡＭセルを含んでいても良い。

図２８の上側部分は、マスキング材料の堆積後で且つ任意の更なる構造化ステップの前におけるトグルタイプＭＴＪ積層体の平面図を示しており、図２８の下側部分は当該トグルタイプＭＴＪ積層体の垂直断面図を示している。このとき、積層体は、ＡＡＦフリー積層体２２０中の磁性層のうちの１つの磁気モーメントを減少または増大するように改質できる状態となる。ＭＴＪ積層体の改質後、マスキング材料、例えばフォトレジスト２４０が除去される。

ＡＦＦフリー積層体２２０中の磁性層Ｆ_１，Ｆ_２のうちの１つの磁気モーメントを減少または増大させる方法の例を以下に示す。

第１の例として、少なくともＡＦＦフリー積層体２２０の上側の強磁性層Ｆ_１を任意の適当な方法で部分的に又は全体的に除去することができる。最も好ましい除去方法は、エッチング技術、例えばイオンビームエッチング、反応性イオンビームエッチング、スパッタエッチング、プラズマエッチング、ウェットエッチング等である。

例えばＴａから成るキャップ層２４１が最初にエッチングされなければならない。その後、上側の磁性層Ｆ１の少なくとも一部が除去される。理想的には、図２９の上側部分に示されるように、中間層２２１の上側または中間層２２１内でエッチングを止めなければならない。これにより、センサの最も高い感度が保証される。しかしながら、Ｆ１を部分的に除去することもでき、これによりＡＡＦは十分に不安定になる。フリー積層体が３つ以上の磁性層を備えている場合には、１または複数の層の少なくとも一部を除去し、それにより、正味の磁気モーメントがもはやゼロに等しくならない構造体を得ても良い。

最終的に、図２９の下側部分に示されるように、エッチング後、マスキング層、例えばフォトレジスト２４０を除去することができる。チップの全ての製造が終了するまでのＭＲＡＭステップの標準的な部分、すなわち、ＭＲＡＭセル（自動的にそれとともにセンサも）および導体ラインをパターン化するために必要な残りの全てのステップは、これらの余分なステップ後に通常通り行なうことができる。

第２の例として、ＡＡＦフリー積層体２２０の上側強磁性層Ｆ_１の磁気特性は、適当な破壊方法によって部分的に或いは全体的に破壊することができる。この破壊方法により、結果として、材料が磁性体から非磁性体へと変換されなければならない。適した破壊方法の例としては、酸化、イオン注入または拡散によるドーピングを挙げることができる。例えば、上側磁性層Ｆ_１の磁気特性は、酸化により局所的に破壊することができる。酸化プロセスは、キャップ層２４１を貫通して、下側の磁性層Ｆ_１に達し、中間層２２１の上側で止まらなければならない。

また、イオン注入または拡散によるドーピングによって破壊を行なうこともできる。イオン注入は、例えば米国特許第６１５３２８１号に記載されているように良く知られた技術である。注入されるイオンは、例えばＣｒ，Ｏ，Ｎ，Ｎｂ，Ｓｉ等であっても良く、また、注入は、基板に対して垂直な方向で或いは所定の角度をもって行なうことができる。図３０に示される注入プロファイル２６０は浅いことが重要である。これは、低いイオンエネルギを使用して注入量および注入角を最適化することにより実現されても良い。また、注入領域は最上端の磁性層Ｆ_１内に制限されなければならず、これは、注入量を調整することにより行われても良い。

更なる実施形態において、フリー領域２２０の正味の磁気モーメントがゼロにならないようにするための更に他の方法は、例えばエッチング技術等の任意の適当な方法によりキャップ層２４１を除去した後にＡＦＦフリー積層体２２０の上側強磁性層Ｆ_１の上端に対して直接に他の強磁性層Ｆ_３（図示せず）を加えることであっても良い。１つの磁性層を加えることにより、Ｆ_１およびＦ_３を備える複合層の磁気モーメントがＦ_２の磁気モーメントよりも大きくなり、その結果、ＡＡＦ構造体がアンバランスになる。他の方法として、Ｆ_１，Ｆ_２，Ｆ_３から成る層構造全体を一度に堆積させることもできる。したがって、当初は、チップのＭＲＡＭ部分も後で除去されるべき余分な層を有しており、そのため、プロセスの複雑さが増す。ＭＲＡＭがＩＣの主要な機能であるという事実を踏まえると、これは殆どの場合に受け入れられない。

他の実施形態において、フリー領域２２０の正味の磁気モーメントがゼロにならないようにするための他の方法は、ＡＦＦフリー領域２２０の強磁性層Ｆ_１，Ｆ_２間の反強磁性結合を局所的に強磁性結合に（部分的に）変換することであっても良い。これは、ＡＦＦフリー積層体２２０を局所的にアニールし、それにより、Ｒｕ中間層２２１との相互拡散に起因して、磁性層Ｆ_１，Ｆ_２間に強磁性結合領域を生じさせることにより実現されても良い。これは、ＡＦＦフリー積層体２２０中に残留磁気（したがって、正味磁気モーメントがゼロではない）を引き起こす。この実施形態においては、ＭＲＡＭベースラインプロセスの流れの中に余分なマスク層を挿入する必要がない。試験段階中に局所的な加熱を行なうことができる。

この後者の実施形態は、マスクを不要にできるという意味で、先の実施形態と異なっている。アニーリングによってＡＦＦフリー積層体２２０が局所的に変えられても良いことは米国特許第２００４／０１２０１８４号から知られている。これは、最近、トルグ書き込みＭＲＡＭ概念において書き込み電力を減少させるために提案されたものである。米国特許第２００４／０１２０１８４号においては、ＡＦＦフリー積層体２２０が適度な温度でアニールされ、それにより、結合が弱い領域がＡＦＦ２２０中に生じ、その結果、スピンフロップ磁場が低くなる。一般に、そうすることによりサンプル領域の１０〜２０％が改質される。

これらの結合が弱い（反強磁性結合された）領域は、高温でアニールされると成長して、最終的に強磁性層Ｆ_１，Ｆ_２が強磁性結合される領域へと進展することが実験的に観察された。結果として、サンプルは、外的に印加される磁場がゼロにおいて残留磁気（正味の磁場がゼロではない）を示す（図３１参照）。図３１は、４ｎｍのＮｉＦｅ層Ｆ_１と、０．７ｎｍのＲｕ中間層２２１と、他の４ｎｍのＮｉＦｅ層Ｆ_２とを備えるＡＦＦフリー積層体２２０のヒステリシスループを示している。２４０℃で１５分間、アニーリングを行なった。図３１の差し込み図から明らかなように、アニール後、積層体は、ほぼゼロでない残留磁化を進展させている。このことは、膜の少なくとも一部において、強磁性層Ｆ_１，Ｆ_２間に強磁性結合が存在していることを示唆している。

局所的に余分な熱を形成するための特定の手段をセンサ領域中に含めることができる。そのようなステップにおいては、余計な電力が散逸される領域だけが、ＡＡＦ中で拡散プロセスを開始して最終的に結合が弱い領域の生成を開始するのに十分な高い温度を有する。異なる手法は、集束レーザ光を使用して積層体を局所的に加熱することであっても良い。センサがＭＲＡＭ配列の近傍に配置されていないという事実を踏まえると、この目的のためには、かなり粗悪な照明システムで十分かもしれない。

ＭＴＪ検出素子、すなわち、従来のタイプまたはトグルタイプのＭＲＡＭ積層体のいずれかが形成されたら、用途に適するように、検出素子の抵抗を測定するための検出回路として任意の適当な従来の回路を使用することができる。高性能の用途のため、図３２および図３３には、ＭＲＡＭのための読み出し回路と原理的に同じ２つの他の読み出し回路が示されている。図３２に示されるように、バイアストランジスタ３４０を介してセンサ３３０と直列に結合された負荷抵抗器３１０の両端間の電圧を増幅するために、オペアンプ３２０が使用される。図３２において、センサにおけるバイアス電圧は相対的に固定された値（約２００ｍＶ）にクランプされ、また、センサの抵抗の変化が電流の変化を引き起こし、その結果、負荷抵抗器の電圧が変化する。この電圧変化はその後において増幅される。回路の欠点は、センサの抵抗が変化するときにクランプ電圧が幾らか変動してしまうという点である。

図３３には、ＭＴＪメモリ読み出しとの関連で、米国特許第６，２０５，０７３Ｂ１号からの材料を使用する改良された回路が示されている。この構成では、２つのオペアンプが存在する。出力オペアンプ３６０は、バイアス制御オペアンプ３５０の出力を増幅する。また、バイアス制御オペアンプの出力は、バイアストランジスタ３４０の入力部にも供給される。オペアンプ３５０のマイナス入力部にはセンサ両端間の電圧が供給される。この構成において、バイアス制御オペアンプの負のフィードバックは、センサ３３０の電圧をクランプする能動的な方法を可能にし、これにより、信号を更に安定させることができるとともに、読み出し時間を更に速くすることができる。

図３４に示されるように、例えば図３２または図３３に示される回路と似ているセンサモジュール３３０の出力Ｖ_{ｓｉｇｎａｌ}は、所定の閾値との比較を可能にする第２の入力Ｖ_{ｔｈｒｅｓ}を有するセンサ読み出し増幅器４００によって読み出すことができる。図３４において、比較信号（Ｖ_{ｔｈｒｅｓ}）は、制御論理４０２により発生し、また、プログラム可能なレベルであっても良い。その結果として増幅器４００の出力部で得られる（閾値電圧よりも）高い又は低い信号は、基本的にデジタル信号であり、例えばＩＥＥＥ規格１１４９．１にしたがった内部レジスタを使用する境界走査セルを含む境界走査セットアップにより出力ピンへ送ることができることが好ましい（図３４）。

本発明によれば、多数のセンサを使用して、異なるブロックにより費やされる電流を測定し、電流をかなり多く費やし或いはあまり費やさない構成部分を決定することができる。図３５は、加えられたコアブロック４０２の全てが電流センサユニット４０４（コア毎に分布するセンサの組であっても良い）を有しているシステムオンチップ（ＳＯＣ）４００を示している。センサユニット４０４はアクセス手段（好ましくは、図３４におけるような境界走査セットアップ）に接続されている。チェック能力がこのチップの更なる処理機能であっても良い（図示せず）。境界走査により、チェック能力がチップの外側に配置されても良い。ＩＣのその寿命中の消耗を監視することができる。

更に特有の実施例が図３６に示されている。この実施例において、電流センサは、少なくとも１つの処理モジュールまたはコアの電源ライン上に位置されている。配電ネットワークが簡略化された形態で示されているが、この配電ネットワークは、通常、図３５および図３６に概略的に示されるものよりもかなり複雑である。電流センサ４０４の出力は中央タスクスケジューラ７００へ供給される。スケジューラ７００の機能は、異なるモジュールまたはコア４０２の電力消費量に関する情報を集めた後、動的な配電方式に基づいてタスクのスケジューリングを決定することである。スケジューラ７００は、従来のマイクロプロセッサ等の適当な処理装置、例えば内蔵マイクロプロセッサ、または、プログラマブルゲートアレー等のプログラマブルデジタル論理装置、例えばプログラマブルアレー論理、プログラマブル論理アレー、フィールドプログラマブルゲートアレー等で実行するソフトウェアにおいて実施されても良い。コア４０２は、電力を消費する処理ユニットであり、その最大容量で実行しているときに熱くなる場合がある。処理ユニットによる電流（電力）測定に基づいて、より多くの処理負荷をスケジュールすることができる。すなわち、タスクスケジューラ７００は、ロードバランシングを行なうことができる。その後、ローディング制御がコア４０２にフィードバックされる。この機能は、多くの並行処理ユニットを有するシステムにおいて特に有用である。これは、不必要な待ち行列を防止するが、特定のコア４０２で生じる過度な熱も防止できる。また、このようにして電力低減方式が制御され、それにより、アセンブリレベルでの高価な熱伝達策が防止されても良い。他の実施例（図示せず）では、タスクスケジューラ７００を、異なる機能を有する様々な回路、例えば測定ユニットやインタラプトジェネレータに取って代えることができる。そこから、更なる作業のため、例えば他の制御または監視ジョブのために、内部ブロックまたは外部またはソフトウェア環境への接触がなされる。

先の任意の実施形態で説明した電流センサは、多くの種類の集積回路、特にＣＭＯＳ回路およびＭＲＡＭ回路に実装することができる。そのようなセンサの出力を従来の方法に従うスキャンチェーン状態で結合することにより、多くのセンサ出力を集積回路の１または複数の出力へと多重化することができる。そのような集積回路は、従来の消費者機器において、特にラップトップコンピュータや携帯電話等のモバイル機器、および、自動車や航空電子工学のためのＡＢＳ等の安全システムにおいて使用することができる。前述したように、測定される電流によって形成される磁場の強度を検出するためのセンサは、磁気トンネル接合を使用するセンサ素子と検出回路とを有しており、センサ素子は磁場に伴って変化する抵抗を有している。また、センサ素子はトンネル接合を備え、検出回路は、トンネル接合を横切って流れるトンネル電流を検出するようになっている。例えば延伸によって引き起こされる異方性は、磁場に対して所定の角度を成して方向付けられ、好ましくは磁場と垂直に方向付けられる。利点としては高い感度を挙げることができ、そのため、ノイズに殆ど影響されない。また、次世代のＣＭＯＳプロセスと容易に統合することができ、よりコンパクトであるとともに、電力消費が少ない。感度が高いため、後処理をあまり使用せずに済み、モバイル機器等の用途においては電力を節約することができる。用途としては、電流センサ、内蔵電流センサ、ＩＤＤＱ試験を挙げることができ、次世代ＣＭＯＳプロセスにおいても使用できる。請求項の範囲内で他の変形例を考えることもできる。

従来技術のセンサを示している。 従来技術のセンサを示している。 従来のＭＴＪメモリセルを示している。 トグルタイプのＭＲＡＭセルの垂直断面図である。 それぞれ外部磁場が印加されないときの、フリー層としての機能を果たす平衡型人工反強磁性積層体の反応を示している。 ＣＭＯＳインバータを示している。 図６ＡのＣＭＯＳインバータの入力電圧Ｖｉｎがローからハイへ変化するときの、欠陥が無い回路および欠陥がある回路におけるＩＤＤＱ電流を示している。 回路のデジタル入力に対して多くの試験パターンが適用された後に測定されたＩＤＤＱ電流をプロットするグラフを示している。 本発明の一実施形態に係るセンサの概略図を示している。 所定の従来のメモリセル構造における磁気抵抗特性を示している。 所定の従来のメモリセル構造における磁気抵抗特性を示している。 本発明の一実施形態に係るセンサ構造における磁気抵抗特性を示している。 本発明の一実施形態に係るセンサ構造における磁気抵抗特性を示している。 ＴＭＲセンサの電圧−測定電流特性を示している。 様々な導体幅における、導体からの距離に伴って変化する磁場強度のグラフを示している。 従来技術のメモリセルの層の方向を示している。 本発明の一実施形態に係るセンサの層の方向を示している。 所定の状況における、磁場強度に対するＴＭＲ素子の計算された抵抗のグラフを示している。 所定の状況における、磁場強度に対するＴＭＲ素子の計算された抵抗のグラフを示している。 所定の状況における、磁場強度に対するＴＭＲ素子の計算された抵抗のグラフを示している。 所定の状況における、磁場強度に対するＴＭＲ素子の計算された抵抗のグラフを示している。 本発明の一実施形態に係る、Ｌ形状電流導体の角部に位置された電流検出デバイスを備える回路構成の斜視図（左側）および側面図（右側）である。 本発明の更なる実施形態であって、図１９の実施形態と同様であるが更に磁束終結手段が設けられた実施形態の斜視図（左上側）、断面図（右上側）、平面図（右下側）である。 本発明の更に他の実施形態に係る、Ｕ形状電流導体の中心に位置された電流検出デバイスを備える回路構成の斜視図（左側）および側面図（右側）である。 本発明の更なる他の実施形態であって、図２１の実施形態と同様であるが更に磁束終結手段が設けられた実施形態の斜視図（左上側）、断面図（右上側）、平面図（右下側）である。 第１および第２の導体ラインが交差する本発明に係る電流検出デバイスの平面図を示している。 フィードバック回路を有する本発明の一実施形態の回路ブロック図である。 図２３の場合と同様の電流検出デバイスの斜視図である。 本発明の一実施形態に係る集積回路構成の側面図である。図面を簡略化するため、検出デバイスの電極は図示されていない。 本発明の更なる実施形態に係る集積回路構成の斜視図である。 リソグラフィステップによるフォトレジスト層によってマスキングが行なわれる、センサを含まないＭＴＪ積層体の領域のマスキングの平面図（図面の上側）および断面図（図面の下側）を示している。 本発明の一実施形態に係る、エッチングによるＡＡＦ積層体の磁性層の除去を示している。 本発明の更なる実施形態に係る、イオン注入によるＡＦＦ積層体の磁性層の破壊を示している。 ２つの４ｎｍのＮｉＦｅ層および１つの０．７ｎｍのＲｕ中間層を備えるＡＦＦ積層体のアニーリングの前後におけるヒステリシスループを示している。 本発明の一実施形態に係るセンサのための読み出し回路を示している。 本発明の一実施形態に係るセンサのための読み出し回路を示している。 本発明の一実施形態に係る基本的な電流検出方式を示している。 加えられたコアブロックの全てがコア毎に分布するセンサの組であっても良い電流センサを有しているシステムオンチップ（ＳＯＣ）を示している。 加えられたコアブロック中の電流センサからの出力がタスクスケジューラに接続されるシステムオンチップ（ＳＯＣ）を示している。

符号の説明

４０ 水平相互接続ライン
４１ 垂直ビア
４２ Ｌ形状構造体
５０ 磁束集結体
５１ 切れ目
６０ 第２のビア
６１ Ｕ形状構造体
７０ ダブルリング磁束集結体
７１ 切れ目
７２，７３ ダブルリング磁束集結体
７４，７５ 磁束線群
８０ フィードバック回路
９０ 第１の導体ライン
９１ 第２の導体ライン
１００ 上端接点
１０２ フリー磁性層
１０３ トンネルバリア
１０５ 固定磁性層
１０７ ピニング層
２２０ 人工反強磁性構造体
２２１ 中間層
２４０ フォトレジスト
２４１ キャップ層
３１０ 負荷抵抗器
３２０，３５０ オペアンプ
３３０ センサ
３４０ バイアストランジスタ
３６０ 出力オペアンプ
４００ センサ読み出し増幅器
４０２ コアブロック
４０４ センサユニット
７００ 中央タスクスケジューラ

Claims (23)

1. 導体素子および電流センサを有する半導体デバイスであって、前記電流センサは、前記導体素子を通じて流れる直流、変動電流または交流を検出するための磁流検出デバイスであり、この電流センサは、前記半導体デバイス内に集積されるとともに、前記導体素子から電気的に絶縁され、前記電流センサは、ＭＴＪ積層体をＭＲＡＭデバイスと共有している、半導体デバイス。
2. μＡの分解能をもって電流を測定するのに適している、請求項１に記載の半導体デバイス。
3. 前記電流センサが少なくとも１つのＭＴＪ積層体を備えている、請求項１または２に記載の半導体デバイス。
4. 前記ＭＴＪ積層体は、
   − 磁気抵抗トンネルバリアを形成するように設計されている電気絶縁材料と、
   − 前記電気絶縁材料の一方側に位置され、前記電気絶縁材料に隣接する磁気モーメントベクトルを有しているピン磁性領域と、
   − 前記電気絶縁材料の反対側に位置され、ほぼバランスがとれたフリー磁性領域であって、前記電気絶縁材料に隣接し且つ前記ピン磁性領域の磁気モーメントベクトルと平行または逆平行な位置に方向付けられた磁気モーメントベクトルを有するとともに、反強磁性結合されたＮ個（Ｎは２以上の整数）の強磁性層を有する人工反強磁性層材料を含んでいるフリー磁性領域と、
   を備えている、請求項１に記載の半導体デバイス。
5. 前記電流センサがフリー磁性領域を有し、該フリー磁性領域は、測定下で電流により引き起こされる磁場に対して略垂直となるように向けられる容易軸を有している、請求項３又は４に記載の半導体デバイス。
6. 前記電流センサが容易軸を有し、前記フリー磁性領域の容易軸が形状の延伸によって引き起こされる、請求項５に記載の半導体デバイス。
7. 前記電流センサは、直流磁場、変動磁場または交流磁場となり得る更なる磁場に晒される、請求項４から６のいずれか一項に記載の半導体デバイス。
8. 前記電流センサは、所定の磁化方向を有するピン磁性領域と、容易軸を有するフリー磁性領域とを有し、前記ピン磁性領域の磁化方向は、前記フリー磁性領域の容易軸と所定の角度を成して、好ましくは４５°〜１３５°の角度を成して方向付けられ、更に好ましくは前記フリー磁性領域の容易軸に対して略垂直に向けられている、請求項１から７のいずれか一項に記載の半導体デバイス。
9. 前記電流センサの第１の側に隣接して、測定される電流を運ぶための第１の導体を備えるとともに、前記電流センサの第２の側に隣接して、電流を導くための第２の導体を備え、前記第１の導体および前記第２の導体は交差するが電気的に接続されていない、請求項１に記載の半導体デバイス。
10. 前記電流センサは容易軸を有するフリー磁性領域を有し、前記第１の導体および前記第２の導体はそれぞれ、前記電流センサの磁性領域の容易軸に対してほぼ３０°〜９０°の角度を成している、請求項９に記載の半導体デバイス。
11. 前記電流センサにおけるＭＲ変化を測定し且つ前記電流センサにおいてＭＲ変化が観察されないように前記第２の導体の電流を制御するためのフィードバック回路を更に備えている、請求項９に記載の半導体デバイス。
12. 前記電流フィードバック回路は、測定され且つ前記第１の導体によって運ばれる電流を示すフィードバック信号を生成するための手段を有している、請求項１１に記載の半導体デバイス。
13. 前記第１の導体および前記第２の導体のうちの少なくとも一方は、少なくとも１つの垂直導電構成要素と、少なくとも１つの水平導電構成要素とを備え、前記垂直導電構成要素と水平導電構成要素との間には角部が存在し、これにより、その角部が前記電流センサの近傍に配置される少なくともＬ形状部分を含む導体構造体が形成される、請求項９から１２のいずれか一項に記載の半導体デバイス。
14. 前記電流センサの場所で磁場を増大させるための磁束集結体を更に備えている、請求項１３に記載の半導体デバイス。
15. 前記磁束集結体は、前記少なくとも１つの垂直導電構成要素の周囲でパターン化されるダミーＭＴＪ積層体を備えている、請求項１４に記載の半導体デバイス。
16. 前記磁束集結体は、リング形状を成しているとともに、柱間に切れ目を備え、前記電流センサが前記切れ目内に配置されている、請求項１４に記載の半導体デバイス。
17. センサデバイスがＣＭＯＳまたはＭＯＳ処理に適合する、請求項１から１６のいずれか一項に記載の半導体デバイス。
18. 半導体デバイスが集積回路である、請求項１から１７のいずれか一項に記載の半導体デバイス。
19. １または複数の前記電流センサは、零入力電流（ＩＤＤＱ）または過渡電流（ＩＤＤＴ）を検出するようになっている、請求項１８に記載の半導体デバイス。
20. 請求項３に記載の半導体デバイスを製造するための方法であって、前記ＭＴＪ積層体を設けるステップを含んでいる方法。
21. ＭＴＪ積層体を設ける前記ステップは、フリー領域を堆積させるステップを含んでいる、請求項２０に記載の方法。
22. フリー領域を堆積させる前記ステップは、複数の反強磁性結合された強磁性層を備える人工強磁性フリー領域を堆積させることを含んでいる、請求項２１に記載の方法。
23. 前記人工強磁性フリー領域がほぼゼロの正味磁気モーメントを有し、方法は、前記フリー領域の正味磁気モーメントをそれがゼロにならないように変更することを更に含んでいる、請求項２２に記載の方法。

Images