JP2009514137A - 読出および書込マージンを向上した電流駆動切り換え型磁気記憶セル、ならびに同磁気記憶セルを使用する磁気メモリ - Google Patents

読出および書込マージンを向上した電流駆動切り換え型磁気記憶セル、ならびに同磁気記憶セルを使用する磁気メモリ Download PDF

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Abstract

磁気メモリは、複数の磁気記憶セル、複数の磁気記憶セルに対応する少なくとも１つのビット線、および複数の磁気記憶セルに対応する複数のソース線を含む。磁気記憶セルはそれぞれ磁気素子を含み、この磁気素子は、同磁気素子を介して第１の方向に駆動される第１の書込電流によって高抵抗状態にプログラムされ、同磁気素子を介して第２の方向に駆動される第２の書込電流によって低抵抗状態にプログラムされる。ビット線およびソース線は、磁気素子を介して第１の方向に第１の書込電流を駆動し、磁気素子を介して第２の方向に第２の書込電流を駆動し、低抵抗状態を不安定化しない第３の方向に磁気素子を介して少なくとも１つの読出電流を駆動するように構成される。

Description

本発明は、磁気メモリシステムに関し、特に読出および書込マージンを向上したメモリ、磁気記憶セル、および／または上記読出および書込マージンを向上した読出／書込動作を提供する方法ならびにシステムに関する。
図１は、従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）１の一部を示す。従来のＭＲＡＭ１は、通常、磁気トンネル接合（ＭＴＪ）１２である磁気素子１２と、選択素子１４とを有する磁気記憶セル１０を含む。書込ワード線１６、読出ワード線１８、およびビット線２０も示す。データは、高抵抗状態または低抵抗状態に磁気素子をプログラムすることによって磁気素子１２に記憶される。このプログラミングは通常、ビット線２０および書込ワード線１６の両方に流れる電流パルスから磁界を与えることによって実行される。一般に、ビット線２０または書込ワード線１６の一方のみを流れる電流によって生成される磁界は、磁気素子１２をプログラムするには不十分である。磁気素子１２は、読出ワード線１８を用いて選択素子１４を活性化し、同磁気素子を通じて読出電流を駆動することによって読み出される。
図２は、図１に示す従来の記憶セル１０などのような複数の従来の記憶セルを使用する従来のＭＲＡＭアレイ３０の大部分を示す。図２を参照すると、磁気記憶セル１０は、ロー（row）とカラム（column）に配置される。磁気記憶セル１０は、読出ワード線１８、書込ワード線１６、およびビット線２０に関連付けられている。ビット線選択器３２、ワード線選択器３４、第１のデジット線選択器３６、第２のデジット線選択器３８、ビット線および接地線選択器４０、電流源を有する差動電流センサ４２、比較器４４、記憶セル１０に対応する記憶セル１０’とビット線２０に対応するビット線２２とを有する基準カラム４６、およびスイッチ４８、５０、５２、５４、５６、５８も示す。読出ワード線１８は、ワード線選択器３４に接続され、同ワード線選択器３４によってイネーブルにされる。デジット線とも称される各書込ワード線１６は、第１および第２のデジット線選択器３６，３８にそれぞれ接続される。読出ワード線１８および書込ワード線１６は水平に走り、データ線としても機能するビット線２０は垂直に走る。ビット線２０は、第１および第２のビット線選択器３２，４０に接続される。スイッチ４８、５０、５２、５４、５６、５８は、通常、線１６、１８、２０、２２の端部に設けられるトランジスタであり、同トランジスタは、電源またはアースなどの電圧源に、線１６、１８、２０、２２を接続する。
書込動作時には、ビット線２０が活性化され、磁気素子１２の切り換えに必要な磁界（切換磁界という）の一部分を生成する電流を搬送する。また、対応する書込ワード線１６も活性化され、切換磁界の残りの部分を生成する電流を搬送する。ほとんどのＭＲＡＭ３０では、ビット線２０を用いて生成される磁界も、書込ワード線１６によって生成される磁界も、それらの一方だけでは磁気素子１２をプログラムする、またはその状態を切り換えるのに十分ではない。ただし、ビット線２０と書込ワード線１６とを組み合わせると、交差点で切換磁界を生成することができる。したがって、選択された磁気素子１２に書き込むことができる。
読出動作時には、読み出し対象の磁気素子を含む読出ワード線１８と、対応するビット線２０とが活性化される。活性化されたビット線２０と活性化された読出ワード線１８との間の交差点の磁気記憶セル１０のみがそれを通じて駆動される電流によって読み出される。読み出された磁気記憶セルの抵抗状態は、差動電流センサ４２と、２つの電流信号を比較して記憶状態「１」または「０」の出力Ｖｏｕｔを生成する比較器４４とを用いて、基準セル１０’と比較される。
従来のＭＲＡＭ３０は機能するが、当業者は、欠点があることを容易に認識し得る。プログラミングは、対応する線１６，２０を介して駆動された電流による磁界を使用する。磁界は局所的な現象ではない。さらに、従来の磁気記憶セル１０をプログラムするには、比較的大きな磁界に対応する比較的大きな電流が使用される。したがって、近傍のセルに不具合が生じたり、あるいは不所望に書き込まれたりする場合がある。その結果、従来のＭＲＡＭ１０の性能が損なわれる。この問題は、トグル書込（toggle writing）と呼ばれる高度なアーキテクチャを用いることによって解決できる。ただし、トグル書込は、相当に高い電流を利用する極めて大きな磁界を必要とする。さらに、印加磁界を用いて書き込まれる従来の磁気素子１２の場合、切換磁界を生成するのに必要な電流は、磁気素子１２の幅が小さくなるにつれて増大する。したがって、特に高密度メモリにおける小型の磁気素子１２にとって、電力消費は大幅に増大する。電力消費の増大は望ましくない。さらに、トグル書込は、実際の書込前に読出確認を必要とする。したがって、総アクセス時間が増える。この長いアクセス時間のため、トグル書込は高速アプリケーションにとって好ましくない。さらに、トグル書込型のＭＲＡＭを含む従来のＭＲＡＭの電流生成メモリセルサイズは４０ｆ２に近い。ここで、ｆはリソグラフィにとって重要な寸法である。このサイズ範囲は、密度において半導体メモリＳＲＡＭと対抗する。ただし、ＭＲＡＭは製造ＳＲＡＭよりあと５〜７多くのマスクを使用することから、コストが増加する場合がある。したがって、ＭＲＡＭを提供するための別の機構が望まれる。
図３は、切換ランダムアクセスメモリ（スピンＲＡＭ）７０に基づく従来のスピン転移の一部を示す。スピンＲＡＭ７０は、従来の磁気素子８２、選択素子８４、ワード線８６、ビット線８８、およびソース線９０を含む従来の磁気記憶セル８０を含む。ワード線８６は、ビット線８８と垂直に配向する。ソース線９０は通常、スピンＲＡＭ７０に使用される特定のアーキテクチャに応じて、ビット線８８に平行または垂直である。
磁気素子８２は、同磁気素子８２を介してスピン偏極電流を駆動することにより、高抵抗状態と低抵抗状態との間を変更するように構成される。スピン偏極電流は、スピン転移効果を用いて磁気素子８２の状態を変更する。たとえば、磁気素子８２は、スピン転移を用いて書き込まれるように構成されたＭＴＪであってもよい。通常、これは、ＭＴＪ８２が十分小さな断面積を有し、ＭＴＪの層が特定の厚さを有するように確保することによって達成される。電流密度が十分であるとき、磁気素子８２を介して駆動される搬送電流により、磁気素子８２の状態を変更するのに十分なトルクを伝達可能である。書込電流が一方向に駆動されると、状態は低抵抗状態から高抵抗状態に変更される。書込電流が逆方向に駆動されると、状態は高抵抗状態から低抵抗状態に変更される。
従来の記憶セル８０をプログラムするため、ビット線８８およびワード線８６が活性化される。ソース線９０とビット線８８の間で電流が駆動される。電流が一方向、たとえばソース線９０からビット線８８に駆動されると、磁気素子８２は２つの状態のうち一方にプログラムされる。電流が反対方向、たとえばビット線８８からソース線９０に駆動されると、磁気素子は２つの状態のうち他方にプログラムされる。
読出動作では、ビット線８８およびワード線８６が活性化される。したがって、選択素子８４がオンされる。読出電流は磁気素子８２を介して駆動される。読出電流は、図２に示される差動電流センサ４２と同様の差動電流センサによって供給することができる。図３を参照すると、読出電流は、バイアス電圧をクランプすることのできるビット線８８に供給される。その結果、センス時に、高い磁気抵抗信号を得ることができる。いくつかの従来のスピンＲＡＭでは、基準セル（図３には示さず）を使用することができる。このような従来のスピンＲＡＭでは、読出電流の一部が、読み出し対象の磁気記憶セル８０に供給され、その電流の一部が基準セルに供給される。よって、読出動作の間にセンスされる電流は、一定の供給電流とＭＴＪ素子を介して実際に流れる電流との差である。図２の比較器４４と同様の比較器が、差動電流センサの出力を比較して、磁気記憶セル８０の状態を判定する。よって、磁気記憶セル８０のプログラムおよび読み出しを行うことができる。
このように、従来のスピンＲＡＭ７０は、磁気記憶セル８０へデータをプログラムするために、磁気素子８２を介して駆動される書込電流を利用する。このため、従来のスピンＲＡＭ７０は、磁気素子８２をプログラムする際、より局所的な現象を利用する。よって、従来のＭＲＡＭ１またはＭＲＡＭ３０と異なり、従来のスピンＲＡＭ７０は、半選択（half select）書込の問題を生じない。
さらに、より小型の磁気素子８２、すなわち、より高密度メモリの場合、従来のスピンＲＡＭ７０はより低い電流を使用する。図４は、従来の磁界切換ＭＲＡＭ３０の書込電流と従来のスピンＲＡＭ７０の書込電流との比較を示すグラフ９２である。因みに、トグル書込ＭＲＡＭの書込電流は、図４の電流より高い。図４から分るように、２００ナノメートルを超える幅を有する磁気素子１２／８２の場合、スピンＲＡＭ７０に必要な電流は、ＭＲＡＭ３０に必要な電流よりも高い。２００ナノメートル未満の幅を有する磁気素子１２／８２の場合、スピンＲＡＭ７０の書込電流は、ＭＲＡＭ３０の書込電流よりも低い。さらに、スピンＲＡＭ７０の場合、書込電流は幅の減少とともに減少する。よって、スピンＲＡＭ７０は、所望の拡大縮小傾向を有する。
従来のスピンＲＡＭ７０は、より低い電流とより局所化されたプログラミングを利用するが、読み出しによる不具合の問題を生じることがある。図５は、従来のスピンＲＡＭ７０の書込電流と読出電流の分布を示すグラフ９４である。分布９５は最小電流Ｉ１を有する書込電流分布である。分布９６は、磁気素子８２の低抵抗状態に使用され、最大電流Ｉ２を有する読出電流分布である。分布９７は、磁気素子８２の高抵抗状態に使用され、最大電流Ｉ３を有する読出電流分布である。分布９６における最大読出電流と分布９５における最小書込電流との差は、読出マージンおよび書込マージン（以下、読出および書込マージンという）を示す。言い換えれば、多数の読出サイクルの後、Ｉ２がＩ１より低い場合であっても、電流Ｉ２などの読出電流によって、磁気素子８２が不所望に書き込まれる可能性がある。このように、分布９５，９６に示すように、低抵抗状態に適切な読出電流に対する読出および書込マージンが小さい。
分布９６，９７における低抵抗状態および高抵抗状態の読出電流に対する大きな差は、高速メモリ動作にとって望ましい。言い換えれば、分布９６は、分布９７よりもはるかに大きな電流であることが望ましい。たとえば、分布９６は、１２０μＡを中心とし、分布９７は約６０μＡを中心とするのが望ましい。さらに、選択素子８４のサイズ、ひいては磁気記憶セル８０のサイズを低減するため、書込電流はできる限り小さいことが望ましい。たとえば、分布９５は、約２００μＡを中心とすることが望ましい。したがって、小さなセルサイズの高密度メモリ、特に高速の大きな読出信号に対しては、書込電流と読出電流との差、すなわち読出および書込マージンが減少する。読出および書込マージンが小さいため、使用される読出電流によって、磁気素子８２の状態が不安定になる場合がある。したがって、分布９６または分布９７で使用される読出電流によって、従来のスピンＲＡＭ７０が不所望に書き込まれる場合がある。
さらに、スピンＲＡＭ７０などの従来のスピンＲＡＭメモリモジュールは、数百万から数十億の磁気素子８２を含み得る。このため、プロセス変動によって、スピンＲＡＭ７０内の磁気素子８２の書込電流および読出電流は或る範囲を持って分布する。したがって、分布９５、９６、９７は幅を有して示されている。言い換えれば、磁気素子はＩ１，Ｉ２間の書込電流を有し得る。同様に、Ｉ１，Ｉ２間、Ｉ２，Ｉ３間、またはＩ３未満の所望の読出電流を有する磁気素子がある。これらは末端分布ビットまたは異常値と呼ばれる。こうした分布を招くプロセス変動に加えて、熱効果も読出および／または書込電流の変動を生じさせる。磁気切換プロセスは、磁気素子８２が、磁界またはスピントルク伝達を介したスピン偏極電流のいずれによって切り換えられるかに関係なく、基本的に熱プロセスである。単一の素子チップで使用される多数の磁気メモリ素子８２、および素子製品寿命期間全体の多数の動作サイクルのため、熱によって、特定サイクル間の標準的な値よりもはるかに低い値に磁気素子の書込電流が切り替えられる可能性がある。読出電流は、このような低い書込電流よりも更に低いことが望ましい。したがって、書込および読出マージンがさらに小さくなる可能性がある。よって、読出動作間にデータが損なわれる可能性がさらに増大する。
したがって、読出および書込マージンを向上し、または読出電流に起因する不慮の書込エラーを低減し得るスピン転移切換型のメモリセル、ならびにそのメモリセルを利用する方法およびシステムが望まれている。本発明はこうした要望に対処する。
本発明は、磁気メモリならびに磁気メモリを提供する方法およびシステムを提供する。磁気メモリは、複数の磁気記憶セルと、複数の磁気記憶セルに対応する少なくとも１つのビット線と、複数の磁気記憶セルに対応する複数のソース線とを備える。各磁気記憶セルは磁気素子を含む。磁気素子は、同磁気素子を介して第１の方向に駆動される第１の書込電流によって高抵抗状態にプログラムされ、同磁気素子を介して第２の方向に駆動される第２の書込電流によって低抵抗状態にプログラムされる。ビット線およびソース線は、磁気素子を介して第１の方向に第１の書込電流を駆動し、磁気素子を介して第２の方向に第２の書込電流を駆動し、低抵抗状態を不安定化しない第３の方向に磁気素子を介して少なくとも１つの読出電流を駆動するように構成される。
本方法およびシステムによれば、本発明は、高い読出および書込マージンを有する磁気メモリをプログラムおよび読み出すための機構を提供することができる。
本発明に係る方法およびシステムについて具体的に説明する。図６を参照すると、単一のスペーサ磁気素子を利用する、本発明の磁気メモリ１００の一実施形態の一部分が示されている。磁気メモリ１００はスピンＲＡＭである。磁気メモリ１００は、磁気記憶セル１１０および（磁気記憶セル１１０の一部とみなすことができる）金属ビアプラグ１０２、ソース線１０４、ビット線１０６、およびワード線１０８を含む。磁気記憶セル１１０は、スピン転移を用いて書き込まれるように構成された磁気素子１１２と、好ましくは、選択素子１１９とを含む。選択素子１１９は好ましくはトランジスタである。図示された磁気素子１１２は、少なくとも固定層１１５、スペーサ層１１６、および自由層１１７を含む。固定層１１５および自由層１１７は磁性を有する。単層として示されているが、固定層１１５および自由層１１７の一方または両方は、Ｒｕなどの非磁性かつ導電性のスペーサ層によって分離される２つの強磁性層を含む合成反強磁性体（ＳＡＦ）などの多層であってもよい。スペーサ層１１６は、固定層１１５と自由層１１７との間に位置する。スペーサ層１１６は導電性であっても絶縁性であってもよい。好適な実施形態では、スペーサ層１１６はトンネルバリア層である。好適な実施形態では、磁気素子１１２は、好ましくは反強磁性（ＡＦＭ）層である固定層１１４も含む。ただし、別の実施形態では、固定層１１５の磁化を固定するために、他の機構を使用することもできる。磁気素子１１２は、シード層１１３およびキャップ層１１８をそれぞれ含む。別の実施形態では、磁気素子１１２は、種々の追加の構成要素を含むことができる。
磁気素子１１２は、磁気素子１１２を介して電流が通過することによるスピン転移効果を用いてプログラムされる。特に、磁気素子１１２は、ビット線１０６とソース線１０４との間に駆動される電流によってプログラムされる。磁気素子１１２は、自由層１１７からスペーサ層１１６を介して固定層１１５に通過する書込電流によって同磁気素子１１２が低抵抗状態にプログラムされるように構成される。また、磁気素子１１２は、固定層１１５からスペーサ層１１６を介して自由層１１７に通過する書込電流によって同磁気素子１１２が高抵抗状態に置かれるように構成される。換言すれば、磁気素子１１２は、ソース線１０４からビット線１０６に電流を駆動することによって高抵抗状態にプログラムされる。同様に、磁気素子１１２は、ビット線１０６からソース線１０４に電流を駆動することによって低抵抗状態にプログラムされる。
磁気メモリ１００、特に、ビット線１０６、ソース線１０４、および磁気記憶セル１１０は、読出電流によって低抵抗状態が不安定化しない方向、好ましくは低抵抗状態を強化する方向に駆動されるように構成される。図示された実施形態１００では、読出電流は、ビット線１０６からソース線１０４に駆動される。好適な実施形態では、ビット線を一定電圧ＶＢＬにクランプし、ソース線を接地電圧などのより低い電圧ＶＳＬに設定することによって、磁気素子１１２が読み出される。ＶＢＬおよびＶＳＬ間の電圧差は、磁気素子１１２および選択素子１１９間で分配される。金属ビアプラグ１０２の電圧はＶｐｌｕｇで与えられる。ＶＢＬは好ましくは、磁気素子上のバイアス電圧（Ｖｒｅａｄ）、すなわちＶＢＬ−Ｖｐｌｕｇの範囲が、磁気素子１１２から最高信号出力が得られる範囲となるように選択される。一実施形態では、この範囲は１００ｍＶ〜５００ｍＶである。
図５および図６を参照すると、Ｖｒｅａｄが磁気メモリ１００に印加されると、磁気素子を流れる電流は、磁気素子１１２が低抵抗状態にある場合には分布９６となり、磁気素子が高抵抗状態にある場合には分布９７となる。好適な実施形態では、高抵抗状態における最大抵抗は低抵抗状態における最小抵抗よりも相当に大きいため、Ｉ２はＩ３よりも相当に高い。読出電流Ｉ２がビット線１０６からソース線１０４に駆動されるため、読出電流Ｉ２によって磁気素子１１２の低抵抗状態が不安定化しない。好ましくは、読出電流Ｉ２により生成されるスピントルクによって最小抵抗状態が強化される。このため、読出電流Ｉ２によって磁気素子１１２が不所望に書き込まれる傾向がない。電流Ｉ２と同じ方向に駆動される、より低い読出電流Ｉ３のみが、最大抵抗状態を不安定化にする可能性のあるスピントルクを生成する。換言すれば、磁気素子１１２を不所望に書き込む可能性のあるスピントルクは読出電流Ｉ３によって発生する。よって、分布９５の書込電流と分布９７の読出電流との差が、読出および書込マージンとなる。この大きな差が、分布９５の書込電流と分布９６の高い読出電流との間の差に代わり、読出および書込マージンとなる。したがって、磁気メモリ１００に対する、読出電流および読出電流間のマージンが増大する。このように、磁気メモリ１００に対する読出および書込マージンが向上するため、磁気メモリ１００がその読み出し時に不所望に書き込まれる可能性が低減される。
図７は、バリア層およびスペーサを有する本発明の磁気素子を利用する、本発明の磁気メモリ１２０の別の実施形態の一部分を示す図である。磁気メモリ１２０はスピンＲＡＭである。磁気メモリ１２０は、磁気記憶セル１３０および（磁気記憶セル１３０の一部とみなすことができる）金属ビアプラグ１２２、ソース線１２４、ビット線１２６、およびワード線１２８を含む。磁気記憶セル１３０は、スピン転移を用いて書き込まれるように構成された磁気素子１３２と、好ましくは、選択素子１４２とを含む。選択素子１４２は好ましくはトランジスタである。図示された磁気素子１３２は、少なくとも、第１の固定層１３５、好ましくはトンネルバリア層１３６である第１のスペーサ層１３６、自由層１３７、第２のスペーサ層１３８、および第２の固定層１３９を含む。固定層１３５，１３９および自由層１３７は磁性を有する。単層として示されているが、固定層１３５，１３９および自由層１３７の一方または両方は、Ｒｕなどの非磁性かつ導電性のスペーサ層によって分離される２つの強磁性層を含む合成反強磁性体（ＳＡＦ）などの多層であってもよい。第２のスペーサ層１３８は、導電性またはその他の絶縁性トンネルバリア層であってもよい。第２のスペーサ層１３８は、スペーサ層１３６よりも抵抗が低くてもよい。よって、一実施形態では、第２のスペーサ層１３８は、トンネルバリア層１３６よりトンネル抵抗が低いトンネルバリア層である。よって、バリア層１３６は、主要トンネルバリアである。固定層１３５，１３９は、自由層１３７の近傍の領域でその磁化が逆平行となるように構成される。磁気素子１３２は、好ましくはＡＦＭ層である固定層１３４，１４０を含む。ただし、別の実施形態では、固定層１３５，１３９の磁化を固定するために、他の機構を使用することができる。磁気素子１３２は、シード層１３３およびキャップ層１４１をそれぞれ含む。
磁気素子１３２は、磁気素子１３２を介して電流が通過することによるスピン転移効果を用いてプログラムされる。磁気素子１３２を低抵抗状態にプログラムするために、書込電流は好ましくは、主要バリア層１３６を介して自由層１３７から固定層１３５へと流れる。磁気素子を高抵抗状態にプログラムするために、書込電流は主要バリア層１３６を介して固定層１３５から自由層１３７へと流れる。書込動作では、ワード線１２８によって選択素子１４２が活性化され、書込電流は所望の方向に駆動される。
磁気メモリ１２０、特に、ビット線１２６、ソース線１２４、および磁気記憶セル１３０は、読出電流によって低抵抗状態が不安定化しない方向、好ましくは低抵抗状態を強化する方向に駆動されるように構成される。図示された実施形態１２０では、読出電流はビット線１２６からソース線１２４に駆動される。動作時において、ビット線１２６は一定電圧にクランプされ、ソース線１２４は接地電圧のようなより低い電圧に設定される。ＶＢＬおよびＶＳＬ間の電圧差は、磁気素子１３２およびトランジスタ１４２間で分配される。ＶＢＬは好ましくは、磁気素子上のバイアス電圧（Ｖｒｅａｄ）、すなわち、ＶＢＬ−Ｖｐｌｕｇの範囲が、磁気素子１２０から最大信号出力が得られる範囲となるように選択される。この範囲は、好ましくは約１００〜５００ｍＶである。
図５および図７を参照すると、好適な実施形態では、高抵抗状態における最大抵抗は低抵抗状態における最小抵抗より相当に大きいため、Ｉ２はＩ３より相当に高い。読出電流Ｉ２がビット線１２６からソース線１２４に駆動されるため、読出電流１２によって磁気素子１３２の低抵抗状態が不安定化しない。好ましくは、読出電流Ｉ２により生成されるスピントルクによって最小抵抗状態が強化される。このため、読出電流１２によって磁気素子１３２が不所望に書き込まれる傾向がない。電流Ｉ２と同じ方向に駆動される、より低い読出電流Ｉ３のみが、最大抵抗状態を不安定化にする可能性のあるスピントルクを生成する。換言すれば、磁気素子１３２を不所望に書き込む可能性のあるスピントルクは、読出電流Ｉ３によって発生する。よって、分布９５の書込電流と分布９７の読出電流９７との差が、読出および書込マージンとなる。この大きな差が、分布９５の書込電流と分布９６の高い読出電流との間の差に代わり、読出および書込マージンとなる。したがって、磁気メモリ１２０に対する、書込電流および読出電流間のマージンが増大する。よって、磁気メモリ１２０がその読み出し時に不所望に書き込まれる可能性が低減される。
図８は、磁気メモリを利用して読出および書込マージンを向上させる本発明に係る方法１５０の一実施形態を示すフローチャートである。方法１５０は好ましくは、磁気メモリ１００，１２０および／または磁気メモリ１６０，２００（後述）で適用される。ここでは磁気メモリ１００を対象として方法１５０を説明する。選択されたメモリセル１１０はステップ１５２によって、高抵抗状態または低抵抗状態にプログラムされる。プログラミングは、磁気素子１１２を介して第１の方向に書込電流を駆動することにより高抵抗状態をプログラムすること、あるいは磁気素子１１２を介して第２の方向に第２の書込電流を駆動することにより低抵抗状態をプログラムすることを含む。第２の方向は第１の方向とほぼ反対である。
磁気メモリ１００は、ステップ１５４によって、選択的に読み出される。ステップ１５４での磁気メモリの読み出しは、低抵抗状態を不安定化しない方向に、磁気素子１１２を介して読出電流を駆動することを含む。この方向は好ましくは、第２の方向と同じである。
よって、方法１５０を用いて、磁気メモリ１２０または磁気メモリ１００をプログラムし、読み出すことができる。さらに、磁気メモリ１００は、より高い読出および書込マージンを有する。したがって、磁気メモリ１００がその読み出し時に不所望に書き込まれる可能性が低減される。
図９は、スペア・ロー（spare row）を含む本発明に係るＭＲＡＭ１６０の一実施形態の部分図である。図９に示す磁気素子は、磁気素子１１２、１３２、またはスピン転移を用いてプログラム可能であり、方法１５０を用いて動作可能なその他の磁気素子（図示せず）であってもよい。図９に示すＭＲＡＭ１６０の一部分は、好ましくは、１つの入力／出力（すなわち、Ｉ／Ｏ）ブロックである。メモリは通常、より多くのＩ／Ｏブロックを含み、好ましくは少なくとも８個のブロックを含む。ＭＲＡＭ１６０は、ビット線選択器１６２，１６４、ソース線選択器１８０，１６８、ワード線選択器１７０、比較器１７２、電流源を有する差動電流センサ１７４、セル１１０，１３０と同様のセル１１０’／１３０’を有する基準カラム１７６、および好ましくはトランジスタであるスイッチ１８２，１８４，１８６，１８８を含む。磁気記憶セル１１０／１３０および磁気記憶セル１１０’／１３０’は、磁気メモリ１００，１２０に対して上述したようにプログラムされ、書き込まれる。
上述したようにデータ記憶において実際に使用されるメモリ・ロー（row）を有することに加えて、他のローを設けることもできる。たとえば、一実施形態では、ＭＲＡＭ１６０は、５１２のロー、または１０２４のロー、またはさらに多数のローを含む。ＭＲＡＭ１６０は、このメモリブロックにおいてロー１９０などのスペア・ローも含む。スペア・ローは、磁気素子１１２／１３２を含む磁気記憶セル１１０／１３０などの同じ構成要素を含む。加えて、磁気メモリ１６０は、磁気メモリ１００，１２０と同様の方法で書き込まれ、かつ読み出されるように構成されている。
スペア・ロー１９０は、磁気メモリ１６０の残りのローのセルの不良を埋め合わせるために使用される。ウェハレベルのメモリダイ試験中、磁気メモリ１６０を試験することができる。たとえば、読出動作と組み合わせて書込パルスの大きさを変動させることによって、所定の最小書込電流レベル未満で書き込まれる磁気記憶セル１１０／１３０と、所定の最大書込電流レベルでも書き込まれないセル１１０／１３０とを判定することができる。これらの記憶セルは書込異常値とみなされる。これらの異常ビットを含むローは、ワード線選択器およびソース線選択器内のラッチスイッチを活性化することによって、良好なスペア・ロー１９０と置き換えることができる。このようにして、ウェハの歩留まりを向上させることができる。
図１０は、スペア・カラム（spare column）を含む本発明に係るＭＲＡＭ２００の別の実施形態の一部分を示す図である。図１０で使用される磁気素子は、磁気素子１１２、１３２、またはスピン転移を用いてプログラム可能であり、方法１５０を用いて動作可能な他の磁気素子（図示せず）であってもよい。図１０に示すＭＲＡＭ２００の一部分は、好ましくは、１つの入力／出力（すなわち、Ｉ／Ｏ）ブロックである。メモリは通常、より多くのＩ／Ｏブロックを含み、好ましくは少なくとも８個のブロックを含む。ＭＲＡＭ２００は、ビット線選択器２０２，２０４、ソース線選択器２０６，２０８、ワード線選択器２１０、比較器２１２、電流源を有する差動電流センサ２１４、基準セル１１０’／１３０’を含む基準カラム２１６、および好ましくはトランジスタであるスイッチ２２２，２２４，２２６，２２８を含む。磁気記憶セル１１０／１３０および磁気記憶セル１１０’／１３０’は、磁気メモリ１００，１２０に対して上述したようにプログラムされ、書き込まれる。
磁気メモリ２００は、ローとカラムに分割される。通常、Ｉ／Ｏブロックは、８、１６、６４、または通常はさらに多数のカラムを含む。スペア・カラム２２０は、磁気メモリ２００の残りのカラム内のセルの不良を埋め合わせるために使用される。ウェハレベルのメモリダイ試験により、磁気メモリ２００を試験することができる。たとえば、読出動作と組み合わせて書込パルスの大きさを変動させて、所定の最小書込電流レベル未満で書き込まれる磁気記憶セル１１０／１３０、および所定の最大書込電流レベルでも書き込まれないセル１１０／１３０を判定することができる。これらの記憶セルは、書込異常値とみなされる。これらの異常ビットを含むカラムは、ビット線選択器のラッチスイッチを活性化させることによって良好なスペアカラム２２０と置き換えることができる。このようにして、ウェハの歩留まりを向上させることができる。
スペア・カラム２２０はまた、エラーチェックのために使用することもできる。上述したように既知の不良ビットを補償するためにメモリ２００を使用することに加えて、冗長カラム２２０は、エラーコード訂正動作によってチェッカービットを記憶するのに使用することもできる。エラーコードは、磁気メモリ２００内で起こるエラーを解消するために使用される。こうしたエラーは、上述した熱支援型切換などの理由によって発生し得る。読出電流による不具合がメモリ素子の実質的な寿命間に発生するほど高い読出電流および書込電流を有する設計の場合、望ましい特定数のスペア・カラム２２０を決定することができる。８ビットメモリの場合、８カラム毎に必要とされる冗長カラムの数は、「０」および「１」の間の状態の組み合わせの２〜３倍であるため３である。１６ビットメモリの場合、１６カラム毎に必要とされる冗長カラムの数は、「０」および「１」の間の状態の組み合わせの２〜４倍であるため４である。６４ビットメモリの場合、６４カラム毎に必要とされる冗長カラムの数は、「０」および「１」の間の状態の組み合わせの２〜６倍であるため６である。エラー訂正部の追加によって、チップサイズが増大し、メモリ速度は低下するが、頑強で信頼性の高いスピンＲＡＭチップを製造することができる。
図１１は、平均化された中間点基準読出信号、ならびに読出および書込マージンを向上したスピン転移切換を利用する本発明に係る磁気メモリ２５０および回路の一実施形態の一部分を示す図である。磁気メモリ２５０は、ミラー結合的に相互に隣接し、共通のソース線選択器２８０を共有する２つのＩＯブロック２６０，２７０を含む。さらに、ワード線選択器２８２，２８４、および基準カラム２６２，２７２も含む。ブロック２６０，２７０は、図９および図１０のブロック１６０，２００とそれぞれ同様である。よって、磁気記憶セル１１０および／または磁気記憶セル１３０、ならびに方法１５０は、磁気メモリ２５０に対して使用することができる。２つのワード線選択器２８２，２８４を含むが、ＩＯブロック２６０，２７０の両方に１つのワード線選択器（図示せず）を使用してもよい。基準カラム２６２，２７２の磁気素子１１０’／１３０’は好ましくは、上述の磁気素子１１０，１３０と同じである。また、磁気メモリ２５０は、方法１５０を用いて動作する。
上述したように、基準セル１１０’／１３０’は、基準セル１１０’／１３０’を介して駆動される電流を用いてプログラムされ、また、読み出される。一実施形態では、基準カラム２６２，２７２のうちの一方の磁気素子１１０’／１３０’は全て最小抵抗状態に設定され、基準カラム２７２，２６２のうちの他方の磁気素子１１０’／１３０’は全て最大抵抗状態に設定される。２つの基準カラム２６２，２７２が使用されるため、差動電流センサ２８６，２８８は、ワード線およびソース線によって活性化される基準カラム２６２，２７２の両方からの基準磁気素子の平均電流をセンスする。基準磁気素子１１０’／１３０’は磁気メモリ１００，１２０，１６０，２００と同様に、改善された電流マージンを共有する。磁気セル１１０’／１３０’は、上述の基準セル動作により、読み出しに必要な平均電流値を生成する。基準カラム２６２，２７２は、両方の磁気素子１１０／１３０に左と右に基準信号を供給する。
よって、磁気メモリ１００，１２０，１６０，２００，２５０および方法１５０は、プログラミング中の不所望な書き込みを回避する、より局所的な現象を用いて書き込むことができる。さらに、磁気メモリ１００，１２０，１６０，２００，２５０および方法１５０は、読出および書込マージンをより大きなものに改善することができる。したがって、読み出し中の不所望な書き込みについても抑制することができる。したがって、磁気メモリ１００，１２０，１６０，２００，２５０の性能を向上させることができる。
読出および書込マージンを向上した磁気メモリを提供し使用する方法およびシステムについて説明した。上記した好適な実施形態は当業者であれば種々の変更を行うことが可能であり、上記した実施形態に限定されない。本発明を特定の構成要素を有する特定の磁気メモリについて説明し、磁気記憶セルが特定の構成要素と特定の絶縁素子とを有する磁気素子を含むものとしたが、本発明は他のおよび／または追加の構成要素を有する磁気メモリにも適用可能である。さらに本発明は、単一の磁気記憶セルの読み出しまたは書き込みに限らず、複数の磁気記憶セルの並行読み出しおよび／または書き込みにも適用可能である。
従来の磁気ランダムアクセスメモリの一部を示す図である。 従来の磁気ランダムアクセスメモリの一部を示す図である。 切換におけるスピン転移を利用する磁気記憶セルの図である。 従来の磁界切換ＭＲＡＭの書込電流と従来のスピンＲＡＭの書込電流との比較を示すグラフである。 従来のスピンＲＡＭの書込電流分布および読出電流分布を示すグラフである。 単一のスペーサ磁気素子を利用する、本発明の磁気メモリの一実施形態の一部分を示す図である。 バリア層およびスペーサを有する本発明の磁気素子を利用する本発明の磁気メモリの別の実施形態の一部分を示す図である。 磁気メモリを利用して読出および書込マージンを改善した本発明に係る方法の一実施形態を示すフローチャートである。 スペア・ローを含む、本発明に係るＭＲＡＭの一実施形態の部分を示す図である。 スペア・カラムを含む、本発明に係るＭＲＡＭの一実施形態の部分を示す図である。 平均化された中間点基準読出信号ならびに読出および書込マージンを向上したスピン転移切換を利用する、本発明に係る磁気メモリアレイおよび回路の一実施形態の一部分を示す図である。

Claims (42)

  1. 磁気メモリであって、
    それぞれ磁気素子を含み、同磁気素子を介して第１の方向に駆動される第１の書込電流により同磁気素子が高抵抗状態にプログラムされ、同磁気素子を介して第２の方向に駆動される第２の書込電流により同磁気素子が低抵抗状態にプログラムされる、複数の磁気記憶セルと、
    前記複数の磁気記憶セルに対応する少なくとも１つのビット線と、
    前記複数の磁気記憶セルに対応する複数のソース線と、
    を備え、
    前記少なくとも１つのビット線および前記複数のソース線が、前記磁気素子を介して前記第１の方向に前記第１の書込電流を駆動し、前記磁気素子を介して前記第２の方向に前記第２の書込電流を駆動し、前記低抵抗状態を不安定化しない第３の方向に前記磁気素子を介して少なくとも１つの読出電流を駆動するように構成された、磁気メモリ。
  2. 前記第２の方向が前記第１の方向と反対であり、前記第２の方向と前記第３の方向とが同じである、請求項１の磁気メモリ。
  3. それぞれ前記複数の磁気記憶セルの１つに対応し、同磁気記憶セルに電流を流す複数のワード線を備える請求項１の磁気メモリ。
  4. 前記複数の磁気記憶セルのそれぞれが少なくとも１つの選択素子をさらに含み、前記複数のワード線の一部が前記少なくとも１つの選択素子を選択的に活性化して前記磁気素子に電流を流す、請求項３の磁気メモリ。
  5. 前記少なくとも１つの選択素子がソース、ドレイン、およびゲートを有する選択トランジスタであり、前記複数のワード線の一部が前記選択トランジスタのゲートに接続されたワード線であり、前記磁気素子が前記ドレインに接続され、前記複数のソース線の１つが前記ソースに接続されている、請求項４の磁気メモリ。
  6. 前記複数のソース線のそれぞれが、前記複数の磁気記憶セルのうち一対の磁気記憶セルに対応する、請求項１の磁気メモリ。
  7. 前記磁気素子が、固定方向に固定された第１の磁化を有する固定層と、スペーサ層と、第２の磁化を有する自由層とを含み、前記スペーサ層が前記固定層と前記自由層との間に配置されており、前記自由層が、前記磁気素子を介して前記第１の方向に駆動される第１の書込電流により前記磁気素子を前記高抵抗状態にプログラムし、前記磁気素子を介して前記第１の方向と反対の第２の方向に駆動される第２の書込電流により前記磁気素子を前記低抵抗状態にプログラムするように構成されている、請求項１の磁気メモリ。
  8. 前記スペーサ層がバリア層である、請求項７の磁気メモリ。
  9. 前記スペーサ層が導電性である、請求項７の磁気メモリ。
  10. 前記磁気素子が、追加のスペーサ層と追加の固定層とをさらに含み、前記自由層が前記追加のスペーサ層と前記スペーサ層との間に配置されており、前記追加のスペーサ層が前記自由層と前記追加の固定層との間に配置されている、請求項７の磁気メモリ。
  11. 前記スペーサ層がバリア層である、請求項１０の磁気メモリ。
  12. 前記追加のスペーサ層が追加のバリア層である、請求項１１の磁気メモリ。
  13. 前記追加のスペーサ層が導電性である、請求項１１の磁気メモリ。
  14. 前記スペーサ層が導電性である、請求項１０の磁気メモリ。
  15. 前記追加のスペーサ層が追加のバリア層である、請求項１４の磁気メモリ。
  16. 前記追加のスペーサ層が導電性である、請求項１４の磁気メモリ。
  17. 少なくとも１つの基準セルと、
    前記少なくとも１つの基準セルに接続された少なくとも１つの追加のビット線と、
    前記少なくとも１つの基準セルに接続された少なくとも１つの追加のソース線と、
    をさらに備える請求項１の磁気メモリ。
  18. 前記少なくとも１つのビット線に対応する少なくとも１つの予備磁気記憶セルであって、それぞれ予備磁気素子を含み、同予備磁気素子を介して第１の方向に駆動される第１の書込電流により同予備磁気素子を高抵抗状態にプログラム可能であり、同予備磁気素子を介して前記第１の方向と反対の第２の方向に駆動される第２の書込電流により同予備磁気素子を低抵抗状態にプログラム可能である、少なくとも１つの予備磁気記憶セルと、
    前記少なくとも１つの予備磁気記憶セルに対応する少なくとも１つの予備ソース線と、
    をさらに備え、
    前記少なくとも１つのビット線および前記少なくとも１つの予備ソース線は、前記予備磁気素子を介して前記第１の方向に前記第１の書込電流を駆動し、前記予備磁気素子を介して前記第２の方向に前記第２の書込電流を駆動し、前記低抵抗状態を不安定化しない第３の方向に前記予備磁気素子を介して少なくとも１つの読出電流を駆動するように構成されている、請求項１の磁気メモリ。
  19. 前記複数のソース線の少なくとも一部に接続された少なくとも１つの予備磁気記憶セルであって、それぞれ予備磁気素子を含み、同予備磁気素子を介して第１の方向に駆動される第１の書込電流により同予備磁気素子を高抵抗状態にプログラム可能であり、同予備磁気素子を介して前記第１の方向と反対の第２の方向に駆動される第２の書込電流により同予備磁気素子を低抵抗状態にプログラム可能である、少なくとも１つの予備磁気記憶セルと、
    前記少なくとも１つの予備磁気記憶セルに対応する少なくとも１つの予備ビット線と、
    をさらに備え、
    前記少なくとも１つの予備ビット線および前記複数のソース線は、前記予備磁気素子を介して前記第１の方向に前記第１の書込電流を駆動し、前記予備磁気素子を介して前記第２の方向に前記第２の書込電流を駆動し、前記予備磁気素子を介して前記第３の方向に前記少なくとも１つの読出電流を駆動するように構成されている、請求項１の磁気メモリ。
  20. 少なくとも１つのエラーコード訂正部をさらに備える請求項１の磁気メモリ。
  21. 磁気メモリであって、
    それぞれ磁気素子と選択素子を含み、同磁気素子を介して第１の方向に駆動される第１の書込電流により同磁気素子が高抵抗状態にプログラムされ、同磁気素子を介して前記第１の方向と反対の第２の方向に駆動される第２の書込電流により同磁気素子が低抵抗状態にプログラムされる、複数の磁気記憶セルと、
    それぞれ前記複数の磁気記憶セルの第１の部分に対応する複数のビット線と、
    それぞれ前記複数の磁気記憶セルの第２の部分に対応する複数のソース線と、
    それぞれ前記複数の磁気記憶セルの１つに対応し、同磁気記憶セルに電流を流す複数のワード線と、
    を備え、
    前記複数のビット線および前記複数のソース線は、前記磁気素子を介して前記第１の方向に前記第１の書込電流を駆動し、前記磁気素子を介して前記第２の方向に前記第２の書込電流を駆動し、前記磁気素子を介して前記第２の方向に少なくとも１つの読出電流を駆動するように構成されている、磁気メモリ。
  22. 前記複数のワード線の少なくとも一部と前記複数のソース線の少なくとも一部とに対応する複数の基準セルと、
    前記複数の基準セルに接続された少なくとも１つの追加のビット線と、
    をさらに備える請求項２１の磁気メモリ。
  23. 前記複数のビット線および前記複数のソース線に対応する複数の予備磁気記憶セルであって、それぞれ予備磁気素子を含み、同予備磁気素子を介して第１の方向に駆動される第１の書込電流により同予備磁気素子を高抵抗状態にプログラム可能であり、同予備磁気素子を介して前記第１の方向と反対の第２の方向に駆動される第２の書込電流により同予備磁気素子を低抵抗状態にプログラム可能である、複数の予備磁気記憶セルをさらに備え、
    前記複数のビット線および前記複数のソース線は、前記予備磁気素子を介して前記第１の方向に前記第１の書込電流を駆動し、前記予備磁気素子を介して前記第２の方向に前記第２の書込電流を駆動し、前記低抵抗状態を不安定化しない第３の方向に前記予備磁気素子を介して少なくとも１つの読出電流を駆動するように構成されている、請求項２１の磁気メモリ。
  24. それぞれ予備磁気素子を含み、同予備磁気素子を介して第１の方向に駆動される第１の書込電流により同予備磁気素子を高抵抗状態にプログラム可能であり、同予備磁気素子を介して前記第１の方向と反対の第２の方向に駆動される第２の書込電流により同予備磁気素子を低抵抗状態にプログラム可能である、少なくとも１つの予備磁気記憶セルと、
    前記少なくとも１つの予備磁気記憶セルに対応する少なくとも１つの予備ビット線と、
    前記少なくとも１つの予備磁気記憶セルに対応する少なくとも１つの予備ソース線と、
    をさらに備え、
    前記少なくとも１つの予備ビット線および前記少なくとも１つの予備ソース線は、前記予備磁気素子を介して前記第１の方向に前記第１の書込電流を駆動し、前記予備磁気素子を介して前記第２の方向に前記第２の書込電流を駆動し、前記低抵抗状態を不安定化しない第３の方向に前記予備磁気素子を介して少なくとも１つの読出電流を駆動するように構成されている、請求項２１の磁気メモリ。
  25. スピン転移を用いてプログラム可能な磁気素子をそれぞれ含むメモリ内の少なくとも１つの磁気記憶セルを利用する方法であって、
    前記少なくとも１つの磁気記憶セルを高抵抗状態または低抵抗状態にプログラムすることであって、前記磁気素子を介して第１の方向に第１の書込電流を駆動することによって高抵抗状態をプログラムすること、または前記磁気素子を介して第２の方向に第２の書込電流を駆動することによって低抵抗状態をプログラムすることを含む、前記少なくとも１つの磁気記憶セルを高抵抗状態または低抵抗状態にプログラムすること、
    前記低抵抗状態を不安定化しない第３の方向に前記磁気素子を介して少なくとも１つの読出電流を駆動することにより、前記少なくとも１つの磁気記憶セルを読み出すこと、
    を備える方法。
  26. 前記第２の方向は前記第１の方向と反対である、請求項２５の方法。
  27. 前記第２の方向と前記第３の方向は同じである、請求項２５の方法。
  28. 前記プログラムすることは、少なくとも１つのビット線と少なくとも１つのソース線との間で前記第１の書込電流および前記第２の書込電流を駆動することを含む、請求項２５の方法。
  29. 前記読み出すことは、少なくとも１つのビット線と少なくとも１つのソース線との間で前記少なくとも１つの読出電流を駆動することを含む、請求項２５の方法。
  30. 前記少なくとも１つの磁気記憶セルに少なくとも１つの選択素子が対応しており、
    前記プログラムすることは、少なくとも１つのワード線を使用して前記少なくとも１つの選択素子を選択的に活性化することにより、前記少なくとも１つの磁気記憶セルに前記第１の書込電流または前記第２の書込電流を流すことをさらに含む、請求項２５の方法。
  31. 前記少なくとも１つの磁気記憶セルに少なくとも１つの選択素子が対応しており、
    前記読み出すことは、少なくとも１つのワード線を利用して前記少なくとも１つの選択素子を選択的に活性化することにより、前記少なくとも１つの磁気記憶セルに前記少なくとも１つの読出電流を流すことをさらに含む、請求項２５の方法。
  32. 前記磁気素子が、固定方向に固定された第１の磁化を有する固定層と、スペーサ層と、第２の磁化を有する自由層とを含み、前記スペーサ層が前記固定層と前記自由層との間に配置されており、前記自由層が、前記磁気素子を介して前記第１の方向に駆動される第１の書込電流により前記磁気素子を前記高抵抗状態にプログラムし、前記磁気素子を介して前記第１の方向と反対の第２の方向に駆動される第２の書込電流により前記磁気素子を前記低抵抗状態にプログラムするように構成されている、請求項２５の方法。
  33. 前記スペーサ層がバリア層である、請求項３２の方法。
  34. 前記スペーサ層が導電性である、請求項３２の方法。
  35. 前記磁気素子が、追加のスペーサ層と追加の固定層とをさらに含み、前記自由層が前記追加のスペーサ層と前記スペーサ層との間に配置されており、前記追加のスペーサ層が前記自由層と前記追加の固定層との間に配置されている、請求項３２の方法。
  36. 前記スペーサ層がバリア層である、請求項３５の方法。
  37. 前記追加のスペーサ層が追加のバリア層である、請求項３６の方法。
  38. 前記追加のスペーサ層が導電性である、請求項３６の方法。
  39. 前記スペーサ層が導電性である、請求項３６の方法。
  40. 前記追加のスペーサ層が追加のバリア層である、請求項３９の方法。
  41. 前記追加のスペーサ層が導電性である、請求項３９の方法。
  42. 少なくとも１つの基準セルをプログラムすること、
    前記少なくとも１つの読出電流を前記少なくとも１つの基準セルに供給すること、
    をさらに備える請求項２５の方法。
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