KR950014242B1 - 승압회로를 갖는 반도체 메모리 장치 - Google Patents

Abstract

내용 없음.

Description

승압회로를 갖는 반도체 메모리 장치

제1도는 종래 반도체 메모리장치의 전체구조를 도시한 블록도.

제2도는 제1도의 반도체 메모리장치의 워드라인 구동기를 보인 회로도.

제3도는 제2도의 회로 동작을 보인도.

제4도는 본 발명의 원리를 설명하는 회로도.

제5도는 제4도의 회로 동작을 보인도.

제6도는 본 발명의 제l실시예를 나타낸 회로도.

제7(a)-7(k)도는 제6도의 회로동작을 보인도.

제8도는 본 반명의 제2실시예를 나타낸 회로도.

제9도는 제8도의 회로동작을 보인도.

제10도는 본 발명의 제3실시예를 보인 회로.

본 발명은 일반적으로 반도체 메모리에 관한 것으로, 특히 승압회로를 갖는 반도체 메모리 장치에 관한것이다.

최근에, 미제 리소그래피 패턴화가 진전됨에 따라, 극히 미세한 소자패턴을 갖는 반도체 장치가 제조되고 있다. 논리소자에 있어서, 그러한 소형화가 동작속도를 개선시킨다. 메모리 장치에 있어서는 소형화의 결과로서 메모리 용량을 증가시킬 수가 있다. 그러나, 그리한 소형화된 반도체 장치에 있어서는, 장기간 사용후에는 반도체 장치의 동작특성이 저하된다는 경향이 있다.

반도체 메모리 장치에서, 데이타의 판독 및 기록은 차례대로 워어드 라인 및 비트라인을 선택하여 구성되는 메모리 셀을 어드레싱 함으로써 달성된다. 판독시에는, 전원 전압 레벨이상의 레벨로 승압되는 워어드라인 전압을 선택된 워드라인에 인가하여 선택된 메모리 셀에 접속되는 메모리 셀 트랜지스터를 활성화 하고, 선택된 비트라인에 나타난 전압 변화를 검출한다. 선택된 메모리 셀에 데이타의 기록시에도, 선택된 워어드 라인이 승압되고 선택된 비트라인 상의 데이타가 메모리 셀에 기록된다.

제1도는 전형적인 DRAM(dynamic random acces memory)장치의 전체구성을 도시한 것이다.

제1도를 참조하면, 장치는 다수의 메모리 셀 1a가 행과 열에 배열되는 메모리 셀 어레이 1로 구성되되, 열방향에 배열된 메모리 셀은 워드라인 WL에 공통으로 접속되는 반면, 행방향에 배열된 메모리 셀은 워드라인 WL에 공통으로 접속되어 있다.

워드라인은 워드 디코우더 2에 접속되어 어드레스 버퍼 회로 3에 공급되는 어드레스 데이타 ADDRESS에 응하여 로우 디코우더 2에 의해 선택적으로 인에이블 된다. 이것에 의해, 워드라인 구동기 4에 의해 발생된 워드라인 전압은 로우 디코우더 2를 경유하여 선택된 워드라인 WL에 공급된다. 어드레스 버퍼 회로3은 비트라인을 지정하기 위하여 컬럼 어드레스 데이타를 더 발생하여, 이렇게 발생된 컬럼 어드레스 데이타를 컬럼 디코우더 5에 공급된다. 여기서, 컬럼 디코우더 5는 입/출력 게이트 6을 경유하여 지정된 비트라인 BL을 선택한다.

데이타 판독시에는, 메모리 셀 트랜지스터는 선택된 워드라인 WL에 공통으로 접속된 전 메모리 셀에 대해 활성화되어, 미세한 전압 변화가 메모리 셀에 저장된 데이타의 내용에 따라 메모리 셀 어레이 1의 각 비트라인에 나타난다. 각 비트라인상에 나타나는 전압변화는 입/출력 게이트 6에 포함된 감지증폭기에 의해 검출되서, 컬럼 디코우더 5는 선택된 비트라인 BL의 전압 변화를 데이타 Dout로서 선택적으로 출력한다. 그 다음에, 출력 데이타는 출력 버퍼회로 7을 경유하여 출력단 Dout에 전송된다.

데이타 기록시에는, 워드라인 WL이 판독의 경우와 마찬가지로 선택된다. 더우기, 기록 인에이블 신호/WE는 기록클록 발생기 9를 경유하여 입력 버퍼회로 8에 공급되어 입력버퍼 회로를 활성화한다. 또한, 입력 데이타 Din은 이렇게 활성화된 입력 버퍼회로 8에 공급된다. 이것에 의해 입력 데이타 Din은 버퍼 회로8로부터 컬럼 디코우더 5 및 선택된 비트라인 BL에 더 전송되어서, 워드라인 WL의 선택으로 활성화된 메모리 셀 트랜지스터를 경유하여 선택된 메모리 셀 1a에 쓰여진다.

상술한 판독/기록동작은 DRAM 장치에서와 같이 로우 어드레스 스트로브 신호/RAS 및 컬럼 어드레스 스트로브 신호/CAS에 응답하여 활성화 된다. 스트로브 신호/RAS 및 /CAS는 여러 제어신호를 발생하여 로우 디코우더 2, 어드레스 버퍼 3, 워드라인 구동기 4, 컬럼 디코우더 5, 입/출력 게이트 6, 출력 버퍼회로 7 및 입력 버퍼회로 8에 공급하는 클록 발생기 9에 공급된다.

판독/기록 동작속도를 가속화 하기 위하여는, 통상적으로 선택된 워드라인 WL의 워드라인 전압을 전원전압 Vcc를 초과하는 레벨까지 증가시키고 있다. 이 목적을 위해, 종래 DRAM 창치는 승압회로를 워드라인 구동기 4와 결합하여 사용하고 있다.

제2도는 승압회로 20을 사용한 종래 워드라인 구동기 4의 일예를 도시한 것이다.

제2도를 참조하면, 워드라인 구동기 4는 직열 접속된 MOS 트랜지스터 Tφ1, Tφ3 및 Tφ4를 포함하는데, MOS 트랜지스터 Tφ1의 드레인은 노드 Nφ1에서 MOS 트랜지스터 Tφ2에 의해 제공되는 정전용량소자에 접속된다. 보다 구체적으로는, MOS 트랜지스터 Tφ1의 드레인은 차례대로 그 소오스 및 드레인이 서로 접속되어 있고 캐패시터로서의 기능을 하는 MOS 트랜지스터 Tφ2의 게이트에 접속된다. 후술하는바와 같이, 이 트랜지스터 Tφ2는 워드라인 전압을 승압하기 의한 승압회로로서 기능을 한다.

MOS 트랜지스터 Tφ1의 소오스는 MOS 트랜지스터 Tφ3의 드래인에 접속되고, MOS 트랜지스터 Tφ3의 소오스는 MOS 트랜지스터 Tφ4의 드레인에 접속된다. 또한, 트랜지스타 Tφ4의 소오스는 접지에 접속된다. 이것에 의해, 메인 워드라인 14는 MOS 트랜지스터 Tφ1의 소오스에 접속된다. 메인 워드라인 18은 차례대로, 다수의 구동회로 2A,2B,…를 포함하는 제1도의 로우 디코우더 2에 접속된다. 각각의 구동회로 2A,2B…는 대응하는 워드라인 WL1,WL2,…에 접속되고 어드레스 버퍼회로 3으로부터 거기에 공급된 어드레스 데이타에 응답하여 선택적으로 활성화 한다.

유사한 전류의 경로가 노드 Nφ1 및 접지사이에 서로 접속되는 MOS 트랜지스터 Tφ1', Tφ3', 및 Tφ4'에 의해 제공된다. 따라서, 트랜지스터 Tφ1'의 드레인은 노드 Nφ1에 접속되고, 트랜지스터 Tφ1'의 소오스는 트랜지스터 Tφ3'의 드레인에, 트랜지스터 Tφ3'의 소오스는 트랜지스터 Tφ4'의 드레인에, 트랜지스터 Tφ4'의 소오스는 접지에 접속된다.

제2도에 도시힌 바와 같이, 트랜지스터 Tφ1및 Tφ1'의 게이트는 제1도의 클록 반생기 10으로부터 제어신호 φ1이 공급되는 입력단에 공통으로 접속된다. 트랜지스터 Tφ3의 게이트와 Tφ3'의 게이트는 전원전압 Vcc를 수신하기 위한 전원 단자에 서로 공통으로 접속되어 있다. 또한, 트랜지스터 Tφ4 및 Tφ4'의 게이트는 클록 발생기 10으로부터 제2제어신호 φ2가 공급되는 입력단에 서로 접속되어 있다. 더우기, 전술한 바와 같이 서로 공통 접속되는 트랜지스터 Tφ2의 소오스와 드레인은 제2제어신호 φ3의 클록 발생기10으로부터 공급되는 다른 입력단에 접속되어 있다. MOS 트랜지스터 T11에 의해 제공되는 정전용량소자는 MOS 트랜지스터 Tφ1'의 게이트와 소오스 사이에 접속되어 있다.

제2도의 회로는 노드 Nφ1에 공급되는 구동전압에 의해 구동되고, 이를 위해 프리차아지 회로 12가 제공된다. 따라서, 프리차아지 회로에 전원전압이 공급되어 그 전압을 노드 Nφ1에 공급한다.

동작시에, 제어신호 φ1 및 φ3의 레벨은 0으로 설정되는 반면, 제어신호 φ2의 레벨은 동작개시시 Vcc로설정된다. 이상태에서, 전원전압 Vcc는 Nφ1에서 나타나고 전하는 MOS 트랜지스터 Tφ2에 의해 제공되는 정전용량소자에 축적된다. 또한, 전하는 이 간격동안 캐패시터 Tφ1에 축적된다.

/RAS 신호에 응답하여, 제어신호 φ1의 레벨은 제3도에 도시한 바와 같이 증가된다. 신호 φ의 레벨이 증가함에 따라, 트랜지스터 Tφ1은 전도하기 시작하는 반면, 트랜지스터 Tφ4는 비전도 상태로 전이하기 시작한다. 이것에 의해, 노드 Nφ1의 전압레벨은 트랜지스터 Tφ4가 완전히 OFF될때까지 순간적으로 감소된다. 트랜지스터 Tφ1이 ON상태로 천이하고 트랜지스터 Tφ4가 OFF상태로 전이한 결과, 워드라인 전압은 제3도에 도시한 바와 같이, 메인 워드라인 14에 나타나기 시작한다.

다음에, 제어신호 φ3의 레벨의 0으로부터 Vcc레벨까지 증가하도록 제어신호 φ3이 활성화된다. 이에 응하여, 캐패시터 Tφ2에 축적되었던 전하가 노드 Nφ1에 전송되어 노드 Nφ1의 전압레벨이 제3도에 도시한 바와 같이 승압된다. 이에따라, 메인 워드라인 14에서 나타나는 워드라인 전압이 승압된다. 따라서 캐패시터 Tφ2가 전술한 바와 같이 워드라인을 승압하기 위한 승압회로로서 기능한다.

노드 Nφ1의 승압과 동시에, 트랜지스터 Tφ1 및 Tφ1'의 게이트 전압이 캐패시더 T11에 의해 승압된다. 노드 Nφ1에서의 전압 증가가 트랜지스터 Tφ1'의 소오스 전압의 증가를 유발하고, 이 소오스 전압의 증가는 캐패시터 T11을 경유하여 트랜지스터 Tφ1 및 Tφ1'의 게이트 전압을 승압시킨다. 이로인해, 노드Nφ1에서의 전압 레벨이 승압될때에도 트랜지스터 Tφ1의 전도상태가 유지된다.

메인 워드라인 14의 과도 승압을 방지하기 위해서, 종래 워드라인 구동기 4는 클램프 회로 20을 메인 워드라인 14와 접속하여 사용하고 있다. 메모리 셀 트랜지스터는 일반적으로 소형화의 결과로 인해 매우 얇은 게이트 산화막을 가지기 때문에, 과도한 워드라인 전압이 게이트에 반복적으로 인가될때 빠르게 저하된다. 제2도에 도시한 바와 같이, 클램프 회로 20은 서로 접속되어 있는 드레인 및 게이트를 갖는 MOS 트랜지스터 22를 포함하고 전원전압 Vcc가 트랜지스터 22의 소오스에 공급된다. 여기서, 워드라인 14의 레벨이 레벨 Vcc+Vth(Vth:트랜지스터 22의 한계전압)를 초과할때 트랜지스터 22가 전도한다. 따라서, 메인 워드라인 14의 워드라인 전압은 제3도에서의 상승 24후에 레벨 Vcc+Vth로 감소하고 워드라인 전압에서의 과도한 증가가 방지된다.

이러한 종래 워드라인 구동기 회로 4에서는, 전하를 제거하는 클램프 회로 20의 능력이 충분하지 않다는 문제점이 있는데, 이는 클램프 회로 20이 반도제 메모리 장치에 길게 뻗쳐있는 워드라인 14에 접속되어 있어서 상당한 정전용량을 갖기 때문이다. 워드라인 14가 일단 승압하기 시작하면, 종래 클램프 회로 20은 워드라인으로부터 전하를 제거하는 트랜지스터 22의 능력의 한계 때문에, 워드라인이 과도하게 승압되는 것을 방지할 수가 없다. 따라서, 워드라인 전압의 승압시에는 클램프 회로 20을 사용하더라도, 전압 상승이나 오버슈트(over shoot)가 일어나는 경향이 있다. 이러한 전압 오버슈트를 제거하지 않는 경우에는, 메모리 셀 트랜지스터는 역방향을 받아 반도체 메모리 장치의 수명이 짧아진다.

따라서, 본 발명의 일반적인 목적은 상술한 문제점들이 제거된 새롭고도 유용한 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 특정의 목적은 워드라인 전압의 과도의 승압을 제고하는, 워드라인 전압을 승압시키는 워드라인 구동기에 승압회로를 구비한 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 워드라인 전압에서의 전압 오버슈트를 제거하는, 워드라인 전압의 과도승압을 방지하기 워해 제공된 클램프 회로와 함께 워드라인을 승압하는 워드라인 구동기에 승압회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 목적은 워드라인을 승압하는 승압회로 및 워드라인과 결합하는 클램프 회로를 구비하여, 클램프 회로가 워드라인 구동기의 일부를 형성하는 MOS 트랜지스터의 게이트에 접속되어 승압회로의 상호작용하여 워드라인을 활성화 시켜서, 클램프 회로가 승압회로를 활성화 하는 경우에도 MOS 트랜지스터의 게이트 전압을 소정의 레벨로 클램프할 수 있는 반도체 메모리장치를 제공하는 것이다.

본 발명에 의하면, 클램프 회로에 알맞은 구동 전류를 제공하는 트랜지스터를 사용하면서 워드라인상의 워드라인 전압의 과도 상승이 확실히 방지되고, 반도체 메모리 장치의 수명이 개선된다.

본 발명의 다른 목적 및 특징은 수반된 도면에 의한 다음의 상세한 설명으로부터 명백시 된다.

제4도는 본 발명의 원리를 도시한 것이다. 제4도에서, 전술한 구성부에 해당하는 구성부에 대하여는 같은 참조번호를 붙였고 이에 대한 설명은 생략한다.

제4도를 참조하면, 워드라인 구동기 4는 MOS 트랜지스터 Tφ2와 T11로 구성되는 승압회로를 포함하고 있으며, 이는 제2도의 종래 워드라인 구동기와 거의 동일한 구조를 갖는다. 그러나, 본 발명에 있어서 클램프 회로 26은 메인 워드라인 14에 접속되어 있지 않고, 트랜지스터 Tφ1 및 Tφ1'의 게이트에 접속되어 있다. 이것에 의해, 클램프 회로 26은 전압 φ1이 상술한 클램핑 레벨을 초과할때 V+2Vth의 클램핑 레벨로 트랜지스터 Tφ1 및 Tφ1'의 게이트의 전압 φ1을 고정시킨다. 여기서, 레벨 Vth는 트랜지스터 Tφ1 및Tφ1'의 한계전압을 표시한 것이다.

제5도는 제4도의 회로 동작을 도시한 것이다.

제5도를 참조하면, 제어신호 φl은 제3도와 마찬가지로, 먼저 Vcc 레벨까지 상승하여, 제어신호 φ3의 상승에 응답하여 Vcc 레벨까지 더 승압된다. 이것에 의해, 신호 φ1의 레벨이 레벨 Vcc+2Vth로 고정되고, Vth의 전압 강하가 트랜지스터 Tφ1의 게이트 및 드레인을 가로질러 나타단다. 또한, 메인 워드라인14에서의 워드라인 전압이 Vcc+Vth의 레벨로 고정된다. 이 구성에 의하여, 트랜지스터 Tφ1 및 Tφ1'의게이트에 접속된 감소된 정전용량소자에 기인하여 워드라인 전압의 승압시에 전압 오버슈트를 효과적으로 제거할 수 있다. 트랜지스터 Tφ1 및 Tφ1'의 게이트에서의 정전용량소자는 워드라인 14와 접속된 정전용량소자 보다 실제로 작아서, 클램프 회로 26은 워드라인 전압이 과도로 승압될때 전하를 효과적으로 제거할수 있다.

제6도는 본 발명의 제1실시예이다.

제6도에서, 전술한 부분에 대하여는 같은 참조번호를 붙였고 그 설명은 생략한다.

제6도를 참조하면, 워드라인 구동회로 4는 제어신호 φ1을 발생시키는 회로 24를 포함한다. 이 회로 24는 클록 발생기 10으로부터 입력제어신호 φ4를 공급하는 소오스를 갖는 n채널 MOS 트랜지스터 T15를 포함한다. 트랜지스터 T15는 전원전압 Vcc를 수신하는 전원소오스에 접속된 게이트와 P채널 MOS 트랜지스터 T13의 게이트에 접속된 드레인을 갖는다. MOS 트랜지스터 T13은 차례대로 P채널 MOS 트랜지스터 T12와 n채널 MOS 트랜지스터 T14와 직렬로 접속되어 있되, 트랜지스터 T13의 소오스는 트랜지스터 14의 드레인에, 트랜지스터 T12의 소오스는 전원단자 Vcc에 접속되어 있다. 트랜지스터 T14의 소오스는 접지에 접속된다. 또한, 트랜지스더 T12의 게이트 및 트랜지스터 T14의 게이트는 서로 공통으로 접속되고 제1도의 클록 발생기 10으로부터 다른 제어신호 φ5를 수신한다. 제어신호 φ1은 트랜지스터 T13의 소오스에서 얻어진다. 따라서, 본 실시예에서, 제어신호 φ1은 클록 발생기 10으로부터 직접 발생되기 보다는 제어신호φ4 및 φ5에 근거하여 회로 24에 의해 발생된다.

본 실시예에서, 클램프 회로 26은 직렬로 접속되고 모두 Vth의 한계레벨을 갖는 두개의 MOS 트랜지스터 TR1 및 TR2를 포함하는데, 그 게이트 및 드레인은 각각의 트랜지스터 TR1 및 TR2에 서로 접속되며,트랜지스터 TR1의 소스는 전원단자 Vcc에 접속되어 있다. 트랜지스터 TR2의 게이트 및 드레인은 트랜지스터 Tφ1 및 Tφ1'의 게이트에 접속된다. 또한, 프리차아지 회로 12는 전원단자 Vcc에 접속된 드레인과 노드 Nφ1에 접속된 소오스를 갖는 MOS 트랜지스터 Tφ5를 포함한다. 트랜지스터 Tφ5에는 게이트에 프리차아지 제어신호 φP가 공급되고 이에 응답하여 활성화 된다.

제7(A)-7(K)도는 제6도의 회로 동작을 설명한 것이다.

동작의 개시시에, 신호 /RAS는 7(A)도에서 처럼 하이레벨 상태가 되도록 설정되고, 프리차아지 제어신호 φP는 제7(B)도에서와 같이 레벨 Vcc+Vth가 되도록 설정되며, 제어신호 φ4는 제7(F)도에서와 같이 하이레벨 상태로, 제어신호 φ5도 제7(G)도처럼 하이레벨 상태가 되도록 설정된다. 또한 제어신호 φ2의 레벨은 제7(D)도에서 처럼 하이레벨로 유지되고 제어신호 φ3의 레벨은 제7(E)도에서처럼 로우 레벨로 유지된다.

신호 φ5의 하이레벨 상태에 응하여, 트랜지스터 T14는 ON되고 트랜지스터 T12는 OFF된다. 이것에 의해, 제어신호 φ1의 레벨은 제7(C)도와 같이 로우레벨로 유지된다. 신호 φ1의 로우레벨 상태로 인해, 트랜지스터 T1'의 드레인에 대응하는 노드 Nφ2에서의 레벨은 로우 레벨로 유지된다. 반면에, 제어신호 φ4의 하이레벨 상태에 따라, 트랜지스터 T13의 게이트에 대응하는 노드 Nφ3의 레벨은 제7(J)도에 나타낸 바와같이 하이레벨로 유지된다. 이 초기상태에서, 워드라인 14의 레벨은 제7(K)도에 보인 바와 같이 로우레벨로 유지된다.

판독(포는 기록)동작은 제7(A)도의 /RAS 신호의 전이에 응답해서 개시된다. 이에 응하여, 제어신호 φ5는 제7(G)도에 보인 바와 같이 로우레벨 상태로 전이되고, 트랜지스터 T14는 그의 상태가 전도 상태에서 비전도 상태로 바뀐다. 더우기, 트랜지스터 T12는 전도상태로 전이된다. 이것에 의해, 트랜지스터 T13의소오스의 레벨이 노드 Nφ3의 하이레밸 상태에 의해 증가되고, 제어신호 φ1의 레벨은 제7(C)도에 보인 바와 같이 상승하기 시작한다. 제어신호 φ1의 레벨증가는 트랜지스터 T13의 정전용량소자에 기인하여 트랜지스터 T13의 게이트 전압의 상승을 일으킨다(제7(J)도 참조). 그리나, 소정의 간격후에 제어신호 φ4는 제7(F)도에 나타난 로우레벨 상태로 전이된다. 그리고, 이에 응답하여 노드 Nφ3의 전압 레벨이 제7(J)도와 같이 감소된다. 이것에 의해, 트랜지스터 T13은 OFF되고 트랜지스터 Tφ1의 게이트는 두 트랜지스터 T13 및 T14의 OFF로 인해 플로팅 상태로 된다.

다음에, 순간적인 전압 강하 c1후에, 제어신호 φ3의 레벨이 제7(E)도에서 처럼 하이레벨 상태로 변화된다. 이 순간적인 전압 강하는 제어신호 φ1의 하이레벨 상태에 응답하는 트랜지스터 Tφ1의 전도에 의해 일어난다. 그래서, 제7(I)도에서 나타난 전압 강하 c1에 따라 대응하는 전압상승 c2가 노드 Nφ2에서 나타난다.

제어신호 φ3의 전압레벨의 상승에 의해 노드 Nφ1에서의 전압레벨이 제7(H)도에 보인 바와 같이 승압되고 이에 따라 노드 Nφ2의 레벨도 제7(I)도에 나타난 바와 같이 역시 승압된다. 더우기, 노드 Nφ1의 승압이 제7(K)도의 워드라인 14상의 워드라인 전압의 상승을 일으킨다. 노드 Nφ2의 승압은 제7(C)도에서 보인 트랜지스터 Tφ1의 게이트에서 제어신호 φ1의 승압을 그대로 일으킨다. 그러나, 이 승압은 클램프 회로26에 의해 레벨 Vcc+2Vth로 고정되고 워드라인 14의 전압레벨의 승압은 제7(K)도에서 처럼 Vcc+Vth의 레벨로 고정된다. 전압 레벨 φ1이 레벨 Vcc+2Vth를 초과할 때마다 트랜지스터 TR1 및 TR2는 트랜지스터 Tφ1 및 Tφ1'의 게이트로부터 전원단자 Vc로 전하의 흐름을 초래한다. 프리차아지 제어신호 φP는 워드라인의 승압이 시작된 후에 디스에이블 된다.

본 발명에 있어서 클램프 회로 26에 의해 전하의 제거의 효율에 대한 워드라인 14의 대용량의 역 효과가 트랜지스터 Tφ1 및 Tφ1'의 게이트에서 클램프 회로를 접속하여 최소화 된다. 이것은 클램프 회로 26의 트랜지스터 TR1 및 TR2를 위해 구동전류를 흐르게 하는 알맞는 능력을 갖는 트랜지스터의 사용을 가능하게 하며, 클램프 회로 26의 빠른 응답을 얻을 수 있다. 이것에 의해, 워드라인의 전압 오버슈트의 문제를 전부 해결할 수 있게 되고, 반도체 메모리 장치의 수명을 연장시킬 수 있다. 이는 반도체 메모리를 사용하는 시스템의 신뢰도를 개선시킨다.

본 실시예에서, 승압이 적용되어 게이트 전압이 레벨 Vcc+2Vth로 증가될때라도 트랜지스터 Tφ1 및Tφ1'의 게이트 산화막에 인가된 전기적 응력이 레벨 2Vth를 제한된다. 반면에 Vcc+Vth의 워드라인 전압이 전기적 응력으로서 메모리 셀 트랜지스터의 게이트 산화막에 직접 인가된다. 따라서, 레벨 Vcc+Vth에서 워드라인 전압의 클램핑이 메모리 셀 트랜지스터의 긴수명에 필수적이고, 반면에 트랜지스터 Tφ1 및Tφ1'의 게이트를 레벨 Vcc+2Vth로 승압하는 것은 이들 트랜지스터에 악영향을 끼치지 않는다.

제6도에서는 트랜지스터 Tφ1', Tφ3' 및 Tφ4'를 제거할 수 있음에 주시한다. 이 경우, MOS 트랜지스터 T11에 의해 주어진 정전용량은 MOS 트랜지스터 Tφ1의 게이트 및 드레인 사이에 있는 정전용량에 의해 제공된다.

제8도는 본 발명의 제2실시예이고, 단, 단일 MOS 트랜지스터가 워드라인을 활성화 하는데 사용된다. 워드라인 WL중의 하나에 접속되어 있는 로우 디코우더 2의 부분 2A를 나타내는 제8도를 참조하면, 회로 2A는 전원단자 Vcc와 접지사이에 직접 접속된 MOS 트랜지스터 T23-T25를 포함하는데, 여기서 트랜지스터 T23은 P채널 MOS 트랜지스터이고 제1도의 클록 발생기 10으로부터 공급되는 제어신호 φR에 응답하여 인에이블 된다. 트랜지스터 T24 및 T25는 n채널 MOS 트랜지스터로 형성되고, 어드레스 디코우더 3으로부더 워드라인 WL을 선택하는 선택신호가 출력된다. 제8도에 도시한 다수의 회로들은 각 워드라인 WL에 따른 워드라인 디코우더에 제공되어 있다.

선택신호에 응답해서, 노드 N24에서의 전압 레벨이 변화되고, 노드 N24에서의 전압 변화가 한편으로는인버터 INV1을 경유해서 n채널 MOS 트랜지스터 T2φ과 클록 발생기 10으로부터의 제어신호 φV에 응답하여 활성화되는 트랜지스터 T22에 전송되며, 다른 한편으로는 제2인버터 INV2를 경유하여 트랜지스터T2φ과 직렬 접속된 또다른 n채널 MOS 트랜지스터 T21에 전송된다. 트랜지스터 T21의 드레인으로 워드라인 구동기 WDD에 의해 발생된 워드라인 전압이 출력되는 반면, 트랜지스터 T21의 소오스는 접지에 접속된다. 워드라인 WL은 트랜지스터 T2φ의 소오스에 접속된다. 워드라인 구동기 WDD는 종래의 구조를 가질수도 있으며 승압회로를 포함한다. 반면에, 워드라인 구동기 WDD는 클램프 회로를 포함하지 않는다.

제8도의 회로에서, 트랜지스터 T2φ의 게이트에 클램프 회로 32가 제공된다. 제8도를 참조하면, 클램프 회로 32는 트랜지스터 T2φ의 게이트와 전원단자 Vcc사이에 직렬 접속된 트랜지스터 T26과 T27을 포함하며, 각 트랜지스터의 게이트는 그 드레인에 접속된다.

워드라인 전압이 워드라인 구동기 WDD로부터 트랜지스터 T2φ와 드레인에 공급되어 차례로 승압될때,트랜지스터 T2φ의 소오스의 전압 레벨이 그에따라 승압된다. 따라서, 워드라인 WL상의 워드라인 전압이 Vcc+Vth 레벨로 승압될때, 트랜지스터 T2φ의 게이트 전압은 트랜지스터 T2φ의 게이트에서의 정전용량의 영향으로 레벨 Vcc+2Vth로 승입된다.

여기서, Vth는 트랜지스터 T2φ의 한계전압이다. 또한, 승압이 시작될때 제어 전압 φV에 의해 트랜지스터 T22가 디스에이블된다.

이제, 워드라인 WL에서의 전압 레벨이 레벨 Vcc+Vth를 초과 했을때, 클램프 회로 32가 트랜지스터T2φ의 게이트상에 있는 전하를 전원단자 Vcc로 흘러보내기 시작하고, 트랜지스터 T2φ의 게이트 전압은 레벨 Vcc+2Vth로 고정된다. 트랜지스터 T26 및 T27은 모두 한계 전압 Vth를 갖는다. 이에 따라 워드라인 WL의 드레인에서의 워드라인 전압이 Vcc+Vth 레벨로 고정된다. 이 구조에서도 또한 워드라인 전압의 전압 오버슈트를 효과적으로 제거할 수 있다. 왜냐하면, 클램프 회로가 워드라인 그자체 보다는 트랜지스터T2φ의 게이트에 접속되어 있기 때문이다.

제9도는 제8도의 회로 동작을 나타낸다.

로우 디코우더 2의 회로 2A의 액세스를 응답하여, 트랜지스터 T2φ의 게이트에 접속된 노드 N21의 전압레벨이 레벨 Vss로부터 레벨 Vcc까지 증가된다. 노드 N21에서의 전압 상승에 의해, 트랜지스터 T21의 게이트에 접속된 노드 N22에서의 전압을 레벨 Vs까지 감소한다. 이것에 의해, 트랜지스더 T2φ이 ON이 되는 반면에, 트랜지스터 T21이 OFF되어 워드라인 WL의 선택이 달성된다.

다음에, 트랜지스터 T2φ소오스에서의 전압 레벨이 상승되고 워드라인의 승압이 시작된다. 워드라인 구동기 WDD의 출력전압에서의 증가에 따라 노드 N21의 진압 레벨이 전술한 바와 같이 레벨 Vcc+2Vth로 승압되는데, 제9도에 도시한 바와 같이, 워드라인 구동기 WDD가 레벨 Vcc+Vth 이상으로 중가될때라도 전압이 클램프 회로에 의해 고정된다. 트랜지스터 Tφ1의 게이트의 전압이 전술한 대로 Vcc+Vth로 고정된다.

이 실시예에서, 제1실시예의 트랜지스터 T11과 같은 별개의 정전용량 소자가 트랜지스터 T2φ의 게이트전압을 승압시키기 위해 사용되지 않는다. 그리나 승압의 원리는 제1실시예에서의 실제로 같은데, 이는 트랜지스터 T2φ의 게이트에서 정전용량이 제1실시예의 트랜지스터 T11에 의해 제공된 정전용량으로서 작용하기 때문이다.

다음에 본 발명의 제3실시예를 제10도를 참조하여 설명한다. 제10도에서 전술한 부분에 해당하는 구성부에 대하여는 같은 참조번호를 붙였으며 그에 대한 설명은 생략한다.

제10도의 회로는 캐패시터를 형성하기 위해 접속된 MOS 트랜지스터 T28이 도면부호 34로 표시된 클램프 회로에 사용되는 것을 제외하고는 제8도의 회로에 대응한다. MOS 트랜지스터 T28의 게이트 산화막의 면적 및 두께와 같은 크기를 알맞게 선택해서 Vcc+2Vth의 레벨에서 노드 N21의 전압 레벨과 Vcc+Vth의 레벨에서 워드라인 전압을 고정시킬 수 있다. 클램프 회로 34의 구조는 물론 클램프 회로 26 대신에 제1실시예에도 적용할 수 있다.

더우기, 메모리 셀 트랜지스터가 워드라인 전압을 보장하는 한, 워드라인의 클램핑 레벨이 전술한 Vcc+Vth 레벨로만 제한되지 않으며, Vcc+2Vth,Vcc+3Vth,…와 같이 높은 레벨로도 한정된다. 이는 클래프회로 26이나 클램프 회로 32에서 트랜지스터의 다수의 스테이지를 증가시켜서 간단히 이룰수 있다.

더우기, 본 발명이 전술한 실시예에반 제한되지 않으며 다양한 변화와 변경이 본 발명의 취지에서 볏어나지 않는 한 이룰 수 있다.

Claims (11)

1. 전원전압 이상으로 승압된 전압을 공급하는 노드(Nφ1): 상기 전원전압보다 큰, 제1전압을 발생하는 제1승압수단(Tφ2): 상기 노드에 접속되어, 상기 제1승압수단에서 상기 노드로 전하를 선택적으로 전송하며 상기 노드에서 상기 전원전압이상으로 승압된 상기 전압을 발생시키는 MOS 트랜지스터(Tφ1):상기 전원전압보다 큰 제2전압을 상기 MOS 트랜지스터의 게이트에 공급하는 제2승압수단(T11); 및 상기 MOS 트랜지스터의 게이트에 접속되어, 상기 제2전압이 소정의 전압 이상으로 상승되는 것을 방지하는 클램프 수단(26)을 포항하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 반도체 메모리 장치가 워드라인(WL)에 선택신호를 공급하는 워드 디코우더(2)를 더 포함하여, 상기 노드(Nφ1)에서의 상기 제1전압이 상기 워드 디코우더의 구동신호로서 공급되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 MOS 트랜지스터(Tφ1)이 선택신호를 워드라인(WL)에 공급하는 워드 디코우더(2)에 포함되고, 상기 노드가 워드라인(WL)에 접속되고, 상기 제2승압수단이 어드레스 신호에 응답하여 선택적으로 상기 제2전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
4. 데이타를 저장하기 위한 다수의 메모리 셀(1a), 메모리 셀 트랜지스터에 접속된 다수의 워드라인(WL) 및 메모리 셀 트랜지스터에 접속된 다수의 비트라인(BL)을 포함하는 메모리 셀 어레이(1): 각각의 워드라인에 접속되어, 선택된 메모리 셀이 접속되는 워드라인중의 하나를 지정하는 제1어드레스 데이타로 공급되어, 지정된 워드라인을 선택하는 워드라인 선택수단(2); 각각의 비트라인에 접속되어, 상기 선택된 메모리 셀이 접속되는 비트라인중의 하나를 지정하는 제2어드레스 데이타로 공급되어, 지정된 비트라인을 선택하는 비트라인 선택수단(5): 비트라인 선택수단에 접속되어, 선택된 메모리 셀안에 써넣어야할 데이타를 선택된 비트라인에 공급하여, 선택된 비트라인을 경유하여 선택된 메모리 셀에서 데이타를 판독하는 입력/출력수단(6,7,8): 게이트, 전원전압으로 공급되는 소오스 및 워드라인 선택수단에 접속된 드레인을 갖고, 게이트에서 활성화 신호로 공급되고, 워드라인 전압이 워드라인 선택수단을 경유하여 선택된 워드라인에 공급되도록 드레인에서 워드라인 전압을 발생시키는 MOS 트랜지스터(Tφ1)를 포함하는 워드라인 구동수단(4); 및 MOS 트랜지스터의 소오스에 접속되어, 상기 MOS 트랜지스터를 경유하여 워드라인 전압을 승압하는 워드라인 승압수단으로 구성되되, 상기 워드라인 승압수단이 상기 MOS 트랜지스더의 게이트에 접속되어 워드라인 전압의 승압에 따라 상기 전원전압 이상으로 MOS 트랜지스터의 게이트에서의 전압 레벨을 승압하는 승압 캐패시터(T11)를 더 포함하는 반도체 메모리 장치에 있어서, 상기 MOS 트랜지스터의 게이트에 접속되어, MOS 트랜지스터의 게이트 전압 레벨을 소정의 레벨로 고정하는 클램프 수단(26)이 제공되어 있는 것을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 클램프 수단(26)이 워드라인 구동수단의 MOS 트랜지스터의 게이트와 전원전압 사이에 접속되고, 직렬로 접속된 다수의 MOS 트랜지스터(TR1,TR2)를 포함하고, 상기 MOS 트랜지스터(TR1,TR2)의 각각은 그의 게이트와 드레인이 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리장치.
6. 제4항에 있어서, 상기 승압 캐패시터(T11)가 워드라인 승압수단의 MOS 트랜지스터(Tφ1)의 드레인과 게이트 사이에 형성된 정전용량 소자로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
7. 제 4 항에 있어서, 상기 워드라인 승압수단이 MOS 트랜지스터의 소오스에 접속된 제1단과 승압신호로 공급되는 제2단을 가져, 승압신호(φ3)에 따라 전원전압(Vcc)이상으로 MOS 트랜지스터(Tφ1)의 드레인의 전압레벨을 승압하기 위한 제2승압 캐패시터(Tφ2)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
8. 제4항에 있어서, 상기 반도체 메모리 장치가 전원전압을 공급하기 위하여 워드라인 구동수단의 MOS 트랜지스터의 드레인에 접속된 프리차아지 회로(12)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
9. 제4항에 있어서, 상기 반도체 메모리 장치는 워드라인 전압을 선택된 워드라인에 출력할때 활성화시키기 위하여 워드라인 구동수단(4)의 MOS 트랜지스터(Tφ1)의 게이트에 접속된 구동회로(T12-T15)를더 포함하여, 상기 구동회로가 워드라인 승압수단에 의해 워드라인의 승압을 시작할때 상기 워드라인 구동수단의 MOS 트랜지스터의 게이트를 플로팅 상태로 복귀시키는 것을 특징으로 하는 반도체 메모리 장치.
10. 데이타를 저장하기 위한 다수의 메모리 셀(1a), 메모리 셀 트랜지스터에 접속된 다수의 워드라인(WL) 및 메모리 셀 트랜지스터에 접속된 다수의 비트라인(BL)을 포함하는 메모리 셀 어레이(1): 각각의 워드라인에 접속되고 선택된 메모리 셀이 접속되는 워드라인중의 하나를 지정하는 제1어드레스 데이타로 공급되어, 지정된 워드라인을 선택하기 위한 워드라인 선택수단(2): 각각의 비트라인에 접속되고 상기 선택된 메모리 셀이 접속되는 비트라인중의 하나를 지정하는 제2어드레스 데이타로 공급되어, 지정된 비트라인을 선택하는 비트라인 선택수단(5); 비트라인 선택수단에 접속되어, 선택된 메모리 셀안에 써넣어야할 데이타를 선택된 비트라인에 공급하여 선택된 비트라인을 경유하여 선택된 메모리 셀로부터 데이타를 판독하는 입력/출력 수단(6,7,8): 워드라인 전압을 워드라인 선택수단을 경유하여 선택된 워드라인에 공급하는 워드라인 구동수단(WDD)으로 이루어지고, 상기 워드라인 구동수단은 워드라인 전압을 수압하는 워드라인 승압수단을 포함하고, 상기 워드라인 선택수단은 다수의 워드라인의 각각에 대응하여 제공된 MOS 트랜지스터(T2φ)로 이루어지고, 상기 MOS 트랜지스터의 각각은 게이트, 워드라인 전압을 수신하기 위해 워드라인 구동수단(WDD)에 접속된 드레인 및 MOS 트랜지스터에 대응하는 워드라인(WL)에 접속된 소오스를갖는 반도체 메모리 장치에 있어서, 상기 MOS 트랜지스터 게이트에 접속되어, 전압레벨을 소정의 레벨로 고정하는 클램프 수단(32,34)이 제공되는 것을 특정으로 하는 반도체 메모리 장치.
11. 제10항에 있어서, 상기 클램프 수단(34)이 워드라인 구동수단의 MOS 트랜지스터의 게이트와 전원전압 사이에 접속된 MOS 트랜지스터(T28)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.