KR920005151A - 승압 회로를 갖는 반도체 메모리 장치 - Google Patents

승압 회로를 갖는 반도체 메모리 장치 Download PDF

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Abstract

내용 없음

Description

승압 회로를 갖는 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 원리를 설명하는 회로도.
제5도는 제4도의 회로 동작을 보인도.
제6도는 본 발명의 제1실시예를 나타낸 회로도.

Claims (11)

  1. 공급전압 이상으로 승압된 전압이 출력되는 노드(N1); 상기 공급전압보다 큰 제1전압을 발생하는 제1수단(T2); 상기 제1전압을 상기 노드에 선택적으로 전송하기 위해 상기 제1수단과 상기 노드 사이에 연결된 MOS트랜지스터(T1); 상기 MOS트랜지스터의 게이트에 상기 공급 전압보다 큰 제2전압을 출력하기 위한 제2수단(T11); 및 상기 제2전압이 소정의 전압 이상으로 상승되는 것을 방지하기 위한 수단(26)을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 반도체 메모리 장치가 선택신호를 워어드 라인(WL)에 공급하기 위한 워어드 디코우더(2)를 더 포함하고, 상기 노드(N1)에서의 상기 제1전압이 상기 워어드 디코우더의 구동 신호로서 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 MOS트랜지스터(T1)이 선택신호를 워어드 라인에 공급하는 워어드 디코우더(2)에 포함하고, 상기 노드가 워어드 라인(WL)에 연결되고, 상기 제2수단이 어드레스 신호에 응답하여 선택적으로 상기 제2전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 데이타를 저장하기 위한 다수의 메로리 셀(la), 메모리 셀 트랜지스터에 연결된 다수의 워드라인(WL) 침메모리 셀 트랜지스터에 연결된 다수의 비트라인(BL)을 포함하는 메모리 셀 어레이(1); 각각의 워어드 라인에 연결되고, 선택된 메모리 셀이 연결되는 워어드 라인중의 하나를 지정하는 제1어드레스 데이타를 출력하며, 지정된 워어드 라인을 선택하기 위한 워어드라인 선택 수단(2); 각각의 비트라인에 연결되고 상기 선택된 메모리 셀이 연결되는 비트라인중의 하나를 지정하는 제2어드레스 데이타를 출력하며, 지정된 비트라인을 선택하기 위한 비트라인 선택수단(5); 선택된 메모리 셀안에 써 넣어야할 데이타를 선택된 비트라인에 출력하기 위한 비트라인 선택수단에 연결되고, 선택된 비트라인을 경우하여 선택된 메모리 셀로부터 데이타를 리이드 하기 위한 입력/출력수단(6,7,8);게이트, 공급전압을 공급하는 소오스 및 워어드 라인 선택수단에 연결된 그레인을 갖으며 워어드 라인 전압이 워어드 라인 선택 수단을 경우하여 선택된 워어드 라인에 공급 되도록 게이트에서 활성화 신호를 출력되게 하는 MOS 트랜지스터(T1,T1')를 포함하는 워어드 라인 구동수단(4); 및 상기 MOS 트랜지스터를 경유하여 워어드 라인 전압을 승압하기 위한 MOS 트랜지스터의 드레인에 연결되어 있고, 상기 MOS 트랜지스터의 소오스에 연결된 제1단 및 워어드 라인 전압의 승압에 따라 상기 공급 전압 이상으로 MOS 트랜지스터의 게이트에서의 전압 레벨을 승압하기 위한 상기 MOS 트랜지스터의 게이트에 연결된 제2단을 갖는 승압 캐패시터(T11)를 포함하는 워어드 라인 승압수단(T2)으로 이루어진 반도체 메모리 장치에 있어서, 소정의 레벨에서 MOS 트랜지스터의 게이트 전압 레벨을 클램핑 하기 위한 상기 MOS 트랜지스터의 게이트에 연결된 크램핑 수단(26)을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 클램핑 수단이 워어드 라인 구동수단의 MOS 트랜지스터의 게이트와 공급전압 사이에 직렬로 연결된 다수의 MOS 트랜지스터(TR1,TR2)를 포함하는 것을 특징으로 하고, 각각의 상기 클램핑 수단의 상기 MOS 트랜지스터는 서로 연결된 게이트와 드레인을 갖는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 클램핑 수단(34)이 워어드 라인 구동 수단의 MOS 트랜지스터의 게이트와 공급전압 사이에 연결된 MOS 캐패시터(T28)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 승압 캐패시터가 워어드 라인 승압 수단의 MOS 트랜지스터(T1)의 드레인과 게이트 사이에 형성된 정전용량 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 승압 수단이 MOS 트랜지스터 의 드레인에 연결된 제1단과 승압 신호(3)에 따라 공급 전압(Vcc)이상으로 MOS 트랜지스터(T1)의 드레인의 전압레벨을 승압하기 위한 승압신호를 출력하는 제2단을 갖는 승압 패캐시터(T1)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치
  9. 제4항에 있어서, 상기 반도체 메모리 장치가 공급전압을 공급하기 위한 워어드 라인 구동수단의 MOS 트랜지스터의 드레인에 연결된 프리챠아지 회로(12)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제4항에 있어서, 상기 반도체 메모리 장치는 워어드 라인 전압을 선택된 워어드 라인에 출력할때 활성화 시키는 워어드 라인 구도수단(4)의 MOS 트랜지스터(T1)의 게이트에 연결된 구동회로(T12-T15)를 더 포함하는 것을 특징으로 하고, 워어드 라인의 승압이 승압수단에 의해 시작될때 상기 구동회로는 워어드 라인 구동수단의 MOS 트랜지스터의 상기 게이트를 플로팅 상태로 복귀시키는 반도체 메모리 장치.
  11. 데이타를 저장하기 위한 다수의 메모리 셀(la), 메모리 셀트랜지스터에 연결된 다수의 워어드 라인(WL) 및 메모리 셀 트랜지스터에 연결된 다수의 비트라인(BL)을 포함하는 메모리 셀 어레이(1); 각각의 워어드 라인에 연결되고 선택된 메모리 셀이 연결되는 워어드라인중의 하나를 지정하는 제1어드레스 데이타를 출력하고, 지정된 워어드 라인을 선택하기 위한 워어드 라인 선택수단(2); 각각의 비트라인에 연결되고 상기 선택된 메모리 셀이 연결되는 비트라인중의 하나를 지정하는 제2어드레스 데이타를 출력하며, 지정된 비트라인을 선택하는 비트라인 선택수단; 선택된 메모리 셀 안으로 써넣어야 할 데이타를 선택된 비트라인에 출력하기 위한 비트라인 선택수단에 연결되고, 선택된 비트라인을 경우하여 선택된 메모리 셀로 부터 데이타를 리이드하기 위한 입력/출력 수단(6,7,8);워어드 라인 전압을 라인 선택 수단을 경유하여 선택된 워어드 라인 승입 회로(WDD)로 이루어지고, 상기 워어드 라인 선택 수단은 다수의 워어드 라인에 대응하여 제공된 다수의 MOS 트랜지스터(T20)로 이루어지고, 각각의 상기 MOS 트랜지스터가 게이트, 워어드 라인 전압을 받기 위한 워어드 라인 구동수단(WDD)에 연결된 드레인 및 MOS 트랜지스터에 해당하는 워어드 라인(WL)에 연결된 소오스를 가지며, 상기 MOS 트랜지스터가 게이트 및 소오스 사이에 정전용량 소자를 갖는 반도체 메모리 장치에 있어서, 소정의 레벨에서 전압 레벨을 고정하기 위한 상기 MOS 트랜지스터의 게이트에 연결된 클램핑 수단(32)이 제공되는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910014330A 1990-08-20 1991-08-20 승압회로를 갖는 반도체 메모리 장치 KR950014242B1 (ko)

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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005509B1 (ko) * 1992-02-14 1994-06-20 삼성전자 주식회사 승압단속회로및이를구비하는출력버퍼회로
DE4324855C1 (de) * 1993-07-23 1994-09-22 Siemens Ag Ladungspumpe
JP2570984B2 (ja) * 1993-10-06 1997-01-16 日本電気株式会社 出力回路
KR960011206B1 (ko) * 1993-11-09 1996-08-21 삼성전자 주식회사 반도체메모리장치의 워드라인구동회로
KR0172850B1 (ko) * 1995-11-23 1999-03-30 문정환 고효율 전하 펌프회로
DE19545558C2 (de) * 1995-12-06 2002-06-27 Infineon Technologies Ag Verfahren zur Ansteuerung eines Feldeffekttransistors
JPH09320267A (ja) * 1996-05-28 1997-12-12 Oki Micro Design Miyazaki:Kk 昇圧回路の駆動方法および昇圧回路
US5805507A (en) * 1996-10-01 1998-09-08 Microchip Technology Incorporated Voltage reference generator for EPROM memory array
DE19651768C1 (de) * 1996-12-12 1998-02-19 Siemens Ag Schaltungsanordnung zur Erzeugung einer erhöhten Ausgangsspannung
US6160749A (en) * 1997-03-14 2000-12-12 Hyundai Electronics America Pump control circuit
US5914908A (en) * 1997-03-14 1999-06-22 Hyundai Electronics America Method of operating a boosted wordline
US6134146A (en) * 1998-10-05 2000-10-17 Advanced Micro Devices Wordline driver for flash electrically erasable programmable read-only memory (EEPROM)
US6430087B1 (en) * 2000-02-28 2002-08-06 Advanced Micro Devices, Inc. Trimming method and system for wordline booster to minimize process variation of boosted wordline voltage
JP4960544B2 (ja) * 2000-07-06 2012-06-27 エルピーダメモリ株式会社 半導体記憶装置及びその制御方法
DE102004063314A1 (de) * 2004-12-23 2006-07-13 Carl Zeiss Smt Ag Filtereinrichtung für die Kompensation einer asymmetrischen Pupillenausleuchtung
US7924633B2 (en) * 2009-02-20 2011-04-12 International Business Machines Corporation Implementing boosted wordline voltage in memories
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP5398520B2 (ja) * 2009-12-25 2014-01-29 株式会社東芝 ワード線駆動回路
TWI407694B (zh) * 2010-01-27 2013-09-01 Novatek Microelectronics Corp 可抑制電壓過衝之輸出緩衝電路及方法
JP2013198125A (ja) * 2012-03-22 2013-09-30 Fujitsu Semiconductor Ltd 半導体装置
US8729951B1 (en) 2012-11-27 2014-05-20 Freescale Semiconductor, Inc. Voltage ramp-up protection

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5862895A (ja) * 1981-10-12 1983-04-14 Mitsubishi Electric Corp 半導体記憶回路
JPS61294695A (ja) * 1985-06-20 1986-12-25 Mitsubishi Electric Corp 半導体集積回路装置
US5051959A (en) * 1985-08-14 1991-09-24 Fujitsu Limited Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type
JPS6243895A (ja) * 1985-08-20 1987-02-25 Nec Corp 半導体メモリ回路
JPS62197997A (ja) * 1986-02-26 1987-09-01 Hitachi Ltd 半導体記憶装置
JPH0817032B2 (ja) * 1986-03-12 1996-02-21 株式会社日立製作所 半導体集積回路装置
JPS63239673A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd 半導体集積回路装置
EP0367450B1 (en) * 1988-10-31 1994-12-21 Texas Instruments Incorporated Charge-retaining signal boosting circuit and method

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Publication number Publication date
DE69118049T2 (de) 1996-08-01
JPH0812754B2 (ja) 1996-02-07
EP0472095A3 (en) 1992-11-19
US5253204A (en) 1993-10-12
JPH04102292A (ja) 1992-04-03
DE69118049D1 (de) 1996-04-25
EP0472095A2 (en) 1992-02-26
KR950014242B1 (ko) 1995-11-23
EP0472095B1 (en) 1996-03-20

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