JPS6243895A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPS6243895A JPS6243895A JP60183324A JP18332485A JPS6243895A JP S6243895 A JPS6243895 A JP S6243895A JP 60183324 A JP60183324 A JP 60183324A JP 18332485 A JP18332485 A JP 18332485A JP S6243895 A JPS6243895 A JP S6243895A
- Authority
- JP
- Japan
- Prior art keywords
- level
- driver
- node
- rises
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔韮東上の利用分野〕
本発明は、半導体メモリ装置に係り、特に絶縁ゲート型
電界効果トランジスタを用いて構成される半導体メモリ
回路に関する。
電界効果トランジスタを用いて構成される半導体メモリ
回路に関する。
従来、半導体メモリ回路において、マトリクスに構成さ
れるメモリセルを、駆動する為の駆動回路のうち代表的
なワード線駆動回路を第３図に示し、第４図はメモリセ
ルマトリクスの構成を示す模式図である。従来、半導体
メモリ回路に於いて、高密度の大容量メモリとして、Ｍ
Ｏ８Ｏ８型ダイアミメモリが主流で、このメモリセルと
して、ｌトランジスタ屋メモリセルが使用されている。
れるメモリセルを、駆動する為の駆動回路のうち代表的
なワード線駆動回路を第３図に示し、第４図はメモリセ
ルマトリクスの構成を示す模式図である。従来、半導体
メモリ回路に於いて、高密度の大容量メモリとして、Ｍ
Ｏ８Ｏ８型ダイアミメモリが主流で、このメモリセルと
して、ｌトランジスタ屋メモリセルが使用されている。
この１トランジスタ型メモリセルから信号量が小さなセ
ル信号をいかに速くとシ出すかが、ダイナミックメモリ
高速化の鍵となっている。
ル信号をいかに速くとシ出すかが、ダイナミックメモリ
高速化の鍵となっている。
従ってこの高速なダイナミックメモリを笑現する為には
、メモリセルデコーダ回路２．３が選択すべきメモリセ
ルのワード線を決定後、ただちにそのワード線を活性化
し、セル信号をビット線に取り出す事が必要である。さ
らに、大容量化に伴うメモリセルマトリクスの規模の増
大江より、ワード線の近端にあるメモリセルと遠端にあ
るメモリセルとの速度差をなくす為、メモリセルマトリ
クスを分割する必要性を生じる。同時に大谷菫化に伴う
消費電力の低減が１妥な課題である。
、メモリセルデコーダ回路２．３が選択すべきメモリセ
ルのワード線を決定後、ただちにそのワード線を活性化
し、セル信号をビット線に取り出す事が必要である。さ
らに、大容量化に伴うメモリセルマトリクスの規模の増
大江より、ワード線の近端にあるメモリセルと遠端にあ
るメモリセルとの速度差をなくす為、メモリセルマトリ
クスを分割する必要性を生じる。同時に大谷菫化に伴う
消費電力の低減が１妥な課題である。
第３図は、この要求を満たす為に、従来用いられている
ワード線駆動回路を示す。メモリセルからの微小なセル
信号をビット線に高速に取シ出す為に、ワード線駆動回
路出力は電源レベル迄昇圧する事が必要で、メモリセル
デコーダ回路２，３が選択、非選択の状態を決定後、選
択されたワード線をただちに活性化出来る様構成されて
いる。
ワード線駆動回路を示す。メモリセルからの微小なセル
信号をビット線に高速に取シ出す為に、ワード線駆動回
路出力は電源レベル迄昇圧する事が必要で、メモリセル
デコーダ回路２，３が選択、非選択の状態を決定後、選
択されたワード線をただちに活性化出来る様構成されて
いる。
ダミーデコーダ回路ｌはメモリセルデコーダ回路２．３
と同一速度で動作し、その出力接点Ｎ２１は、プリチャ
ージ信号φＩＫよってメモリ非活性化時に充電された高
レベルから、メモリ活性化時に、非選択のメモリセルデ
コーダ回路と同一速度で、低レベルへと変化する。接点
Ｎ２１が低レベルに変化するとワード線駆動回路の出力
φ４はただちに電源レベルへと昇圧し、第３図で示きれ
るワード４１からＮのうち選択ワードである１本のワー
ド線を活性化し、メモリセルの信号をビット線に取り出
す事を可能とする。すなわち、メモリセルデコーダ回路
が選択すべきメモリセルのワード線を決定するとその速
度に同期してワード線を活性化出来る為、高速化が実現
される。又これは非選デコーダ同期している事を意味し
、従ってメモリセルワードドライバー回路を通しての電
流ハスは存在しない事となり、高速化と同時に低電力化
を実現できていた。
と同一速度で動作し、その出力接点Ｎ２１は、プリチャ
ージ信号φＩＫよってメモリ非活性化時に充電された高
レベルから、メモリ活性化時に、非選択のメモリセルデ
コーダ回路と同一速度で、低レベルへと変化する。接点
Ｎ２１が低レベルに変化するとワード線駆動回路の出力
φ４はただちに電源レベルへと昇圧し、第３図で示きれ
るワード４１からＮのうち選択ワードである１本のワー
ド線を活性化し、メモリセルの信号をビット線に取り出
す事を可能とする。すなわち、メモリセルデコーダ回路
が選択すべきメモリセルのワード線を決定するとその速
度に同期してワード線を活性化出来る為、高速化が実現
される。又これは非選デコーダ同期している事を意味し
、従ってメモリセルワードドライバー回路を通しての電
流ハスは存在しない事となり、高速化と同時に低電力化
を実現できていた。
上述した従来のワード線駆動回路は、ダミーデコーダ回
路を用いて、メモリセルデコーダ回路と同一の速度で同
期して、その出力を電源レベルへドライブする回路を有
して構成されている０しかし、このダば−デコーダ回路
の速度とメモリセルデコーダ回路の速度を全く同期させ
る事は、大谷量化になるに従い錐かしく、ダミーデコー
ダ回路の速度を非常に遅くして、メモリセルデコーダ回
路の速度に対して大きな余裕をとると、メモリの高速化
が不可能となり、又メモリセルデコーダ回路よりダミー
デコーダ回路が速く動作すると。
路を用いて、メモリセルデコーダ回路と同一の速度で同
期して、その出力を電源レベルへドライブする回路を有
して構成されている０しかし、このダば−デコーダ回路
の速度とメモリセルデコーダ回路の速度を全く同期させ
る事は、大谷量化になるに従い錐かしく、ダミーデコー
ダ回路の速度を非常に遅くして、メモリセルデコーダ回
路の速度に対して大きな余裕をとると、メモリの高速化
が不可能となり、又メモリセルデコーダ回路よりダミー
デコーダ回路が速く動作すると。
メモリセルデコーダ回路とワード線駆動回路のドライバ
トランジスタを通してのＤＣ電流バスが生じて、消費電
力が増大し、且つ、このＤＣバスの為に、ワード線駆動
ドライバーが迅速に電源レベルへと昇圧する事が不可と
なる欠点がある。さらＫ、このＤＣ＠ｆｉバスが生じて
も迅速に電源レベルへと昇圧可能な様に、ワード線駆動
回路のドライバートランジスタのドライブ能力を上昇さ
せると、消費電力をさらに増大させ且つ非選択メモリセ
ルのワード線を上昇させて、マルチ選択を生じて、誤動
作を生じさせるという欠点がある。
トランジスタを通してのＤＣ電流バスが生じて、消費電
力が増大し、且つ、このＤＣバスの為に、ワード線駆動
ドライバーが迅速に電源レベルへと昇圧する事が不可と
なる欠点がある。さらＫ、このＤＣ＠ｆｉバスが生じて
も迅速に電源レベルへと昇圧可能な様に、ワード線駆動
回路のドライバートランジスタのドライブ能力を上昇さ
せると、消費電力をさらに増大させ且つ非選択メモリセ
ルのワード線を上昇させて、マルチ選択を生じて、誤動
作を生じさせるという欠点がある。
本発明の半導体メモリ回路は、メモリセル駆動ドライバ
ー出力が電源電圧迄昇圧するドライバーと電源電圧より
ドライバートランジスタの閾値電圧低いドライバーを並
列に含んで構成され、メモリセル駆動出力が、上記２種
ドライバーの複合出力により構成されるメモリセル駆動
回路を具備することを特徴とする。
ー出力が電源電圧迄昇圧するドライバーと電源電圧より
ドライバートランジスタの閾値電圧低いドライバーを並
列に含んで構成され、メモリセル駆動出力が、上記２種
ドライバーの複合出力により構成されるメモリセル駆動
回路を具備することを特徴とする。
本発明の半導体メモリ回路におけるメモリセル駆動回路
は、ダミーデコーダを有しているが、メモリセルデコー
ダとほぼ同期した速度を有してい＝５− ても、高速化、且つ低電力化が実現出来る様、その出力
回路を電源レベルからドライバートランジスタＭ ＯＳ
’１’の閾値電圧低下した出力を有するンースフォロ
ワードライバーと、電源レベル迄上昇するドライバーの
複合出力によシ構成されており、ンースフォロワードラ
イバーにより高速にワード線をドライブし、同時に電源
電圧迄レベルの保証を可能としている。
は、ダミーデコーダを有しているが、メモリセルデコー
ダとほぼ同期した速度を有してい＝５− ても、高速化、且つ低電力化が実現出来る様、その出力
回路を電源レベルからドライバートランジスタＭ ＯＳ
’１’の閾値電圧低下した出力を有するンースフォロ
ワードライバーと、電源レベル迄上昇するドライバーの
複合出力によシ構成されており、ンースフォロワードラ
イバーにより高速にワード線をドライブし、同時に電源
電圧迄レベルの保証を可能としている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例であるワード線駆動回路、
第２図は、その動作タイミング図である。
第２図は、その動作タイミング図である。
ＭＯ８Ｔ Ｑｌ、Ｑ２及びＱ３はダば−デコーダを構
成しており、メモリセルデコーダと同様の速度となる様
接点Ｎ１の負荷によりＭＯ８Ｔ Ｑ２゜Ｑ３の電流能
力を決定する。Ａ４０ Ｓ Ｔ Ｑ ｌのゲートには
、プリチャージ信号φＡが接続されておシ、メモリ非活
性化時接点Ｎｌは、電源ＶＤＤのレベルからＭＯ８Ｔ
Ｑｌの閾値電圧（以下ｖＴと称す）低下したＶＤＤ−
ＶＴの高レベルに充電され−６＝ ている。メモリが活性化されるとφＡは低レベルとなＪ
１４０ＳＴ Ｑｌはカットオフとなり、次にメモリの
アドレス信号ｘｉ、ｘｉどちらかが扁レベルとなり、接
点Ｎ１を低レベルへと引き落とす。
成しており、メモリセルデコーダと同様の速度となる様
接点Ｎ１の負荷によりＭＯ８Ｔ Ｑ２゜Ｑ３の電流能
力を決定する。Ａ４０ Ｓ Ｔ Ｑ ｌのゲートには
、プリチャージ信号φＡが接続されておシ、メモリ非活
性化時接点Ｎｌは、電源ＶＤＤのレベルからＭＯ８Ｔ
Ｑｌの閾値電圧（以下ｖＴと称す）低下したＶＤＤ−
ＶＴの高レベルに充電され−６＝ ている。メモリが活性化されるとφＡは低レベルとなＪ
１４０ＳＴ Ｑｌはカットオフとなり、次にメモリの
アドレス信号ｘｉ、ｘｉどちらかが扁レベルとなり、接
点Ｎ１を低レベルへと引き落とす。
この低レベルへ引き落とす速度は、メモリセルデコーダ
の非選択デコーダと同一速度となる様設計されており、
接点Ｎ１が低レベルに達すると、メモリ活性化時に高レ
ベルとなるクロック信号φＢＫよりＶＤＤ−ＶＴにより
充電された接点Ｎ３は、接点Ｎ４の上昇に伴いＶＩ）Ｉ
） 十ｖＴより高いレベルへと上昇し、接点Ｎ４は、電
源レベルへと上昇する。同時にワード線駆動回路の出力
接点の１つであるＮ５はｖＤＤ−ｖＴのレベルへと上昇
する。
の非選択デコーダと同一速度となる様設計されており、
接点Ｎ１が低レベルに達すると、メモリ活性化時に高レ
ベルとなるクロック信号φＢＫよりＶＤＤ−ＶＴにより
充電された接点Ｎ３は、接点Ｎ４の上昇に伴いＶＩ）Ｉ
） 十ｖＴより高いレベルへと上昇し、接点Ｎ４は、電
源レベルへと上昇する。同時にワード線駆動回路の出力
接点の１つであるＮ５はｖＤＤ−ｖＴのレベルへと上昇
する。
ワード線駆動ドライバーであるＭＯ８Ｔ ＱＩＯは、
ワード線の負荷を高速でドライブする様十分に大きな能
力を有する。
ワード線の負荷を高速でドライブする様十分に大きな能
力を有する。
又、同時に接点Ｎ４が電源レベルへ到達するとこの信号
により接点Ｎ８はｖＤＤ−ｖＴに上昇し、ＭＯ８Ｔ
Ｑｌ２．Ｑｌ３．Ｑｌ４．Ｑｌ５及び容量Ｃ１によって
構成されたディレィ回路のディレィ時間後にもう１つの
ワード線駆動回路の出力接点であるＮ９は、電源レベル
へと上昇して行く。
により接点Ｎ８はｖＤＤ−ｖＴに上昇し、ＭＯ８Ｔ
Ｑｌ２．Ｑｌ３．Ｑｌ４．Ｑｌ５及び容量Ｃ１によって
構成されたディレィ回路のディレィ時間後にもう１つの
ワード線駆動回路の出力接点であるＮ９は、電源レベル
へと上昇して行く。
ワード線駆動回路の出力接点Ｎ５とＮ９は共通接点の為
十分なドライブ能力を有するＭＯ８Ｔ Ｑ１０のンー
スフすロワーで上昇する出力電圧φＣは、その後ＭＯ８
Ｔ Ｑｌ９のドライバー出力の補助を受けて電源レベ
ルへと上昇する。すなわち高速化の為、初期ドライブを
ンースフォロワーにより行ない、レベル補助を他のドラ
イバーに分離する事によりワード線駆動回路の電力消費
を低下させ、１つ高速化を達成するものである。従来の
ワード線駆動回路ではダミーデコーダが低レベルに到達
すると、ただちに電源レベルへとドライバー回路が上昇
して行くが、メモリセルデコーダは入力アドレスの組合
せ等により、ダミーデコーダより遅れて動作する為、デ
コーダとの間でＤｃｚ流バスを生じて、０Ｎ−ＯＮを生
じ、結果として電力の増大、かつ速度の遅れを生じてい
た。笑施例においては、ンースフォロワードライバーに
より、初期ドライブを開始するが、このンースフォロワ
ー使用により、メモリセルデコーダの実速度とのマツチ
ングを行ったものであり、最適速度且つ低電力化を達成
するものである。
十分なドライブ能力を有するＭＯ８Ｔ Ｑ１０のンー
スフすロワーで上昇する出力電圧φＣは、その後ＭＯ８
Ｔ Ｑｌ９のドライバー出力の補助を受けて電源レベ
ルへと上昇する。すなわち高速化の為、初期ドライブを
ンースフォロワーにより行ない、レベル補助を他のドラ
イバーに分離する事によりワード線駆動回路の電力消費
を低下させ、１つ高速化を達成するものである。従来の
ワード線駆動回路ではダミーデコーダが低レベルに到達
すると、ただちに電源レベルへとドライバー回路が上昇
して行くが、メモリセルデコーダは入力アドレスの組合
せ等により、ダミーデコーダより遅れて動作する為、デ
コーダとの間でＤｃｚ流バスを生じて、０Ｎ−ＯＮを生
じ、結果として電力の増大、かつ速度の遅れを生じてい
た。笑施例においては、ンースフォロワードライバーに
より、初期ドライブを開始するが、このンースフォロワ
ー使用により、メモリセルデコーダの実速度とのマツチ
ングを行ったものであり、最適速度且つ低電力化を達成
するものである。
以上鋭１明したように、本発明は、メモリセル駆動回路
をンース７オロワードライバー及び電源上昇ドライバー
を並列に含んで構成する事により、以下の効果を達成し
ている。
をンース７オロワードライバー及び電源上昇ドライバー
を並列に含んで構成する事により、以下の効果を達成し
ている。
ｌ）ンースフォロワーにより生じるディレィでメモリセ
ルデコーダの火速匿との！、チング化２）主ドライバー
をソースフォロワ−にする事によシ駆動回路の低電力化 ３）必要なレベル補償は、分離ドライバーで補充し、電
源レベルの出力電圧保証 従って、メモリセルデコーダとの０Ｎ−ＯＮＫより生じ
る電力消費の増大を防止し、結果として、低電力且つ高
速の効果を達成できる０ 父、同時に、実メモリセルデコーダとの最適同期化によ
り結果として安定で電源マージンの広いメモリ回路を提
供する事となる。
ルデコーダの火速匿との！、チング化２）主ドライバー
をソースフォロワ−にする事によシ駆動回路の低電力化 ３）必要なレベル補償は、分離ドライバーで補充し、電
源レベルの出力電圧保証 従って、メモリセルデコーダとの０Ｎ−ＯＮＫより生じ
る電力消費の増大を防止し、結果として、低電力且つ高
速の効果を達成できる０ 父、同時に、実メモリセルデコーダとの最適同期化によ
り結果として安定で電源マージンの広いメモリ回路を提
供する事となる。
Ａ１図を工不発明の一実施例の回路図、第２図は第１図
の動作を示すタイミング図、第３図は従来例の回路図、
第４図はメモリマトリクスの回路図である０ ＶＤＤ ・・・・・電源、Ｎｌ、Ｎ２・・・・・・接
点、Ｑｌ。 Ｑ２・・・・・ＭＯＳ）ランジスタ、φ１．φ２・・・
・・・制御クロック信号、Ｃ１・・・・・・容ｉｔ。 牛３図
の動作を示すタイミング図、第３図は従来例の回路図、
第４図はメモリマトリクスの回路図である０ ＶＤＤ ・・・・・電源、Ｎｌ、Ｎ２・・・・・・接
点、Ｑｌ。 Ｑ２・・・・・ＭＯＳ）ランジスタ、φ１．φ２・・・
・・・制御クロック信号、Ｃ１・・・・・・容ｉｔ。 牛３図
Claims (1)
- メモリセル駆動ドライバー出力が電源電圧迄昇圧するド
ライバーと電源電圧よりドライバートランジスタの閾値
電圧低いドライバーを並列に含んで構成され、メモリセ
ル駆動出力が、上記２種ドライバーの複合出力により構
成されるメモリセル駆動回路を具備することを特徴とす
る半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183324A JPS6243895A (ja) | 1985-08-20 | 1985-08-20 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183324A JPS6243895A (ja) | 1985-08-20 | 1985-08-20 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243895A true JPS6243895A (ja) | 1987-02-25 |
Family
ID=16133711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183324A Pending JPS6243895A (ja) | 1985-08-20 | 1985-08-20 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04102292A (ja) * | 1990-08-20 | 1992-04-03 | Fujitsu Ltd | 昇圧回路 |
-
1985
- 1985-08-20 JP JP60183324A patent/JPS6243895A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04102292A (ja) * | 1990-08-20 | 1992-04-03 | Fujitsu Ltd | 昇圧回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7705625B2 (en) | Source transistor configurations and control methods | |
| KR101350920B1 (ko) | 저 전력 메모리 제어회로 및 방법 | |
| KR102304087B1 (ko) | 다중 모드들을 갖는 에스램 워드라인 드라이버 공급 블록 | |
| US20010028591A1 (en) | Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP2007328900A (ja) | スタティック型半導体記憶装置 | |
| JPH0812754B2 (ja) | 昇圧回路 | |
| JPH10188571A (ja) | 半導体メモリ回路装置及び半導体メモリセルの書き込み方法 | |
| US3942160A (en) | Bit sense line speed-up circuit for MOS RAM | |
| JPH0585996B2 (ja) | ||
| EP0058051A2 (en) | Static type semiconductor memory device | |
| US4291393A (en) | Active refresh circuit for dynamic MOS circuits | |
| US9886988B1 (en) | Memory cell having a reduced peak wake-up current | |
| JP2753218B2 (ja) | 半導体記憶装置 | |
| JPH05234373A (ja) | 半導体記憶装置 | |
| JP2008034092A (ja) | メモリ回路のための高速化されたシングルエンド・センシング | |
| JPS6243895A (ja) | 半導体メモリ回路 | |
| US6072738A (en) | Cycle time reduction using an early precharge | |
| US4195238A (en) | Address buffer circuit in semiconductor memory | |
| US4451908A (en) | Address Buffer | |
| KR20220056785A (ko) | 멀티 뱅크 sram에서 전력 관리 모드를 위한 비트 라인 프리차지 회로 | |
| JPH09326195A (ja) | 半導体メモリ装置のセンスアンプ回路 | |
| JPH04214291A (ja) | 半導体集積回路装置 | |
| US4435791A (en) | CMOS Address buffer for a semiconductor memory | |
| JPH1069772A (ja) | メモリ・セル用書込み／読取り装置および方法 |