JP2001006382A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力を低減させたフラッシュメモリを提
供する。 【解決手段】 メモリセルのデータ消去や、メモリセル
へのデータ書込みの際に使用される正電圧発生回路４
は、電源電圧より高い電圧を発生する正電圧チャージポ
ンプ回路２００と、デカップル容量Ｃ_DEC1とを備える。
正電圧チャージポンプ２００が非活性化される際に、出
力ノードＮout+の電位が降下する前に、ＰチャネルＭＯ
Ｓトランジスタ１０８によってデカップル容量Ｃ_DEC1は
出力ノードＮout+から切り離される。再び、正電圧チャ
ージポンプ２００が活性化される際に、デカップル容量
Ｃ_DEC1は出力ノードＮout+に接続される。電荷の再配分
により出力ノードＮout+の電位を一から昇圧しなくても
よいため、その分消費電流を押さえることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、電圧発生回路を含む半導体記
憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の中には不揮発型メモリ
と呼ばれるものがあり、電気的にデータを書込むことが
可能な不揮発型のメモリの代表としてフラッシュメモリ
がある。このフラッシュメモリにおいては、書込時およ
び消去時に一定の高電圧が必要である。この高電圧は、
多くの場合外部から与えられる電源電圧を内部で昇圧し
て発生され、各動作モードに応じてメモリセルに所望の
電圧が印加されるように制御がされている。

【０００３】たとえば、書込時においては、外部から与
えられるデータに対応する書込パルスを印加する書込パ
ルス印加期間と、書込パルスをメモリセルに与えた後に
メモリセルのしきい値電圧が所望のレベルに達している
かを判定するためのベリファイ期間とが交互に繰返され
る。

【０００４】書込パルス印加期間では、半導体記憶装置
内部のチャージポンプ回路が活性化され、書込用の高電
圧を発生される。昇圧時におけるチャージポンプ回路の
消費電力が大きい場合は、チップ全体の消費電力の中に
占める割合も無視できないものになる。

【０００５】このチャージポンプ回路における消費電力
を削減するためには、チャージポンプそのものの構成段
数を減らしたり、チャージポンプ回路の出力に接続され
る負荷容量を減らすためのマット分割などが行なわれた
りしている。

【０００６】図１１は、従来の半導体記憶装置における
電圧発生回路の構成例を示す回路図である。

【０００７】図１１を参照して、電圧発生回路５００
は、チャージポンプ活性化信号ＰＵＭＵＥに応じて活性
化され、出力電位Ｖoutを昇圧する正電圧チャージポン
プ５０２と、リセット信号ＲＳＴＥに応じて出力電位Ｖ
outを電源電位Ｖccになるようにリセットするリセット
回路５０４と、出力電位Ｖoutが出力される出力ノード
と電源電位Ｖccが与えられる電源ノードとの間に接続さ
れるデカップル容量Ｃ_{DE C}とを含む。この電圧発生回路
５００の出力ノードと接地ノードとの間には負荷となる
回路が接続されるので、この回路と等価な容量として負
荷容量Ｃ_LOADが図に示されている。

【０００８】図１２は、図１１に示した電圧発生回路５
００の動作を説明するための動作波形図である。

【０００９】図１１、図１２を参照して、まず、時刻ｔ
１まではリセット信号ＲＳＴＥによりリセット回路５０
４が正電圧チャージポンプ５０２の出力ノードを電源電
位Ｖccに結合している。この状態をリセット状態と称す
る。

【００１０】時刻ｔ１において、リセット信号ＲＳＴＥ
がＬレベルに立下がり、リセットが解除される。続い
て、チャージポンプ活性化信号ＰＵＭＵＥが時刻ｔ２に
おいてＨレベルへと立上がり正電圧チャージポンプ５０
２が活性化され出力電位Ｖoutは次第に所定の高電位に
立上がる。そして時刻ｔ２から立上がり時間ｔｒ１だけ
経過すると、所定の高電位ＶＨに出力電位が到達する。

【００１１】そしてデータの書込が行なわれる。続いて
データの書込が正常に行なわれた後に、メモリセルのし
きい値電圧が所望のレベルに達しているかを判定するベ
リファイ期間においては、立上がり正電圧チャージポン
プ５０２は非活性化される。すなわち、時刻ｔ３におい
て、チャージポンプ活性化信号ＰＵＭＰＥがＬレベルへ
と立下がり、続いて時刻ｔ４において、リセット信号Ｒ
ＳＴＥがＨレベルへと立上がり、リセット回路５０４に
より出力ノードは電源電位Ｖccに結合される。そして、
デカップル容量Ｃ_DECおよび負荷容量Ｃ_LOADに蓄積され
ていた電荷は、リセット回路５０４により電源ノードに
放出される。

【００１２】さらにデータを書込む場合や、データの書
込が不十分な場合は、時刻ｔ５において再びリセット信
号ＲＳＴＥが解除され時刻ｔ６においてチャージポンプ
活性化信号が活性化し再び出力電位Ｖoutは立上がり時
間ｔｒ１経過後には高電位ＶＨとなる。

【００１３】時刻ｔ７においてチャージポンプ活性化信
号ＰＵＭＰＥが非活性化し時刻ｔ８においてリセット信
号ＲＳＴＥが活性化し再びベリファイ期間になる。

【００１４】以上説明したように、この昇圧動作の繰返
しにおいては、従来、チャージポンプによる昇圧は、リ
セット回路５０４により出力ノードが電源電位Ｖccに結
合されている状態から開始される。したがって、所望の
高電位ＶＨまで到達する時間である立上がり時間ｔｒ１
は初期状態から昇圧する場合と等しく、常に一定となっ
てしまう。チャージポンプ回路そのものの消費電力は、
出力電位Ｖoutが電源電位Ｖccから高電位ＶＨまで立上
がる立上がり時が最も大きい。この立上がり時間が長い
ということは、それだけ消費電力が大きくなってしまう
ことを意味し、また、データの書込時に必要とされるオ
ペレーション時間の増加を招く一因となる。

【００１５】

【発明が解決しようとする課題】チャージポンプ回路も
含めた電源構成において、メモリセルに所望の電圧を印
加するために、チャージポンプ回路で発生された高電位
は、検出回路によって所定の一定電位になるように制御
される。このとき検出回路によって制御された電位を平
滑化するために、通常は、チャージポンプ回路の出力ノ
ードにデカップル容量Ｃ_DECが接続される。

【００１６】図１１、図１２で説明したように、従来の
回路構成においては、ベリファイ期間においてチャージ
ポンプ回路を非活性化する毎に出力ノードをリセットし
ているため、このデカップル容量Ｃ_DECに蓄積されてい
る電荷をその都度捨てており、消費電力が大きいという
問題点があった。

【００１７】この発明の目的は、従来までリセットの都
度捨てていたデカップル容量Ｃ_DECに蓄積されている電
荷を保持し、次回昇圧時に再利用して、立上がり時間の
高速化を図りそれにより消費電力の削減を図るととも
に、オペレーション時間の短縮をすることである。

【００１８】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、内部ノードに所定電位を与える電位発生回
路と、一方端が内部ノードに接続され、電位発生回路が
活性化されるときには導通状態となり、電位発生回路が
非活性化されるときには非導通状態となるスイッチ回路
と、スイッチ回路の他方端に接続され、電位発生回路が
活性化されるときには内部ノードの電位を安定化させる
電位安定化回路とを備え、電位安定化回路は、電位発生
回路が非活性化されるときに所定電位を保持し、内部ノ
ードの電位をうけて、データの書込を行なう記憶部をさ
らに備える。

【００１９】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、電位安定
化回路は、第１の電源電位が与えられる電源ノードと、
電源ノードと一方端が接続され、電位発生回路が活性化
されるときに、スイッチ回路を介して他方端が内部ノー
ドと接続されるキャパシタとを含む。

【００２０】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、電位発生
回路は、第２の電源電位を受け、活性化信号に応じて活
性化し第２の電源電位よりも高い第１の出力電位を発生
し、スイッチ回路は、内部ノードとキャパシタの他方端
との間に接続され活性化信号に応じて導通するＰチャネ
ルＭＯＳトランジスタを含む。

【００２１】請求項４に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、Ｐチャネ
ルＭＯＳトランジスタは、バックゲートがキャパシタの
他方端に接続され、活性化信号の高電位レベルをキャパ
シタの他方端の電位に変換してＰチャネルＭＯＳトラン
ジスタのゲートに出力するレベル変換回路をさらに備え
る。

【００２２】請求項５に記載の半導体記憶装置は、請求
項３に記載の半導体記憶装置の構成に加えて、電位発生
回路は、第２の電源電位とクロック信号とをうけて第１
の出力電位を発生するチャージポンプ回路を含む。

【００２３】請求項６に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、電位発生
回路は、第３の電源電位を受け、活性化信号に応じて活
性化し第３の電源電位よりも低い第２の出力電位を発生
し、スイッチ回路は、内部ノードとキャパシタの他方端
との間に接続され活性化信号に応じて導通するＮチャネ
ルＭＯＳトランジスタを含む。

【００２４】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、Ｎチャネ
ルＭＯＳトランジスタは、バックゲートがキャパシタの
他方端に接続され、活性化信号の低電位レベルをキャパ
シタの他方端の電位に変換してＮチャネルＭＯＳトラン
ジスタのゲートに出力するレベル変換回路をさらに備え
る。

【００２５】請求項８に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、電位発生
回路は、第３の電源電位とクロック信号とをうけて第２
の出力電位を発生するチャージポンプ回路を含む。

【００２６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお図中同
一符号は同一または相当部分を示す。

【００２７】［実施の形態１］図１は、本発明の半導体
記憶装置１の概略構成を示すブロック図である。

【００２８】図１を参照して、半導体記憶装置１は、内
部にＲＯＭを用い、このＲＯＭに保持しているプログラ
ムコードに基づき書込および消去の制御を行なうＣＰＵ
２と、ＣＰＵ２からスタンバイ信号ＣＸＨＲＤＹおよび
チャージポンプ活性化信号ＰＰＵＭＰＥ、リセット信号
ＲＳＴＥを受けてこれらに応じて出力電位Ｖout+を発生
させる正電圧発生回路４と、スタンバイ信号ＣＸＨＲＤ
Ｙ、リセット信号ＲＳＴＥおよびチャージポンプ活性化
信号ＮＰＵＭＰＥを受けて出力電位Ｖout-を発生させる
電圧発生回路８と、電位Ｖ_WLを発生させるＷＬブースト
回路１２と、ＣＰＵ２によって制御され出力電位Ｖout
+、Ｖout-および電位Ｖ_WLを受けて各内部回路に分配す
るディストリビュータ１４とを含む。

【００２９】半導体記憶装置１は、さらに、アドレス信
号ＡＤＲを受けるアドレスバッファ１６と、アドレスバ
ッファからアドレス信号を受けディストリビュータから
電位の供給を受けセレクトゲートＳＧＬ、ワード線ＷＬ
０、ＷＬ１、ソース線ＳＬおよびウェルの各電位を決定
するＸデコーダ１８と、データ入出力信号ＤＩＯを授受
するための入出力バッファ２２と、アドレスバッファ１
６からアドレス信号を受けデコードするＹデコーダ２０
と、Ｙデコーダ２０の出力に応じてデータ入出力信号に
対応しメインビット線ＭＢＬに高電圧を印加するＹ系制
御回路２４とを含む。

【００３０】Ｘデコーダは、図示しないが、ワード線を
選択するためのＷＬデコーダと、セレクトゲートを選択
するためのＳＧデコーダと、選択されたメモリブロック
に対応するウェル領域を選択するＷＥＬＬデコーダと、
ソース線を選択するためのＳＬデコーダとを含む。

【００３１】Ｙ系制御回路２４は、読出時にカラム選択
を行ないセンスアンプで読出作業を行なうＹＧ＆センス
アンプと、ラッチ回路を有しラッチしているデータに基
づき書込時にメインビット線ＭＢＬに高電圧を印加する
かどうかを決定するページバッファとを含む。

【００３２】ＷＬブースト回路１２は、高速アクセスを
実現するために読出時に選択されたワード線ＷＬおよび
選択されたセレクトゲートＳＧに与える昇圧電位を発生
する回路である。

【００３３】半導体記憶装置１は、さらに、メモリアレ
イ２６を含む。メモリアレイ２６は、それぞれが分離さ
れたウェルの内部に形成されるメモリブロックＢＬＯＣ
Ｋ０〜ＢＬＯＣＫｎを含む。

【００３４】メモリブロックＢＬＯＣＫ０は、メモリセ
ル３０、３２と、セレクトゲート２８とを含む。メモリ
ブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選
択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、Ｗ
Ｌ１およびソース線ＳＬに対応するメモリセルが選択さ
れメインビット線ＭＢＬからデータに対応する信号を受
けてデータ保持が行なわれる。図１では、選択されたセ
レクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１および
ソース線ＳＬに対応するメモリセル３０，３２およびセ
レクトゲート２８が代表的に図示されている。

【００３５】図２は、図１に示したＣＰＵ２が各動作に
対応して出力する制御信号を説明するための図である。

【００３６】図１、図２を参照して、正電圧発生回路４
に含まれるチャージポンプおよび負電圧発生回路８に含
まれるチャージポンプは、書込時および消去時の高電圧
パルス印加時だけ活性化される。したがって、書込時、
消去時の両方の場合において、高電圧パルス印加がされ
るときにはポンプイネーブル信号ＰＰＵＭＰＥ、ＮＰＵ
ＭＰＥは、ともにＨレベルとなり、ベリファイ期間にお
いてはともにＬレベルとなる。信号ＣＸＨＲＤＹは、Ｃ
ＰＵ２の動作を伴う書込時および消去時において、半導
体記憶装置の内部が動作中ということをユーザに知らせ
るためにＬレベルとなる。信号ＣＸＨＲＤＹは、読出時
のようなＣＰＵ２の動作を伴わない場合にはＨレベルと
なる。

【００３７】図３は、図１に示したディストリビュータ
１４の動作を説明するための図である。

【００３８】図１、図３を参照して、まずデータの書込
時には、ディストリビュータ１４によってＸデコーダに
電位Ｖout+、Ｖout-および接地電位が供給される。図３
では接地電位が与えられる場合には、ＧＮＤと表示され
ている。Ｘデコーダ１８は、アドレス信号ＡＤＲに応じ
て選択したワード線ＷＬには電位Ｖout-を与え、選択さ
れていないワード線ＷＬに対しては接地電位を与える。
同様に、Ｘデコーダ１８は、選択されているセレクトゲ
ートに対応してセレクトゲート線ＳＧＬにＶout+を与
え、非選択のセレクトゲートに対してはセレクトゲート
線ＳＧＬに接地電位を与える。また、Ｘデコーダ１８
は、データの書込時においては各ブロックに対応するウ
ェルをいずれも接地電位にする。

【００３９】一方、Ｙ系制御回路２４に含まれるページ
バッファは、ディストリビュータ１４から電位Ｖout+の
供給を受け、メモリセルにデータを書込む場合にはデー
タに基づいてメインビット線ＭＢＬに電位Ｖout+を与え
る。

【００４０】次に、データの消去時について説明する。
ディストリビュータ１４は、Ｘデコーダ１８に対して電
位Ｖout+、Ｖout-および接地電位を与える。Ｘデコーダ
１８は、アドレス信号ＡＤＲに応じて選択されるワード
線ＷＬには電位Ｖout+を与え、選択されないワード線Ｗ
Ｌに対しては接地電位を与える。

【００４１】同様に、Ｘデコーダ１８は、アドレス信号
ＡＤＲに応じて選択されるセレクトゲートに対応するセ
レクトゲート線ＳＧＬに電位Ｖout-を与え、選択されな
いセレクトゲートに対応するセレクトゲート線ＳＧＬに
接地電位を与える。

【００４２】さらに、Ｘデコーダ１８は、データ消去が
行なわれるメモリブロックに対応してそのメモリブロッ
クのウェル電位として電位Ｖout-を出力し、消去のため
に選択されない、すなわちデータ消去をしないブロック
のウェルには接地電位を与える。

【００４３】また、ディストリビュータ１４は、Ｙ系制
御回路２４に対して電源電位Ｖccを与える。Ｙ系制御回
路２４に含まれるページバッファは、メインビット線Ｍ
ＢＬに電源電位Ｖccを与える。

【００４４】次に、データ読出時の動作について説明す
る。データ読出時においては、正電圧発生回路４および
負電圧発生回路８は非活性化されており、ディストリビ
ュータ１４は、ＷＬブースト回路１２が出力する電位Ｖ
_WLをＸデコーダ１８に与える。

【００４５】Ｘデコーダ１８は、データを読出すために
選択されているワード線ＷＬに対して電位Ｖ_WLを与え、
選択されていないワード線ＷＬに対しては接地電位を与
える。

【００４６】また、Ｘデコーダ１８は、選択されている
セレクトゲートに対応するセレクトゲート線ＳＧＬに対
して電位Ｖ_WLを与え、選択されていないセレクトゲート
線を接地電位にする。また、データ読出時は、各メモリ
ブロックのウェルは接地電位にされる。

【００４７】ディストリビュータ１４は、データの読出
時には電源電位ＶccをＹ系制御回路２４に与える。Ｙ系
制御回路２４はメインビット線ＭＢＬに電源電位Ｖccを
与える。

【００４８】図４は、図１に示した正電圧発生回路４の
構成を示す回路図である。図４を参照して、正電圧発生
回路４は、チャージポンプ活性化信号ＰＰＵＭＰＥおよ
び信号ＣＸＨＲＤＹを受けるＮＯＲ回路１０４と、チャ
ージポンプ活性化信号ＰＰＵＭＰＥによって活性化され
ノードＮout+の電位を昇圧する正電圧チャージポンプ２
００と、リセット信号ＲＳＴＥによって活性化されノー
ドＮout+を電源電位Ｖccに結合するリセット回路１０２
と、ＮＯＲ回路１０４の出力を受けてレベル変換するレ
ベル変換回路１０６と、ゲートにレベル変換回路１０６
の出力を受けノードＮout+とノードＮ１との間に接続さ
れるＰチャネルＭＯＳトランジスタ１０８と、ノードＮ
１と電源電位Ｖccが与えられる電源ノードとの間に接続
されゲートが電源ノードと接続されるＮチャネルＭＯＳ
トランジスタ１１０と、ノードＮ１と電源ノードとの間
に接続されるデカップル容量Ｃ_DEC1とを含む。この正電
圧発生回路４の出力ノードであるノードＮout+からは正
電圧発生回路４の出力電位Ｖout+が出力される。ノード
Ｎout+には、図１で示したディストリビュータ１４等に
よる負荷容量Ｃ_LOAD1が接続されていることになる。

【００４９】レベル変換回路１０６は、ＮＯＲ回路１０
４の出力を受けて反転するインバータ１１２と、ソース
が接地ノードに接続されゲートにインバータ１１２の出
力を受けるＮチャネルＭＯＳトランジスタ１１６と、ソ
ースが接地ノードに接続されゲートにＮＯＲ回路１０４
の出力を受けるＮチャネルＭＯＳトランジスタ１１４
と、ノードＮ１とＮチャネルＭＯＳトランジスタ１１４
のドレインとの間に接続されゲートにＮチャネルＭＯＳ
トランジスタ１１６のドレインが接続されるＰチャネル
ＭＯＳトランジスタ１１８と、ノードＮ１とＮチャネル
ＭＯＳトランジスタ１１６のドレインとの間に接続され
ゲートにＮチャネルＭＯＳトランジスタ１１４のドレイ
ンが接続されるＰチャネルＭＯＳトランジスタ１２０と
を含む。

【００５０】ＰチャネルＭＯＳトランジスタ１１８のバ
ックゲートおよびＰチャネルＭＯＳトランジスタ１２０
のバックゲートは、ノードＮ１に接続されている。

【００５１】ＮチャネルＭＯＳトランジスタ１１６のド
レインからはレベル変換回路１０６の出力信号が出力さ
れる。また、ＰチャネルＭＯＳトランジスタ１０８のバ
ックゲートはノードＮ１に接続される。このように接続
することで、レベル変換回路１０６がＨレベルを出力す
るときはＰチャネルＭＯＳトランジスタのゲートソース
間の電位差は常に０にすることができる。また、Ｐチャ
ネルＭＯＳトランジスタが形成されるウェル領域の電
位、すなわち、ＰチャネルＭＯＳトランジスタ１０８の
バックゲートの電位は、ソースと等しくなるため、ノー
ドＮ１の電位がどのような電位であっても基板効果によ
るしきい値の変化を考慮する必要がない。

【００５２】つまり、従来と異なる点は、出力ノードＮ
outとデカップル容量Ｃ_DEC1との間にスイッチ用のＰチ
ャネルＭＯＳトランジスタ１０８を挿入していることで
ある。このＰチャネルＭＯＳトランジスタ１０８は、信
号ＣＸＨＲＤＹとチャージポンプイネーブル信号ＰＰＵ
ＭＰＥに応じて導通／非導通の制御がなされる。

【００５３】信号ＣＸＨＲＤＹは、スタンバイ時にはＨ
レベルとなり、それ以外の書込時および消去時等にはＬ
レベルとなる信号である。チャージポンプ活性化信号Ｐ
ＰＵＭＰＥは、チャージポンプ活性化時にＨレベルとさ
れ、非活性化時にＬレベルとされる信号である。リセッ
ト信号ＲＳＴＥは、Ｈレベルでリセット回路１０２を活
性化し、Ｌレベルでリセット回路１０２を非活性化する
信号である。

【００５４】図５は、図４における正電圧チャージポン
プ回路２００の構成例を示す回路図である。

【００５５】図示しないが、正電圧チャージポンプ回路
２００にはチャージポンプイネーブル信号ＰＰＵＭＰＥ
の活性化に応じてクロック信号φ，／φが与えられる。

【００５６】図５を参照して、正電圧チャージポンプ回
路２００は、アノードが電源電位Ｖｃｃと結合されカソ
ードがノードＮ２１に接続されるダイオード２０１と、
アノードとカソードとがそれぞれノードＮ２１、Ｎ２２
に接続されるダイオード２０２と、アノードとカソード
とがそれぞれノードＮ２２、Ｎ２３に接続されるダイオ
ード２０３と、アノードとカソードとがそれぞれノード
Ｎ２３、Ｎ２４に接続されるダイオード２０４と、アノ
ードとカソードとがそれぞれノードＮ２４、Ｎ２５に接
続されるダイオード２０５と、アノードとカソードとが
それぞれノードＮ２５、Ｎ２６に接続されるダイオード
２０６と、アノードがノードＮ２６に接続されカソード
がノードＮout+と接続されるダイオード２０７とを含
む。

【００５７】ここで、ノードＮout+は正電圧チャージポ
ンプ回路２００の出力ノードであり、出力電位である昇
圧電位Ｖout+がノードＮout+から出力される。

【００５８】正電圧チャージポンプ回路２００は、さら
に、クロック信号φが与えられるクロックノードとノー
ドＮ２１との間に接続されるキャパシタ２４０と、クロ
ック信号φと相補なクロック信号／φが与えられる相補
クロックノードとノードＮ２２との間に接続されるキャ
パシタ２４１と、クロックノードとノードＮ２３との間
に接続されるキャパシタ２４２と、相補クロックノード
とノードＮ２４との間に接続されるキャパシタ２４３
と、クロックノードとノードＮ２５との間に接続される
キャパシタ２４４と、相補クロックノードとノードＮ２
６との間に接続されるキャパシタ２４５とを含む。

【００５９】図５に示したダイオード２０１〜２０７と
しては、たとえば、ＭＯＳＦＥＴをダイオード接続した
ものが用いられる。

【００６０】図６は、図４に示した正電圧発生回路４の
動作を説明するための動作波形図である。

【００６１】図４、図６を参照して、時刻ｔ１におい
て、スタンバイモードから書込消去モードに入り、時刻
ｔ２においてリセット信号ＲＳＴＥが立下がりリセット
回路１０２が非活性化される。

【００６２】続いて、時刻ｔ３において、チャージポン
プ活性化信号ＰＰＵＭＰＥがＨレベルとなり、書込消去
用の高電圧を発生させるためにチャージポンプ回路が活
性化される。このとき、ＰチャネルＭＯＳトランジスタ
１０８は導通状態にあるので、ノードＮ１の電位である
電位Ｖ１は出力電位Ｖout+と同時に昇圧されることにな
る。

【００６３】時刻ｔ４において、チャージポンプ活性化
信号ＰＰＵＭＰＥの立下がりに応じ正電圧チャージポン
プ２００が非活性化される。同時に、ＰチャネルＭＯＳ
トランジスタ１０８が非導通状態となりデカップル容量
Ｃ_DEC1はリセット回路１０２から切離される。

【００６４】続いて時刻ｔ５において、リセット信号Ｒ
ＳＴＥ１の立上がりに応じてリセット回路１０２が活性
化され、出力電位Ｖout+は電源電位Ｖccまで下がってリ
セット状態となる。一方電位Ｖ１は、リセット回路から
ノードＮ１が切離されているので、昇圧時の電位をしば
らくの間保持する。

【００６５】次に、時刻ｔ６において、リセット回路１
０２が非活性化され、時刻ｔ７において正電圧チャージ
ポンプ２００が活性化されると同時にＰチャネルＭＯＳ
トランジスタ１０８が導通状態となる。

【００６６】時刻ｔ７において、デカップル容量Ｃ_DEC1
に蓄積されていた電荷が負荷容量Ｃ _LOAD1に再配分され
出力電位Ｖout+が高速に立上がる。時刻ｔ７では、電荷
再配分後の出力電位Ｖout+が電位Ｖ０となるとすると、 Ｖ０＝（Ｃ_DEC1／（Ｃ_DEC1＋Ｃ_LOAD1））×Ｖ１＋Ｃ_LOAD1／（Ｃ_DEC1＋Ｃ_{LOAD 1} ）×Ｖcc …（１） となるため、たとえば、Ｃ_DEC1＝３００ｐＦ，Ｃ_LOAD1
＝３００ｐＦ，Ｖcc＝３．３Ｖ，Ｖ１＝１０Ｖを（１）
式に代入すると、Ｖ０は約６．６５Ｖとなる。

【００６７】時刻ｔ７において、デカップル容量Ｃ_DEC1
に蓄積されていた電荷が負荷容量Ｃ _LOAD1に再配分され
出力電位Ｖout+が高速に立上がる。これにより、出力電
位Ｖout+の立上がり時間は時間ｔｒ１から時間ｔｒ２に
短縮できることとなり、チャージポンプ立上がり時の消
費電力を削減できるとともにオペレーション時間の短縮
を実現することができる。

【００６８】［実施の形態２］実施の形態２において
は、図１に示した負電圧発生回路８に同様の改善を施し
たものである。

【００６９】図７は、図１に示した負電圧発生回路８の
構成を示す回路図である。図７を参照して、負電圧発生
回路８は、チャージポンプ活性化信号ＮＰＵＭＰＥおよ
び信号ＣＸＨＲＤＹを受けるＮＯＲ回路３０４と、チャ
ージポンプ活性化信号ＮＰＵＭＰＥによって活性化され
ノードＮout-の電位を降圧する負電圧チャージポンプ４
００と、リセット信号ＲＳＴＥによって活性化されノー
ドＮout-の電位を接地電位に結合するリセット回路３０
２と、ＮＯＲ回路３０４の出力およびノードＮ２の電位
Ｖ２に応じてレベル変換を行なうレベル変換回路３１０
と、レベル変換回路３１０の出力をゲートに受けノード
Ｎout-とノードＮ２の間に接続されバックゲートがノー
ドＮ２に接続されるＮチャネルＭＯＳトランジスタ３０
６と、ノードＮ２と接地ノードとの間に接続されるデカ
ップル容量Ｃ_DEC2とを含む。ノードＮout-には図１に示
したディストリビュータ１４を介して各回路が接続され
負荷容量Ｃ_LOAD2が接続されることになる。

【００７０】図８は、図７に示したレベル変換回路３１
０の構成を示す回路図である。図８を参照して、レベル
変換回路３１０は、入力ノードＮinに入力信号を受け、
出力電位Ｖ３の切換を行なう回路図である。

【００７１】レベル変換回路３１０は、ノードＮinが入
力に接続されるインバータ３１２と、ノードＮinとノー
ドＮ４との間に接続されバックゲートがノードＮinに接
続されゲートが接地ノードに接続されるＰチャネルＭＯ
Ｓトランジスタ３１４と、インバータ３１２の出力ノー
ドとノードＮ３との間に接続されバックゲートがインバ
ータ３１２の出力ノードに接続されゲートが接地ノード
に接続されるＰチャネルＭＯＳトランジスタ３１６と、
電源ノードとノードＮ４との間に接続されゲートにノー
ドＮ３が接続されるＰチャネルＭＯＳトランジスタ３１
８と、ノードＮ４とノードＮ２との間に接続されゲート
にノードＮ３が接続されるＮチャネルＭＯＳトランジス
タ３２０と、電源ノードとノードＮ３との間に接続され
ゲートにノードＮ４が接続されるＰチャネルＭＯＳトラ
ンジスタ３２２と、ノードＮ３とノードＮ２との間に接
続されゲートにノードＮ４が接続されるＮチャネルＭＯ
Ｓトランジスタ３２４とを含む。ノードＮ３の電位はそ
のレベル変換回路の出力電位Ｖ３となる。また、Ｎチャ
ネルＭＯＳトランジスタ３２０のバックゲートおよびＮ
チャネルＭＯＳトランジスタ３２４のバックゲートは、
ノードＮ２に接続されている。

【００７２】図９は、図７における負電圧チャージポン
プ回路４００の構成例を示す回路図である。

【００７３】図示しないが、負電圧チャージポンプ４０
０にはチャージポンプ活性化信号ＮＰＵＭＰＥの活性化
に応じてクロック信号φ，／φが与えられる。

【００７４】図９を参照して、負電圧チャージポンプ回
路４００は、アノードがノードＮout-に接続されカソー
ドがノードＮ１１に接続されるダイオード４０１と、ア
ノードとカソードとがそれぞれノードＮ１１、Ｎ１２に
接続されるダイオード４０２と、アノードとカソードと
がそれぞれノードＮ１２、Ｎ１３に接続されるダイオー
ド４０３と、アノードとカソードとがそれぞれノードＮ
１３、Ｎ１４に接続されるダイオード４０４と、アノー
ドとカソードとがそれぞれノードＮ１４、Ｎ１５に接続
されるダイオード４０５と、アノードとカソードとがそ
れぞれノードＮ１５、Ｎ１６に接続されるダイオード４
０６と、アノードがノードＮ１６に接続されカソードが
接地電位に結合されるダイオード４０７とを含む。

【００７５】ここでノードＮout-はチャージポンプ回路
の出力ノードであり、出力電位である負電位Ｖout-がノ
ードＮout-から出力される。

【００７６】負電圧チャージポンプ回路４００は、さら
に、クロック信号φが与えられるクロックノードとノー
ドＮ１１との間に接続されるキャパシタ４４０と、クロ
ック信号φと相補なクロック信号／φが与えられる相補
クロックノードとノードＮ１２との間に接続されるキャ
パシタ４４１と、クロックノードとノードＮ１３との間
に接続されるキャパシタ４４２と、相補クロックノード
とノードＮ１４との間に接続されるキャパシタ４４３
と、クロックノードとノードＮ１５との間に接続される
キャパシタ４４４と、相補クロックノードとノードＮ１
６との間に接続されるキャパシタ４４５とを含む。

【００７７】図９に示したダイオード４０１〜４０７と
しては、たとえば、ＭＯＳＦＥＴをダイオード接続した
ものが用いられる。

【００７８】図１０は、図７に示した負電圧発生回路８
の動作を説明するための動作波形図である。

【００７９】図７、図１０を参照して、時刻ｔ１におい
て信号ＣＸＨＲＤＹがＬレベルに立下がり、スタンバイ
モードから書込消去モードに入る。続いて時刻ｔ２にお
いて、リセット信号ＲＳＴＥがＬレベルに立下がりリセ
ット回路３０２が非活性化される。時刻ｔ３においてチ
ャージポンプ活性化信号がＨレベルに立上がり書込消去
用の高電圧を発生させるために負電圧チャージポンプ４
００が活性化される。

【００８０】このとき、ＮチャネルＭＯＳトランジスタ
３０６は導通状態にあるので、出力電位Ｖout-と電位Ｖ
２とは同時に降圧されることになる。

【００８１】続いて時刻ｔ４において、負電圧チャージ
ポンプ４００が非活性化されると同時にＮチャネルＭＯ
Ｓトランジスタ３０６が非導通状態とされ、デカップル
容量Ｃ_DEC2はリセット回路３０２から切り離される。時
刻ｔ５でリセット信号ＲＳＴＥがＨレベルに立上がりリ
セット回路３０２が活性化される。時刻ｔ５〜ｔ６のリ
セット期間内にリセット回路３０２の働きにより出力電
位Ｖout-がリセット電位である接地電位となる。このと
き、デカップル容量Ｃ_DEC2はリセット回路３０２から分
離されているので、電位Ｖ２は負電位を保ったままであ
る。

【００８２】時刻ｔ６において、リセット信号ＲＳＴＥ
が立下がりリセット期間が終了し、時刻ｔ７において、
信号ＮＰＵＭＰＥの立上りに応じて負電圧チャージポン
プ４００が活性化されると同時にＮチャネルＭＯＳトラ
ンジスタ３０６が導通状態とされ、デカップル容量Ｃ
_DEC2はノードＮout-に接続される。そして、デカップル
容量Ｃ_DEC2に蓄積されていた電荷が負荷容量Ｃ_LOAD2に
再配分され出力電位Ｖout-が高速に降圧される。

【００８３】このとき再配分後の出力電位Ｖout-の電位
Ｖ０は、 Ｖ０＝（Ｃ_DEC2／（Ｃ_DEC2＋Ｃ_LOAD2））×Ｖ２ … （２） となる。したがって、Ｃ_DEC2＝３００ｐＦ，Ｃ_LOAD2＝
３００ｐＦ，Ｖ２＝−１０Ｖの場合は、−５Ｖから降圧
開始をすることができる。

【００８４】これにより、出力電位Ｖout-の立下がり時
間は時間ｔｆ１から時間ｔｆ２に短縮できることにな
り、負電圧発生回路の消費電力を削減でき、かつ、オペ
レーション時間の短縮をすることができる。

【００８５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８６】

【発明の効果】請求項１、２に記載の半導体記憶装置
は、デカップル容量に蓄積されている電荷を保持し、次
回昇圧時に再利用するので、立上がり時間のが短縮で
き、オペレーション時間の短縮と消費電力の削減とが可
能である。

【００８７】請求項３〜５に記載の半導体記憶装置は、
請求項２の半導体記憶装置が奏する効果に加えて、正電
位を発生するチャージポンプが非活性の状態にあるとき
に、レベル変換回路によりＰチャネルＭＯＳトランジス
タのゲートソース間の電位差を常に０にすることができ
る。このため、非活性化状態において、電荷を保持して
いるデカップル容量とリセットされる出力ノードとを確
実に分離することができる。

【００８８】請求項６〜８に記載の半導体記憶装置は、
請求項２の半導体記憶装置が奏する効果に加えて、負電
位を発生するチャージポンプが非活性の状態にあるとき
に、レベル変換回路によりＮチャネルＭＯＳトランジス
タのゲートソース間の電位差を常に０にすることができ
る。このため、非活性化状態において、電荷を保持して
いるデカップル容量とリセットされる出力ノードとを確
実に分離することができる。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置１の概略構成を示す
ブロック図である。

【図２】 図１に示したＣＰＵ２が各動作に対応して出
力する制御信号を説明するための図である。

【図３】 図１に示したディストリビュータ１４の動作
を説明するための図である。

【図４】 図１に示した正電圧発生回路４の構成を示す
回路図である。

【図５】 図４における正電圧チャージポンプ回路２０
０の構成例を示す回路図である。

【図６】 図４に示した正電圧発生回路４の動作を説明
するための動作波形図である。

【図７】 図１に示した負電圧発生回路８の構成を示す
回路図である。

【図８】 図７に示したレベル変換回路３１０の構成を
示す回路図である。

【図９】 図７における負電圧チャージポンプ回路４０
０の構成例を示す回路図である。

【図１０】 図７に示した負電圧発生回路８の動作を説
明するための動作波形図である。

【図１１】 従来の半導体記憶装置における電圧発生回
路の構成例を示す回路図である。

【図１２】 図１１に示した電圧発生回路５００の動作
を説明するための動作波形図である。

【符号の説明】

１ 半導体記憶装置、２ ＣＰＵ、４ 正電圧発生回
路、８ 負電圧発生回路、１２ ＷＬブースト回路、１
４ ディストリビュータ、１６ アドレスバッファ、１
８ Ｘデコーダ、２０ Ｙデコーダ、２２ 入出力バッ
ファ、２４ Ｙ系制御回路、２６ メモリアレイ、ＭＢ
Ｌ メインビット線、ＳＧＬ セレクトゲート線、ＷＬ
０，ＷＬ１ ワード線、ＳＬ ソース線、２８ セレク
トゲート、３０，３２ メモリセル、ＢＬＯＣＫ０〜Ｂ
ＬＯＣＫｎ メモリブロック、１０２，３０２ リセッ
ト回路、１０４，３０４ ＮＯＲ回路、１０６，３１０
レベル変換回路、１０８ ＰチャネルＭＯＳトランジ
スタ、２００ 正電圧チャージポンプ、３０６ Ｎチャ
ネルＭＯＳトランジスタ、Ｃ_DEC1，Ｃ_DEC2 デカップル
容量。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 内部ノードに所定電位を与える電位発生
   回路と、 一方端が前記内部ノードに接続され、前記電位発生回路
   が活性化されるときには導通状態となり、前記電位発生
   回路が非活性化されるときには非導通状態となるスイッ
   チ回路と、 前記スイッチ回路の他方端に接続され、前記電位発生回
   路が活性化されるときには前記内部ノードの電位を安定
   化させる電位安定化回路とを備え、 前記電位安定化回路は、前記電位発生回路が非活性化さ
   れるときに前記所定電位を保持し、 前記内部ノードの電位をうけて、データの書込を行なう
   記憶部をさらに備える、半導体記憶装置。
2. 【請求項２】 前記電位安定化回路は、 第１の電源電位が与えられる電源ノードと、 前記電源ノードと一方端が接続され、前記電位発生回路
   が活性化されるときに、前記スイッチ回路を介して他方
   端が前記内部ノードと接続されるキャパシタとを含む、
   請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記電位発生回路は、 第２の電源電位を受け、活性化信号に応じて活性化し前
   記第２の電源電位よりも高い第１の出力電位を発生し、 前記スイッチ回路は、 前記内部ノードと前記キャパシタの前記他方端との間に
   接続され前記活性化信号に応じて導通するＰチャネルＭ
   ＯＳトランジスタを含む、請求項２に記載の半導体記憶
   装置。
4. 【請求項４】 前記ＰチャネルＭＯＳトランジスタは、
   バックゲートが前記キャパシタの他方端に接続され、 前記活性化信号の高電位レベルを前記キャパシタの他方
   端の電位に変換して前記ＰチャネルＭＯＳトランジスタ
   のゲートに出力するレベル変換回路をさらに備える、請
   求項３に記載の半導体記憶装置。
5. 【請求項５】 前記電位発生回路は、 前記第２の電源電位とクロック信号とをうけて前記第１
   の出力電位を発生するチャージポンプ回路を含む、請求
   項３に記載の半導体記憶装置。
6. 【請求項６】 前記電位発生回路は、 第３の電源電位を受け、活性化信号に応じて活性化し前
   記第３の電源電位よりも低い第２の出力電位を発生し、 前記スイッチ回路は、 前記内部ノードと前記キャパシタの前記他方端との間に
   接続され前記活性化信号に応じて導通するＮチャネルＭ
   ＯＳトランジスタを含む、請求項２に記載の半導体記憶
   装置。
7. 【請求項７】 前記ＮチャネルＭＯＳトランジスタは、
   バックゲートが前記キャパシタの他方端に接続され、 前記活性化信号の低電位レベルを前記キャパシタの他方
   端の電位に変換して前記ＮチャネルＭＯＳトランジスタ
   のゲートに出力するレベル変換回路をさらに備える、請
   求項６に記載の半導体記憶装置。
8. 【請求項８】 前記電位発生回路は、前記第３の電源電
   位とクロック信号とをうけて前記第２の出力電位を発生
   するチャージポンプ回路を含む、請求項６に記載の半導
   体記憶装置。