JP2001006382A5 - 電圧発生回路およびそれを備える半導体記憶装置 - Google Patents

Description

図１１を参照して、電圧発生回路５００は、チャージポンプ活性化信号ＰＵＭＰＥに応じて活性化され、出力電位Ｖoutを昇圧する正電圧チャージポンプ５０２と、リセット信号ＲＳＴＥに応じて出力電位Ｖoutを電源電位Ｖccになるようにリセットするリセット回路５０４と、出力電位Ｖoutが出力される出力ノードと電源電位Ｖccが与えられる電源ノードとの間に接続されるデカップル容量Ｃ_DECとを含む。この電圧発生回路５００の出力ノードと接地ノードとの間には負荷となる回路が接続されるので、この回路と等価な容量として負荷容量Ｃ_LOADが図に示されている。

【００１８】
【課題を解決するための手段】
請求項１に記載の電圧発生回路は、内部ノードに所定電位を与える電位発生回路と、一方端が内部ノードに接続され、電位発生回路が活性化されるときには導通状態となり、電位発生回路が非活性化されるときには非導通状態となるスイッチ回路と、スイッチ回路の他方端に接続され、電位発生回路が活性化されるときには内部ノードの電位を安定化させる電位安定化回路とを備え、電位安定化回路は、電位発生回路が非活性化されるときに所定電位を保持する。

請求項２に記載の電圧発生回路は、請求項１に記載の電圧発生回路の構成に加えて、電位安定化回路は、第１の電源電位が与えられる電源ノードと、電源ノードと一方端が接続され、電位発生回路が活性化されるときに、スイッチ回路を介して他方端が内部ノードと接続されるキャパシタとを含む。

請求項３に記載の電圧発生回路は、請求項２に記載の電圧発生回路の構成に加えて、電位発生回路は、第２の電源電位を受け、活性化信号に応じて活性化し第２の電源電位よりも高い第１の出力電位を発生し、スイッチ回路は、内部ノードとキャパシタの他方端との間に接続され活性化信号に応じて導通するＰチャネルＭＯＳトランジスタを含む。

請求項４に記載の電圧発生回路は、請求項３に記載の電圧発生回路の構成に加えて、ＰチャネルＭＯＳトランジスタは、バックゲートがキャパシタの他方端に接続され、活性化信号の高電位レベルをキャパシタの他方端の電位に変換してＰチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える。

請求項５に記載の電圧発生回路は、請求項３に記載の電圧発生回路の構成に加えて、電位発生回路は、第２の電源電位とクロック信号とをうけて第１の出力電位を発生するチャージポンプ回路を含む。

請求項６に記載の電圧発生回路は、請求項２に記載の電圧発生回路の構成に加えて、電位発生回路は、第３の電源電位を受け、活性化信号に応じて活性化し第３の電源電位よりも低い第２の出力電位を発生し、スイッチ回路は、内部ノードとキャパシタの他方端との間に接続され活性化信号に応じて導通するＮチャネルＭＯＳトランジスタを含む。

請求項７に記載の電圧発生回路は、請求項６に記載の電圧発生回路の構成に加えて、ＮチャネルＭＯＳトランジスタは、バックゲートがキャパシタの他方端に接続され、活性化信号の低電位レベルをキャパシタの他方端の電位に変換してＮチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える。

請求項８に記載の電圧発生回路は、請求項６に記載の電圧発生回路の構成に加えて、電位発生回路は、第３の電源電位とクロック信号とをうけて第２の出力電位を発生するチャージポンプ回路を含む。
請求項９に記載の半導体記憶装置は、内部ノードの電位をうけて、データの書込を行なう記憶部と、請求項１〜８のいずれか１項に記載の電圧発生回路とを備える。

Claims (9)

1. 内部ノードに所定電位を与える電位発生回路と、
   一方端が前記内部ノードに接続され、前記電位発生回路が活性化されるときには導通状態となり、前記電位発生回路が非活性化されるときには非導通状態となるスイッチ回路と、
   前記スイッチ回路の他方端に接続され、前記電位発生回路が活性化されるときには前記内部ノードの電位を安定化させる電位安定化回路とを備え、
   前記電位安定化回路は、前記電位発生回路が非活性化されるときに前記所定電位を保持する、電圧発生回路。
2. 前記電位安定化回路は、
   第１の電源電位が与えられる電源ノードと、
   前記電源ノードと一方端が接続され、前記電位発生回路が活性化されるときに、前記スイッチ回路を介して他方端が前記内部ノードと接続されるキャパシタとを含む、請求項１に記載の電圧発生回路。
3. 前記電位発生回路は、
   第２の電源電位を受け、活性化信号に応じて活性化し前記第２の電源電位よりも高い第１の出力電位を発生し、
   前記スイッチ回路は、
   前記内部ノードと前記キャパシタの前記他方端との間に接続され前記活性化信号に応じて導通するＰチャネルＭＯＳトランジスタを含む、請求項２に記載の電圧発生回路。
4. 前記ＰチャネルＭＯＳトランジスタは、バックゲートが前記キャパシタの他方端に接続され、
   前記活性化信号の高電位レベルを前記キャパシタの他方端の電位に変換して前記ＰチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える、請求項３に記載の電圧発生回路。
5. 前記電位発生回路は、
   前記第２の電源電位とクロック信号とをうけて前記第１の出力電位を発生するチャージポンプ回路を含む、請求項３に記載の電圧発生回路。
6. 前記電位発生回路は、
   第３の電源電位を受け、活性化信号に応じて活性化し前記第３の電源電位よりも低い第２の出力電位を発生し、
   前記スイッチ回路は、
   前記内部ノードと前記キャパシタの前記他方端との間に接続され前記活性化信号に応じて導通するＮチャネルＭＯＳトランジスタを含む、請求項２に記載の電圧発生回路。
7. 前記ＮチャネルＭＯＳトランジスタは、バックゲートが前記キャパシタの他方端に接続され、
   前記活性化信号の低電位レベルを前記キャパシタの他方端の電位に変換して前記ＮチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える、請求項６に記載の電圧発生回路。
8. 前記電位発生回路は、
   前記第３の電源電位とクロック信号とをうけて前記第２の出力電位を発生するチャージポンプ回路を含む、請求項６に記載の電圧発生回路。
9. 前記内部ノードの電位をうけて、データの書込を行なう記憶部と、
   前記請求項１〜８のいずれか１項に記載の電圧発生回路とを備える、半導体記憶装置。