TW201628002A - 半導體記憶裝置 - Google Patents

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TW201628002A
TW201628002A TW104133296A TW104133296A TW201628002A TW 201628002 A TW201628002 A TW 201628002A TW 104133296 A TW104133296 A TW 104133296A TW 104133296 A TW104133296 A TW 104133296A TW 201628002 A TW201628002 A TW 201628002A
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橫山佳巧
石井雄一郎
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瑞薩電子股份有限公司
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Abstract

本發明係提供一種半導體記憶裝置，該裝置抑制控制記憶單元之源極線之電位之電路之面積，且在待用時可容易地設定為適宜之電位。 半導體記憶裝置具備記憶體陣列及控制記憶體陣列之控制電路。記憶單元相當於靜態型記憶單元。控制電路包含：設置在連接於前述驅動電晶體之源極電極之源極線與第1電壓之間之第1開關電晶體、與第1開關電晶體並聯地設置之第2開關電晶體、及源極線電位控制電路；且源極線電位控制電路以下述方式設定：在記憶單元動作時使第1及第2開關電晶體導通而連接源極線與第1電壓，在待用時將第1開關電晶體設定為不導通，而連接第2開關電晶體之閘極電極與源極線。

Description

半導體記憶裝置
本公開係關於一種半導體記憶裝置，其係關於一種降低待用時之電流之構成。
自先前起，在SRAM(靜態隨機存取記憶體)領域，推行待用時電流之降低化，相對於進行資料之讀出、寫入之通常時，提出一種在不進行資料之讀出、寫入而只進行資料之保持之待用時，藉由控制源極線之電位，降低施加至記憶單元之電壓來降低電流的電路。
關於此點，在專利文獻1中，分別設置連接於記憶單元之源極線的電源開關之電晶體、及二極體連接之電晶體。以在通常時導通、待用時不導通之方式控制電源開關之電晶體，且利用二極體連接之電晶體來控制記憶單元之源極線之電位。
又，在專利文獻2中，採用無連接於記憶單元之源極線之電源開關之電晶體，僅設置1個二極體連接之電晶體的構成。該電晶體在通常時導通而下拉源極線，在待用時閘極成為記憶單元之源極電位且被二極體連接化，從而控制記憶單元之源極線之電位。
【先前技術文獻】 【專利文獻】
【專利文獻1】日本特開2004-206745號公報
【專利文獻2】日本特開2007-150761號公報
然而，在專利文獻1所示之構成中，由於使電源開關之電晶體、與用於使記憶單元之源極線浮動之二極體連接之電晶體分別獨立地動作，且有必要確保各自之電晶體之面積，故而面積增大。
又，在專利文獻2所示之構成中，因其係僅使用1個電晶體之構成故可縮小面積，但在利用二極體連接來控制記憶單元之源極線之電位時，為了降低待用時之電流，則有將電晶體設計成小尺寸之必要，然而以該電晶體尺寸而言，在通常時要將記憶單元之源極線朝接地側下拉會有電晶體尺寸過小之問題。因此，有在1個電晶體中難以兼顧二者之機能，電晶體尺寸之設計非常困難之問題。
本公開係為解決上述問題而完成者，其目的在於提供一種半導體記憶裝置，該裝置抑制控制記憶單元之源極線之電位之電路之面積，且在待用時可一邊保持而不破壞資料，一邊容易地設定為降低洩漏電流之適宜之電位。
其他問題與新穎的特徵可由本說明書之記述及附圖來闡明。
根據一實施例，半導體記憶裝置具備包含行列狀地設置之複數個記憶單元之記憶體陣列、及控制記憶體陣列之控制電路。各記憶單元相當於包含驅動電晶體、傳送電晶體及負載元件之靜態型記憶單元。控制電路包含：設置在連接於驅動電晶體之源極電極之源極線與第1電壓之間之第1開關電晶體；在源極線和第1電壓之間與第1開關電晶體並聯地設置之第2開關電晶體；及控制第1及第2開關電晶體而調整源極線之電位之源極線電位控制電路。源極線電位控制電路以下述方式設定：在記憶單元動作時使第1及第2開關電晶體導通而連接源極線與第1電壓，在記憶單元之待用時將第1開關電晶體設定為不導通而 連接第2開關電晶體之閘極電極與源極線。
根據一實施例，抑制控制記憶單元之源極線之電位之電路之面積，且在待用時可一邊保持而不破壞資料，一邊容易地設定為降低洩漏電流之適宜之電位。
2‧‧‧I/O電路群
2A‧‧‧I/O電路
17‧‧‧驅動器及解碼器
19‧‧‧控制部
20‧‧‧控制電路及位址解碼器
21‧‧‧待用控制電路
31‧‧‧第1開關電晶體
32‧‧‧第2開關電晶體
41‧‧‧驅動器
42‧‧‧驅動器
42#‧‧‧驅動器
44‧‧‧P通道MOS電晶體
45‧‧‧N通道MOS電晶體
46‧‧‧P通道MOS電晶體
47‧‧‧N通道MOS電晶體
50‧‧‧AND電路
51‧‧‧反相器
52‧‧‧NOR電路
53‧‧‧N通道MOS電晶體
60‧‧‧反相器
61‧‧‧驅動器
62‧‧‧P通道MOS電晶體
63‧‧‧N通道MOS電晶體
64‧‧‧驅動器
65‧‧‧P通道MOS電晶體
66‧‧‧N通道MOS電晶體
71‧‧‧第1電源開關電晶體
72‧‧‧第2電源開關電晶體
ARVDD‧‧‧源極電源線
ARVSS‧‧‧源極線
AT0‧‧‧存取電晶體
AT1‧‧‧存取電晶體
BL‧‧‧位元線
MA‧‧‧記憶體陣列
MC‧‧‧記憶單元
MCA0‧‧‧記憶單元行
MCAn‧‧‧記憶單元行
NT0‧‧‧驅動電晶體
NT1‧‧‧驅動電晶體
PT0‧‧‧負載電晶體
PT1‧‧‧負載電晶體
RPB1‧‧‧控制信號
RPB2‧‧‧控制信號
RS‧‧‧控制信號
RSB1‧‧‧控制信號
RSB2‧‧‧控制信號
SD‧‧‧控制信號
VDD‧‧‧電源電壓
VSS‧‧‧接地電壓
WD‧‧‧字線驅動器
WL‧‧‧字線
圖1係基於實施形態之半導體記憶裝置的外觀構成圖。
圖2係說明基於實施形態之記憶體陣列MA及周邊電路之構成的圖。
圖3係說明基於實施形態之源極線電位控制電路之構成的圖。
圖4係說明基於實施形態之待用時之信號之電位位準的圖。
圖5係說明基於實施形態之變化例1之開關電晶體的圖。
圖6係說明基於實施形態之變化例1之記憶體陣列之布局構成的圖。
圖7係說明基於實施形態之變化例2之開關電晶體的圖。
圖8係說明基於實施形態之變化例2之記憶體陣列之布局構成的圖。
圖9係說明基於實施形態之變化例2之驅動器41、42之配置的圖。
圖10係說明基於實施形態之變化例3之源極線電位控制電路之構成的圖。
圖11係說明基於實施形態之變化例4之源極線電位控制電路之構成的圖。
參照圖式詳細地說明本實施形態。並且，對圖中相同或相當部分賦予相同符號，不再重複其說明。
圖1係基於實施形態之半導體記憶裝置的外觀構成圖。
如圖1所示，半導體記憶裝置包含：驅動器及解碼器17、記憶體陣列MA、控制部19、及I/O電路群2。又，解碼器係簡略化後之位址解碼器。
控制部19控制半導體記憶裝置之各功能方塊。具體而言，控制部19基於位址信號之輸入而將低位址信號輸出至驅動器及解碼器17。又，控制部19輸出用於驅動I/O電路群2之各種信號。
記憶體陣列MA具有行列狀地配置之複數個記憶單元。記憶體陣列MA之記憶單元係可改寫地設置。
驅動器及解碼器17驅動分別對應於記憶體陣列MA之行列狀地配置之記憶單元之記憶單元列而設置之字線WL。
I/O電路群2由複數個I/O電路所構成，且設置為進行對記憶體陣列MA之資料讀出或資料寫入之輸入輸出電路。
圖2係說明基於實施形態之記憶體陣列MA及周邊電路之構成的圖。
如圖2所示，在本例中說明記憶體陣列MA、及調整設置於記憶體陣列MA之源極線之電位的源極線電位控制電路等構成。
記憶體陣列MA具有行列狀地配置之複數個記憶單元MC。各記憶單元MC係可改寫地設置之SRAM(靜態隨機存儲記憶體)單元。各記憶單元MC如下文所述，係由驅動電晶體、傳送電晶體及負載元件所構成之靜態型記憶單元。
在本例中，作為一例顯示了2列4行之記憶單元MC。
複數之字線WL係分別對應於記憶體陣列MA之記憶單元列而設置。
驅動器及解碼器17包含對應於字線WL而設置之字線驅動器WD。
控制部19包含各種控制電路。在本例中，包含控制電路及位址解碼器20、及待用控制電路21。
控制電路及位址解碼器20控制通常時與待用時，且將利用位址解碼器解碼位址信號後之低位址信號輸出至字線驅動器WD。
字線驅動器WD使基於低位址信號而選擇之字線WL活性化。
待用控制電路21遵循來自於控制電路及位址解碼器20之控制信號RS，而輸出控制信號RSB1、RSB2，調整源極線之電位。
複數之位元線對BL,/BL分別對應於記憶體陣列MA之記憶單元行而設置。在本例中顯示4行之記憶單元行。設置對應於4行之記憶單元行而設置之4個位元線對。
I/O電路2A設置於行列狀地配置之4個記憶單元行的每行，包含選擇4行中之1行的選擇電路與感測放大器、寫入驅動器、及位元線預充電電路等。
又，各記憶單元MC之源極電極與源極線ARVSS連接，相對於源極線ARVSS設置複數個開關電晶體。
在本例中，在源極線ARVSS與接地電壓VSS之間設置複數個開關電晶體。在記憶單元MC動作時，連接源極線ARVSS與接地電壓，在記憶單元MC待用時，複數個開關電晶體之一部分之開關電晶體連接閘極電極與源極線ARVSS，剩餘之開關電晶體則設定為不導通。
在本例中，分別設置第1開關電晶體31及第2開關電晶體32。
第1開關電晶體31及第2開關電晶體32係分別並聯地設置。
圖3係說明基於實施形態之源極線電位控制電路之構成的圖。
如圖3所示，源極線電位控制電路包含：待用控制電路21、及第1及第2開關電晶體31、32。
又，在圖3中顯示記憶單元MC之構成。記憶單元MC包含：2個存取電晶體AT0、AT1(傳送電晶體)；驅動電晶體NT0、NT1；及負載電 晶體PT0、PT1(負載元件)；且顯示6個電晶體之SRAM單元。
存取電晶體AT0、AT1係與相對應之字線WL電性連接。存取電晶體AT0、AT1遵循在實施記憶單元MC之資料讀出或資料寫入時經活性化的字線WL而導通。
待用控制電路21包含驅動器41、42。
驅動器41、42係反相器之構成，驅動器41包含P通道MOS電晶體44及N通道MOS電晶體45。驅動器42包含P通道MOS電晶體46及N通道MOS電晶體47。
P通道MOS電晶體44及N通道MOS電晶體45設置於電源電壓VDD與接地電壓VSS之間，各自之閘極接收控制信號RS之輸入。而且，驅動器41之輸出係作為控制信號RSB1輸入至第1開關電晶體31之閘極。
P通道MOS電晶體46及N通道MOS電晶體47設置於電源電壓VDD與源極線ARVSS之間，各自之閘極接收控制信號RS之輸入。而且，驅動器42之輸出係作為控制信號RSB2輸入至第2開關電晶體32之閘極。
第1開關電晶體31設置於源極線ARVSS與接地電壓VSS之間，其閘極接收控制信號RSB1之輸入。
第2開關電晶體32設置於源極線ARVSS與接地電壓VSS之間，其閘極接收控制信號RSB2之輸入。
圖4係說明基於實施形態之待用時之信號之電位位準的圖。
如圖4所示，說明將控制信號RS從「L」位準提升為「H」位準時，亦即待用時之動作。
控制電路及位址解碼器20在通常時將控制信號RS設定為「L」位準，在待用時設定為「H」位準。
驅動器41、42回應控制信號RS而設定控制信號RSB1、RSB2。具體而言，在控制信號RS為「L」位準時，P通道MOS電晶體44及46導 通，將控制信號RSB1、RSB2同時設定為「H」位準。
藉此，由於第1及第2開關電晶體31、32之閘極之電位被設定為「H」位準，故第1及第2開關電晶體31、32導通。因此，源極線ARVSS與接地電壓VSS電性結合。
在控制信號RS為「H」位準時，N通道MOS電晶體45導通。藉此，將控制信號RSB1設定為「L」位準，將第1開關電晶體31之閘極電位設定為「L」位準。因此，使源極線ARVSS與接地電壓VSS之電性結合接離。
又，在控制信號RS為「H」位準時，N通道MOS電晶體47導通。藉此，第2開關電晶體32之閘極與源極線ARVSS電性結合。因此，控制信號RSB2設定為與源極線ARVSS相同之電位位準。
在此點上，源極線ARVSS之電位係利用記憶單元MC之洩漏電流與二極體連接之第2開關電晶體32之通過電流而均衡，且設定為電源電壓VDD與接地電壓VSS之間的中間電位。並且，電源電壓VDD與中間電位之電位差，係設定為較記憶單元MC可保持資料之電壓高之電壓。
由於基於本實施形態之源極線ARVSS在待用時利用源極線電位控制電路而設定為中間電位，因此能夠抑制洩漏電流。此時，藉由調整第2開關電晶體32之閘極長、閘極寬、個數此等尺寸，能夠容易地調整其電位。
又，在通常模式時，第2開關電晶體32導通，且第1開關電晶體31導通而將源極線ARVSS下拉至接地電壓VSS。因此，由於第1及第2開關電晶體31、32係導通之方式，故沒有必要增大第1開關電晶體31之尺寸，從而可抑制電晶體之面積。又，由於在待用時第1開關電晶體31為不導通，僅第2開關電晶體32為二極體連接，因此能夠僅利用第2開關電晶體32之尺寸而調整源極線ARVSS之源極電位。
並且，在本實施例中，雖作為一例說明了在源極線ARVSS上分別設置至少1個第1及第2開關電晶體31、32之構成，但並非特別限定於此，亦可採用為調整源極線ARVSS之電位而設置複數個第1及第2開關電晶體31、32之構成。
(變化例1)
圖5係說明基於實施形態之變化例1之開關電晶體的圖。
如圖5所示，變化例1係在記憶體陣列MA之行方向之上邊及下邊配置開關電晶體之構成。
具體而言，顯示就至少每1個記憶胞行分割記憶體陣列之情形。並且係在被分割之每個記憶單元行設置源極線，分別在該源極線之行方向之一端側及另一端側設置第1及第2開關電晶體31、32之構成。在本例中顯示被分割之記憶單元行MCA0~MCAn。
並且，在本實施例中，雖說明就每1個記憶單元行分割記憶體陣列之情形，但並非特別限定於此，亦可就複數個記憶單元行分割記憶體陣列MA。
利用該構成能夠從源極線之一端側及另一端側抽出電荷。
僅在源極線之一端側設置開關電晶體時，將離開關電晶體較遠位置之源極線ARVSS之電位下拉至接地電壓VSS耗費時間；藉由從兩側將源極線ARVSS之電位下拉，可讓源極線ARVSS所累積之電荷的放電時間不易產生時間差，記憶單元MC之動作時序的設計變得容易。
又，因記憶單元行以相同單位重複地配置，故無需憑藉記憶單元行之個數即能夠將源極線ARVSS之電位保持在固定值。
圖6係說明基於實施形態之變化例1之記憶體陣列之布局構成的圖。
如圖6所示，顯示作為記憶單元之布局構成，在行方向之一端及 另一端側布局開關電晶體之情形。
此處顯示6個電晶體之SRAM單元之布局作為記憶單元MC之布局，其包含：存取電晶體AT0、AT1(傳送電晶體)；驅動電晶體NT0、NT1；及負載電晶體PT0、PT1(負載元件)。
又，與該記憶單元MC相鄰而設置第1及第2開關電晶體31、32。
顯示第1開關電晶體31在閘極電極接收控制信號RSB1之輸入，且源極電極與接地電壓VSS、汲極電極與源極線ARVSS連接之3個電晶體元件互相並聯連接的情形。
顯示第2開關電晶體32在閘極電極接收控制信號RSB2之輸入，且源極電極與接地電壓VSS、汲極電極與源極線ARVSS連接之2個電晶體元件互相並聯連接的情形。
如該構成所示，顯示第1開關電晶體31較第2開關電晶體32布局面積大之情形。
(變化例2)
圖7係說明基於實施形態之變化例2之開關電晶體的圖。
如圖7所示，變化例1係在記憶體陣列MA之行方向之上邊及下邊配置開關電晶體之構成。
具體而言，顯示就至少每1個記憶單元行分割記憶體陣列之情形。且為如下構成：在被分割之每個記憶單元行設置源極線，在該源極線之行方向之一端側設置第1開關電晶體31，在另一端側設置第2開關電晶體32。
根據該構成，能夠從源極線之一端側及另一端側抽出電荷。
僅在源極線之一端側設置開關電晶體之情形時，將位於距關電晶體較遠位置之源極線ARVSS之電位下拉至接地電壓VSS耗費時間，而藉由從兩側將源極線ARVSS之電位下拉，可讓源極線ARVSS中累積之電荷的放電時間不易產生時間差，記憶單元MC之動作時序的設 計變得容易。
又，因記憶單元行以相同單位重複地配置，故不需憑藉記憶單元行之個數即能夠將源極線ARVSS之電位保持為固定值。
圖8係說明基於實施形態之變化例2之記憶體陣列之配置構成的圖。
如圖8所示，顯示作為記憶單元之布局構成，在行方向之一端及另一端側布局開關電晶體之情形。
又，與記憶單元MC相鄰而在行方向之一端側設置第1開關電晶體31，在另一端側設置第2開關電晶體32。
顯示第1開關電晶體31在閘極電極接收控制信號RSB1之輸入，且源極電極與接地電壓VSS、汲極電極與源極線ARVSS連接之3個電晶體元件互相並聯連接的情形。
顯示第2開關電晶體32在閘極電極接收控制信號RSB2之輸入，且設置有源極電極與接地電壓VSS、汲極電極與源極線ARVSS連接之1個電晶體元件的情形。
如該構成所示，顯示第1開關電晶體31之布局面積大於第2開關電晶體32之情形。
圖9係說明基於實施形態之變化例2之驅動器41、42之配置的圖。
如圖9所示，顯示將驅動器41設置於設有第1開關電晶體31之行方向之一端側、將驅動器42設置於設有第2開關電晶體32之行方向之另一端側的情形。
如上文所述，在記憶單元行之行方向之一端側配置第1開關電晶體31，在另一端側配置第2開關電晶體32，彼此之源極線ARVSS以上層的配線連接，且進一步經由設置於每個記憶單元列之下層的配線與各記憶單元連接。驅動該等第1及第2開關電晶體31、32之驅動器41、 42亦與此對應，藉由分別配置在行方向之一端側及另一端側，能夠容易地設計控制第1及第2開關電晶體31、32之控制信號RSB1、RSB2的配線布局。若在兩側有第1開關電晶體之情形時，則有必要在兩側設置信號配線，但因只有一側，故可僅在一側設置信號配線。
又，第1開關電晶體31配置在記憶單元MC與I/O電路2之間，驅動器41配置在靠近記憶單元行之行方向之I/O電路群之一端部。由於為連接記憶單元MC與I/O電路2需要位元線等多條信號配線，因此將作為單純之反相器的驅動器41配置於靠近I/O電路群之一端部，將對開關電晶體32進行控制以使其在待用時成為二極體連接之驅動器42配置在另一端部，藉此能夠容易地設計配線布局。
(變化例3)
在上述實施形態中說明了設定與記憶單元MC之驅動電晶體NT0、NT1連接之源極線ARVSS之電位的源極線電位控制電路，供給與負載電晶體PT0、PT1之源極側連接之電源電壓VDD之源極電源線，亦可同樣地適用上述源極線電位控制電路。
圖10係說明基於實施形態之變化例3之源極線電位控制電路之構成的圖。
如圖10所示，作為源極線電位控制電路，待用控制電路21進一步包含：反相器60；驅動器61、64；及第1及第2電源開關電晶體71、72。
驅動器61、64係反相器之構成，驅動器61包含P通道MOS電晶體62及N通道MOS電晶體63。驅動器64包含P通道MOS電晶體65及N通道MOS電晶體66。
P通道MOS電晶體65及N通道MOS電晶體66設置於電源電壓VDD與接地電壓VSS之間，各自之閘極接收經由反相器60之控制信號RS之反轉信號之輸入。而且，驅動器64之輸出係作為控制信號RPB1被輸 入至第1電源開關電晶體71之閘極。
P通道MOS電晶體62及N通道MOS電晶體63設置於源極電源線ARVDD與接地電壓VSS之間，各自之閘極接收經由反相器60之控制信號RS之反轉信號之輸入。而且，驅動器61之輸出係作為控制信號RPB2被輸入至第2電源開關電晶體72之閘極。
第1電源開關電晶體71設置於電源電壓VDD與源極電源線ARVDD之間，其閘極接收控制信號RPB1之輸入。
第2電源開關電晶體72設置於電源電壓VDD與源極電源線ARVDD之間，其閘極接收控制信號RPB2之輸入。
控制電路及位址解碼器20在通常時將控制信號RS設定為「L」位準，在待用時設定為「H」位準。
驅動器61、64回應控制信號RS而設定控制信號RPB1、RPB2。具體而言，在控制信號RS為「L」位準時，N通道MOS電晶體63及66導通，將控制信號RPB1、RPB2皆設定為「L」位準。
藉此，由於第1及第2電源開關電晶體71、72之閘極電位被設定為「L」位準，故第1及第2電源開關電晶體71、72導通。因此，源極電源線ARVDD與電源電壓VDD電性結合。
在控制信號RS為「H」位準時，P通道MOS電晶體65導通。藉此，將控制信號RPB1設定為「H」位準，將第1電源開關電晶體71之閘極電位設定為「H」位準。因此，使源極電源線ARVDD與電源電壓VDD之電性結合接離。
又，在控制信號RS為「H」位準時，P通道MOS電晶體62導通。藉此，第2電源開關電晶體72之閘極與源極電源線ARVDD電性結合。因此，控制信號RPB2設定為與源極電源線ARVDD相同之電位位準。
在此點上，源極電源線ARVDD之電位係利用記憶單元MC之洩漏電流與二極體連接之第2電源開關電晶體72之通過電流而均衡，且設 定為電源電壓VDD與接地電壓VSS之間的中間電位。並且，電源電壓VDD與中間電位之電位差，係設定為較記憶單元MC可保持資料之電壓高之電壓。
由於基於本實施形態之源極電源線ARVDD在待用時利用源極線電位控制電路而設定為中間電位，因此能夠抑制洩漏電流。此時，藉由調整第2電源開關電晶體72之閘極長、閘極寬、個數此等尺寸，能夠容易地調整其電位。
又，在通常模式時，第2電源開關電晶體72導通，第1電源開關電晶體71導通而將源極電源線ARVDD升高至電源電壓VDD。因此，由於第1及第2電源開關電晶體71、72係導通之方式，故沒有必要增大第1電源開關電晶體71之尺寸，從而能夠抑制電晶體之面積。又，由於在待用時第1電源開關電晶體71為不導通，僅第2電源開關電晶體72為二極體連接，因此能夠僅利用第2電源開關電晶體72之尺寸而調整源極電源線ARVDD之源極電位。
並且，對於該構成，各變化例均可組合。
(變化例4)
在上述實施形態中，就遵循控制待用時之動作之控制信號RS而設定源極線ARVSS之電位的方式進行了說明。具體而言，對在待用時將源極線ARVSS之電位設定為在電源電壓VDD與接地電壓VSS之間之中間電位，一邊保持資料一邊削減洩漏電流之方式進行了說明。
另一方面，根據半導體記憶裝置的狀況，亦認為有無需保持資料之情形。
在實施形態之變化例4中，就在無需保持資料時控制源極線之電位之方式進行說明。
圖11係說明基於實施形態之變化例4之源極線電位控制電路之構成的圖。
如圖11所示，比較基於實施形態之變化例4之源極線電位控制電路與圖3所說明之源極線電位控制電路，除了將驅動器42置換為驅動器42#以外，進一步在接收控制信號SD之輸入之點不同。因為其他構成與此相同，故不重複其詳細說明。
驅動器42#包含：P通道MOS電晶體46及N通道MOS電晶體47；AND電路50；反相器51；NOR電路52；及N通道MOS電晶體53。
P通道MOS電晶體46及N通道MOS電晶體47，設置於電源電壓VDD與源極線ARVSS之間。P通道MOS電晶體46之閘極接收控制信號RS之輸入。N通道MOS電晶體47之閘極接收AND電路50之輸出信號。AND電路50將控制信號RS與控制信號SD的AND邏輯運算結果輸出至N通道MOS電晶體47之閘極。
N通道MOS電晶體53連接於N通道MOS電晶體32之閘極與源極線ARVSS之間。N通道MOS電晶體53之閘極接收NOR電路52之輸出信號。NOR電路52將經由反相器51之控制信號RS之反轉信號與控制信號SD的NOR邏輯運算結果，輸出至N通道MOS電晶體53之閘極。
控制電路及位址解碼器20在通常時將控制信號RS設定為「L」位準，在待用時設定為「H」位準。
又，控制電路及位址解碼器20在通常時將控制信號SD設定為「L」位準，在無需保持資料之關機時將控制信號SD設定為「H」位準。
驅動器41、42#回應控制信號RS而設定控制信號RSB1、RSB2。具體而言，在控制信號RS為「L」位準時，P通道MOS電晶體44及46導通，將控制信號RSB1、RSB2皆設定為「H」位準。
藉此，由於第1及第2開關電晶體31、32之閘極電位設定為「H」位準，故第1及第2開關電晶體31、32導通。因此，源極線ARVSS與接地電壓VSS電性結合。
在控制信號RS為「H」位準時，N通道MOS電晶體45導通。藉此，將控制信號RSB1設定為「L」位準，將第1開關電晶體31之閘極電位設定為「L」位準。因此，使源極線ARVSS與接地電壓VSS之電性結合接離。
另一方面，在驅動器42#中，在控制信號RS為「H」位準時，其回應控制信號SD而動作不同。
具體而言，在控制信號RS為「H」位準，控制信號SD為「L」位準時，N通道MOS電晶體53導通。藉此，第2開關電晶體32之閘極與源極線ARVSS電性結合。因此，控制信號RSB2設定為與源極線ARVSS相同之電位位準。
另一方面，在控制信號RS為「H」位準，控制信號SD為「H」位準時，N通道MOS電晶體47導通。藉此，第2開關電晶體32之閘極電位變為「L」位準，且被設定為不導通。
因此，源極線ARVSS成為斷開狀態，記憶單元MC無法保持資料。
利用該構成，根據半導體記憶裝置之狀況，可在無需保持資料時，藉由切斷對源極線ARVSS的電源供給而進一步削減電流消耗。
以上基於實施形態具體地說明了本發明，但本發明並非限定於實施形態，應瞭解可在不脫離本發明要旨之範圍內進行各種變更。
31‧‧‧第1開關電晶體
32‧‧‧第2開關電晶體
41‧‧‧驅動器
42‧‧‧驅動器
44‧‧‧P通道MOS電晶體
45‧‧‧N通道MOS電晶體
46‧‧‧P通道MOS電晶體
47‧‧‧N通道MOS電晶體
ARVSS‧‧‧源極線
AT0‧‧‧存取電晶體
AT1‧‧‧存取電晶體
BL‧‧‧位元線
MA‧‧‧記憶體陣列
MC‧‧‧記憶單元
NT0‧‧‧驅動電晶體
NT1‧‧‧驅動電晶體
PT0‧‧‧負載電晶體
PT1‧‧‧負載電晶體
RS‧‧‧控制信號
RSB1‧‧‧控制信號
RSB2‧‧‧控制信號
VSS‧‧‧接地電壓
WL‧‧‧字線

Claims (8)

  1. 一種半導體記憶裝置，其包含：記憶體陣列，該記憶體陣列包含行列狀地設置之複數個記憶單元；及控制電路，其控制前述記憶體陣列；各前述記憶單元相當於包含驅動電晶體、傳送電晶體及負載元件之靜態型記憶單元；前述控制電路包含：第1開關電晶體，其設置在連接於前述驅動電晶體之源極電極之源極線與第1電壓之間；第2開關電晶體，其在前述源極線和前述第1電壓之間與前述第1開關電晶體並聯地設置；及源極線電位控制電路，其控制前述第1及第2開關電晶體而調整前述源極線之電位；且前述源極線電位控制電路以下述方式設定：在前述記憶單元之動作時，使前述第1及第2開關電晶體導通，而連接前述源極線與前述第1電壓，在前述記憶單元之待用時，將前述第1開關電晶體設定為不導通，而連接前述第2開關電晶體之閘極電極與前述源極線。
  2. 如請求項1之半導體記憶裝置，其中就至少每1個記憶單元行分割前述記憶體陣列；且前述第1及第2開關電晶體係與設置於被分割之每個記憶單元行之源極線連接。
  3. 如請求項2之半導體記憶裝置，其中設置複數個第1及第2開關電晶體， 前述複數個第1及第2開關電晶體中之至少1個第1及第2開關電晶體，設置於被分割之每個記憶單元行之源極線之一端側，且前述複數個第1及第2開關電晶體中，剩餘之第1及第2開關電晶體設置於前述被分割之每個記憶單元行之源極線之另一端側。
  4. 如請求項2之半導體記憶裝置，其中前述第1開關電晶體設置於被分割之每個記憶單元行之源極線之一端側，且前述第2開關電晶體設置於前述被分割之每個記憶單元行之源極線之另一端側。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中包含：第1驅動器，其根據第1控制信號而驅動前述第1開關電晶體；及第2驅動器，其根據前述第1控制信號而驅動前述第2開關電晶體。
  6. 如請求項5之半導體記憶裝置，其中前述第2驅動器根據前述第1控制信號及第2控制信號之組合而驅動前述第2開關電晶體。
  7. 如請求項1至6中任一項之半導體記憶裝置，其中前述第1開關電晶體大於前述第2開關電晶體。
  8. 一種半導體記憶裝置，其包含記憶體陣列，該記憶體陣列包含行列狀地設置之複數個記憶單元，各前述記憶單元相當於包含驅動電晶體、傳送電晶體及負載元件之靜態型記憶單元；且進一步包含設置在連接於前述驅動電晶體之源極電極之源極線與源極電壓之間之複數個開關電晶體，且前述複數個開關電晶體在前述記憶單元之動作時，連接前述源極線與前述源極電壓，而在前述記憶單元之待用時，前述複 數個開關電晶體之一部分之開關電晶體連接閘極電極與前述源極線，剩餘之開關電晶體則設定為不導通。
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