JP2901419B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、電流補償機能付きの内部降圧電源回路を搭
載した半導体集積回路装置に関する。
関し、特に、電流補償機能付きの内部降圧電源回路を搭
載した半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置に通常搭載されてい
る内部降圧電源回路は、図２の上半分に示す様に、差動
対トランジスタとしてのＮチャネル（ｃｈ）ＭＯＳトラ
ンジスタ２３，２４と、電流源としてのＮｃｈＭＯＳト
ランジスタ２０と、差動対の負荷としてのＰｃｈＭＯＳ
トランジスタ２１，２２とからなる差動アンプと、外部
電源線（電圧＝ＶＣＣ）と降圧電圧の出力点（電圧＝Ｖ
ＩＮＴ）との間に接続されたＰｃｈＭＯＳトランジスタ
ＴＲ１とを備え、基準電圧ＶＲＥＦと内部電源電圧ＶＩ
ＮＴとを差動アンプで比較し、比較した結果に応じてＰ
ｃｈＭＯＳトランジスタＴＲ１のゲート電位を変化させ
る構成となっている。つまり、常に内部降圧電源電圧Ｖ
ＩＮＴをフィードバックして基準電圧ＶＲＥＦと比較
し、ＶＩＮＴ＝ＶＲＥＦとなるようにしている。
る内部降圧電源回路は、図２の上半分に示す様に、差動
対トランジスタとしてのＮチャネル（ｃｈ）ＭＯＳトラ
ンジスタ２３，２４と、電流源としてのＮｃｈＭＯＳト
ランジスタ２０と、差動対の負荷としてのＰｃｈＭＯＳ
トランジスタ２１，２２とからなる差動アンプと、外部
電源線（電圧＝ＶＣＣ）と降圧電圧の出力点（電圧＝Ｖ
ＩＮＴ）との間に接続されたＰｃｈＭＯＳトランジスタ
ＴＲ１とを備え、基準電圧ＶＲＥＦと内部電源電圧ＶＩ
ＮＴとを差動アンプで比較し、比較した結果に応じてＰ
ｃｈＭＯＳトランジスタＴＲ１のゲート電位を変化させ
る構成となっている。つまり、常に内部降圧電源電圧Ｖ
ＩＮＴをフィードバックして基準電圧ＶＲＥＦと比較
し、ＶＩＮＴ＝ＶＲＥＦとなるようにしている。
【０００３】本発明の対象になる半導体集積回路装置
は、上述の内部降圧電源回路に加えて、更に、図２の下
半分に示す回路を備えている。図２の下段に示す回路
は、差動対トランジスタとしてのＮｃｈＭＯＳトランジ
スタ３１，３２と、電流源としてのＮｃｈＭＯＳトラン
ジスタ３０と、差動対の負荷としてのＰｃｈＭＯＳトラ
ンジスタ３３，３４とからなる差動アンプと、外部電源
線（電圧＝ＶＣＣ）と前述の降圧電圧出力点との間に接
続されたＰｃｈＭＯＳトランジスタＴＲ２と、差動アン
プの出力をトランジスタＴＲ２のゲート電極に伝達する
インバータ３５，３６と、差動アンプの基準電圧を発生
させるための抵抗分割回路とからなっていて、差動アン
プで基準電圧（抵抗分割回路の接続点Ｎ４の電圧ＶＮ
４）と内部降圧電源電圧ＶＩＮＴとを比較し、比較した
結果に応じてＰｃｈＭＯＳトランジスタＴＲ２の導通状
態を制御する構成となっている。この回路においては、
抵抗分割回路で発生する比較の基準電圧ＶＮ４は、ＶＮ
４＝Ｒ６／（Ｒ６＋Ｒ７）×ＶＲＥＦであり、降圧電圧
ＶＩＮＴがこの電圧ＶＮ４以下になるとＰｃｈＭＯＳト
ランジスタＴＲ２を駆動して、上記の電圧ＶＮ４に回復
させる。
は、上述の内部降圧電源回路に加えて、更に、図２の下
半分に示す回路を備えている。図２の下段に示す回路
は、差動対トランジスタとしてのＮｃｈＭＯＳトランジ
スタ３１，３２と、電流源としてのＮｃｈＭＯＳトラン
ジスタ３０と、差動対の負荷としてのＰｃｈＭＯＳトラ
ンジスタ３３，３４とからなる差動アンプと、外部電源
線（電圧＝ＶＣＣ）と前述の降圧電圧出力点との間に接
続されたＰｃｈＭＯＳトランジスタＴＲ２と、差動アン
プの出力をトランジスタＴＲ２のゲート電極に伝達する
インバータ３５，３６と、差動アンプの基準電圧を発生
させるための抵抗分割回路とからなっていて、差動アン
プで基準電圧（抵抗分割回路の接続点Ｎ４の電圧ＶＮ
４）と内部降圧電源電圧ＶＩＮＴとを比較し、比較した
結果に応じてＰｃｈＭＯＳトランジスタＴＲ２の導通状
態を制御する構成となっている。この回路においては、
抵抗分割回路で発生する比較の基準電圧ＶＮ４は、ＶＮ
４＝Ｒ６／（Ｒ６＋Ｒ７）×ＶＲＥＦであり、降圧電圧
ＶＩＮＴがこの電圧ＶＮ４以下になるとＰｃｈＭＯＳト
ランジスタＴＲ２を駆動して、上記の電圧ＶＮ４に回復
させる。
【０００４】節点Ｎ４のレベルは、図３の小点線に示す
様なレベルである。図３の節点Ｎ４のレベルと実線の内
部電源電圧ＶＩＮＴとを比較し、内部電源電圧ＶＩＮＴ
が節点Ｎ４のレベルより下がると、内部電源電圧ＶＩＮ
Ｔを節点Ｎ４のレベルまで回復させる様に、Ｐチャネル
トランジスタＴＲ２を駆動させる回路である。
様なレベルである。図３の節点Ｎ４のレベルと実線の内
部電源電圧ＶＩＮＴとを比較し、内部電源電圧ＶＩＮＴ
が節点Ｎ４のレベルより下がると、内部電源電圧ＶＩＮ
Ｔを節点Ｎ４のレベルまで回復させる様に、Ｐチャネル
トランジスタＴＲ２を駆動させる回路である。
【０００５】
【発明が解決しようとする課題】図２の上段に示す内部
降圧電源回路では、外部電源電圧ＶＣＣが十分高くなく
降圧電圧ＶＩＮＴ付近の電圧である場合には、外部電源
線と内部電源線（降圧電圧の出力点）との間に挿入した
トランジスタＴＲ１のソース・ドレイン間電圧ＶＤＳつ
まり外部電源電圧ＶＣＣと降圧電圧ＶＩＮＴとの差が小
さいので、トランジスタＴＲ１の電流能力は小さい。こ
の状態で降圧電圧出力点から集積回路装置内部の回路に
電流を供給すると、内部電源電圧ＶＩＮＴの低下が顕著
となる。そこで、図２の下段に示す外部電源電圧対策用
の回路を設け、外部電源線から内部電源線への電流供給
能力を補償する。つまり、降圧電圧ＶＩＮＴが本来ある
べき所定の電圧ＶＲＥＦより低下すると、先ず内部降圧
電源回路の差動アンプが電圧ＶＩＮＴと電圧ＶＲＥＦと
の差電圧に応じてトランジスタＴＲ１のゲート電圧を変
化させ、降圧電圧ＶＩＮＴを基準電圧ＶＲＥＦに回復さ
せる。その場合、降圧電圧ＶＩＮＴの低下が著しく、Ｖ
ＩＮＴ＜ＶＮ４（＝Ｒ６／（Ｒ６＋Ｒ７）×ＶＲＥＦ）
となると、図２の下段に示す外部電源電圧対策用回路が
これを検知し、トランジスタＴＲ２を導通させる。トラ
ンジスタＴＲ２は内部降圧電源回路のトランジスタＴＲ
１と協働して、外部電源線から降圧電圧出力点への電流
供給能力を増大させ、降圧電圧ＶＩＮＴの基準電圧ＶＲ
ＥＦへの回復を早める。このように、図２の上段に示す
内部降圧電源回路に、図２の下段に示す回路を設けるこ
とにより、外部電源電圧ＶＣＣが高くないときの降圧電
圧ＶＩＮＴの回復を早めることができる。ところが、従
来の外部電源電圧対策用回路には、検知レベルＶＮ４の
設定が困難であるという問題がある。以下に、その理由
を説明する、図２の下段に示す従来の外部電源電圧対策
用回路にあっては、内部降圧電源電圧ＶＩＮＴ低下の検
知レベルＶＮ４が一定である（図３における内部電源電
圧ＶＩＮＴが外部電源電圧ＶＣＣによらず一定の範
囲）。そのため、その検知レベルＶＮ４を基準電圧ＶＲ
ＥＦの直近に設定すると、外部電源電圧ＶＣＣが高いと
きに、内部降圧電圧が発振するおそれが生じる。すなわ
ち、外部電源電圧対策用回路の検知レベルＶＮ４を内部
降圧電源回路の基準電圧ＶＲＥＦに近い値に設定してい
ると、降圧電圧ＶＩＮＴが基準電圧ＶＲＥＦからほんの
僅か低下しただけで、外部電 源電圧対策用回路の差動ア
ンプが直ちにこれを検知してトランジスタＴＲ２を駆動
し、降圧電圧出力点への電流供給能力を増大させる。と
ころがその場合、外部電源電圧ＶＣＣが高く、従って外
部電源電圧対策用回路のトランジスタＴＲ２のソース・
ドレイン電極間電圧が大きくなっているので、トランジ
スタＴ２の電流供給能力は高くなっている。その結果、
降圧電圧出力点は過大な電流を供給され、降圧電圧ＶＩ
ＮＴにオーバーシュートが発生し、それが原因で振動し
てしまい、本来発生すべき電圧値ＶＲＥＦになかなか定
まらなくなるからである。一方、検知レベルＶＮ４を基
準電圧ＶＲＥＦより大幅に低いレベルに設定すると、外
部電源電圧ＶＣＣが低いときに、内部電源電圧ＶＩＮＴ
の沈みの回復が遅れる。このときは、外部電源電圧対策
用回路の検知レベルＶＮ４が内部降圧電源回路の基準電
圧ＶＲＥＦよりずっと低いので、降圧電圧ＶＩＮＴがそ
の検知レベルＶＮ４まで低下する迄に時間が掛かる。更
に、外部電源電圧対策用回路の差動アンプが動作してト
ランジスタＴＲ２を駆動するまでに時間を要する上に、
外部電源電圧ＶＣＣが低いことからトランジスタＴＲ２
はソース・ドレイン間電圧が小さく、電流供給能力が低
い。その結果、検知レベルＶＮ４にまで低下した内部降
圧電圧ＶＩＮＴを、所定の基準電圧ＶＲＥＦに回復させ
るまでに長時間を要してしまうのである。以上のような
理由で、図２に示す従来の外部電源電圧対策用回路を搭
載した半導体集積回路装置では、検知レベルの設定が難
かしく、設定がずれると降圧電圧ＶＩＮＴが容易に定ま
らず不安定になってしまう。
降圧電源回路では、外部電源電圧ＶＣＣが十分高くなく
降圧電圧ＶＩＮＴ付近の電圧である場合には、外部電源
線と内部電源線（降圧電圧の出力点）との間に挿入した
トランジスタＴＲ１のソース・ドレイン間電圧ＶＤＳつ
まり外部電源電圧ＶＣＣと降圧電圧ＶＩＮＴとの差が小
さいので、トランジスタＴＲ１の電流能力は小さい。こ
の状態で降圧電圧出力点から集積回路装置内部の回路に
電流を供給すると、内部電源電圧ＶＩＮＴの低下が顕著
となる。そこで、図２の下段に示す外部電源電圧対策用
の回路を設け、外部電源線から内部電源線への電流供給
能力を補償する。つまり、降圧電圧ＶＩＮＴが本来ある
べき所定の電圧ＶＲＥＦより低下すると、先ず内部降圧
電源回路の差動アンプが電圧ＶＩＮＴと電圧ＶＲＥＦと
の差電圧に応じてトランジスタＴＲ１のゲート電圧を変
化させ、降圧電圧ＶＩＮＴを基準電圧ＶＲＥＦに回復さ
せる。その場合、降圧電圧ＶＩＮＴの低下が著しく、Ｖ
ＩＮＴ＜ＶＮ４（＝Ｒ６／（Ｒ６＋Ｒ７）×ＶＲＥＦ）
となると、図２の下段に示す外部電源電圧対策用回路が
これを検知し、トランジスタＴＲ２を導通させる。トラ
ンジスタＴＲ２は内部降圧電源回路のトランジスタＴＲ
１と協働して、外部電源線から降圧電圧出力点への電流
供給能力を増大させ、降圧電圧ＶＩＮＴの基準電圧ＶＲ
ＥＦへの回復を早める。このように、図２の上段に示す
内部降圧電源回路に、図２の下段に示す回路を設けるこ
とにより、外部電源電圧ＶＣＣが高くないときの降圧電
圧ＶＩＮＴの回復を早めることができる。ところが、従
来の外部電源電圧対策用回路には、検知レベルＶＮ４の
設定が困難であるという問題がある。以下に、その理由
を説明する、図２の下段に示す従来の外部電源電圧対策
用回路にあっては、内部降圧電源電圧ＶＩＮＴ低下の検
知レベルＶＮ４が一定である（図３における内部電源電
圧ＶＩＮＴが外部電源電圧ＶＣＣによらず一定の範
囲）。そのため、その検知レベルＶＮ４を基準電圧ＶＲ
ＥＦの直近に設定すると、外部電源電圧ＶＣＣが高いと
きに、内部降圧電圧が発振するおそれが生じる。すなわ
ち、外部電源電圧対策用回路の検知レベルＶＮ４を内部
降圧電源回路の基準電圧ＶＲＥＦに近い値に設定してい
ると、降圧電圧ＶＩＮＴが基準電圧ＶＲＥＦからほんの
僅か低下しただけで、外部電 源電圧対策用回路の差動ア
ンプが直ちにこれを検知してトランジスタＴＲ２を駆動
し、降圧電圧出力点への電流供給能力を増大させる。と
ころがその場合、外部電源電圧ＶＣＣが高く、従って外
部電源電圧対策用回路のトランジスタＴＲ２のソース・
ドレイン電極間電圧が大きくなっているので、トランジ
スタＴ２の電流供給能力は高くなっている。その結果、
降圧電圧出力点は過大な電流を供給され、降圧電圧ＶＩ
ＮＴにオーバーシュートが発生し、それが原因で振動し
てしまい、本来発生すべき電圧値ＶＲＥＦになかなか定
まらなくなるからである。一方、検知レベルＶＮ４を基
準電圧ＶＲＥＦより大幅に低いレベルに設定すると、外
部電源電圧ＶＣＣが低いときに、内部電源電圧ＶＩＮＴ
の沈みの回復が遅れる。このときは、外部電源電圧対策
用回路の検知レベルＶＮ４が内部降圧電源回路の基準電
圧ＶＲＥＦよりずっと低いので、降圧電圧ＶＩＮＴがそ
の検知レベルＶＮ４まで低下する迄に時間が掛かる。更
に、外部電源電圧対策用回路の差動アンプが動作してト
ランジスタＴＲ２を駆動するまでに時間を要する上に、
外部電源電圧ＶＣＣが低いことからトランジスタＴＲ２
はソース・ドレイン間電圧が小さく、電流供給能力が低
い。その結果、検知レベルＶＮ４にまで低下した内部降
圧電圧ＶＩＮＴを、所定の基準電圧ＶＲＥＦに回復させ
るまでに長時間を要してしまうのである。以上のような
理由で、図２に示す従来の外部電源電圧対策用回路を搭
載した半導体集積回路装置では、検知レベルの設定が難
かしく、設定がずれると降圧電圧ＶＩＮＴが容易に定ま
らず不安定になってしまう。
【０００６】本発明の目的は、前記問題点を解決し、検
知レベルの設定が容易で、性能が低下しないようにした
半導体集積回路を提供することにある。
知レベルの設定が容易で、性能が低下しないようにした
半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、電源電圧端子と電圧出力点との間に電流経路を
なすように接続された第１のＭＯＳトランジスタの導通
状態を、前記電圧出力点の電圧と比較の基準となる第１
の電圧との差電圧で制御することにより、前記電源電圧
端子の電圧を前記第１の電圧に等しい電圧に降圧して前
記電圧出力点に出力する降圧手段と、前記電源電圧端子
と前記電圧出力点との間に電流経路をなすように接続さ
れた第２のＭＯＳトランジスタの導通状態を、前記電圧
出力点の電圧に比例する電圧と前記第１の電圧から生成
した第２の電圧との差電圧の大小で制御することによ
り、前記電源電圧端子から前記電圧出力点への電流供給
能力を補償する電流補償手段とを備える半導体集積回路
装置において、前記第２の電圧を、前記電源電圧端子の
電圧の変化に応じて、前記電源電圧端子の電圧の変化の
方向とは反対の方向に、変化させる手段を設けたことを
特徴とする。
装置は、電源電圧端子と電圧出力点との間に電流経路を
なすように接続された第１のＭＯＳトランジスタの導通
状態を、前記電圧出力点の電圧と比較の基準となる第１
の電圧との差電圧で制御することにより、前記電源電圧
端子の電圧を前記第１の電圧に等しい電圧に降圧して前
記電圧出力点に出力する降圧手段と、前記電源電圧端子
と前記電圧出力点との間に電流経路をなすように接続さ
れた第２のＭＯＳトランジスタの導通状態を、前記電圧
出力点の電圧に比例する電圧と前記第１の電圧から生成
した第２の電圧との差電圧の大小で制御することによ
り、前記電源電圧端子から前記電圧出力点への電流供給
能力を補償する電流補償手段とを備える半導体集積回路
装置において、前記第２の電圧を、前記電源電圧端子の
電圧の変化に応じて、前記電源電圧端子の電圧の変化の
方向とは反対の方向に、変化させる手段を設けたことを
特徴とする。
【０００８】
【実施例】図１は本発明の一実施例の半導体集積回路装
置を示す回路図である。図１において、本発明の一実施
例は、上段の回路が動作時用の内部電源回路、下段の回
路が外部電源低下時用の内部電源回路を示している。
置を示す回路図である。図１において、本発明の一実施
例は、上段の回路が動作時用の内部電源回路、下段の回
路が外部電源低下時用の内部電源回路を示している。
【０００９】動作時の内部電源回路は、図２の上段の回
路と同様である。外部電源低下時用の内部電源回路は、
図２の下段の回路とは異なる。
路と同様である。外部電源低下時用の内部電源回路は、
図２の下段の回路とは異なる。
【００１０】即ち、内部電源電圧ＶＩＮＴは、抵抗Ｒ
４，Ｒ５の直列体で分圧され、その共通接続点Ｎ２をト
ランジスタ３１のゲートに接続している。また、外部電
源電圧ＶＣＣを抵抗Ｒ１，Ｒ２の直列体で分圧し、その
共通接続点ＮＯをゲートとするＮｃｈＭＯＳトランジス
タＴＲ３を設け、基準電圧ＶＲＥＦは抵抗Ｒ３を介して
トランジスタＴＲ３のドレイン・ソースに接続されてい
る。抵抗Ｒ３との接続点Ｎ１を、トランジスタ３２のゲ
ート入力としている。その他の回路部分は、図２と同様
である。
４，Ｒ５の直列体で分圧され、その共通接続点Ｎ２をト
ランジスタ３１のゲートに接続している。また、外部電
源電圧ＶＣＣを抵抗Ｒ１，Ｒ２の直列体で分圧し、その
共通接続点ＮＯをゲートとするＮｃｈＭＯＳトランジス
タＴＲ３を設け、基準電圧ＶＲＥＦは抵抗Ｒ３を介して
トランジスタＴＲ３のドレイン・ソースに接続されてい
る。抵抗Ｒ３との接続点Ｎ１を、トランジスタ３２のゲ
ート入力としている。その他の回路部分は、図２と同様
である。
【００１１】図３において、接続点Ｎ１の電圧が内部電
源電圧ＶＩＮＴの低下検知のしきい値、接続点Ｎ２の電
圧が内部電源電圧ＶＩＮＴと接地電圧の間に抵抗Ｒ４，
Ｒ５によって得られる電圧であり、接続点Ｎ１，Ｎ２の
電圧とも外部電源電圧ＶＣＣ依存性を示している。
源電圧ＶＩＮＴの低下検知のしきい値、接続点Ｎ２の電
圧が内部電源電圧ＶＩＮＴと接地電圧の間に抵抗Ｒ４，
Ｒ５によって得られる電圧であり、接続点Ｎ１，Ｎ２の
電圧とも外部電源電圧ＶＣＣ依存性を示している。
【００１２】外部電源電圧低下時内部電源は、外部電源
電圧ＶＣＣが内部電源電圧ＶＩＮＴと等しくなったと
き、抵抗Ｒ１，Ｒ２によって発生する接続点Ｎ０のレベ
ルによって、ＮｃｈＭＯＳトランジスタＴＲ３がＯＮす
るように設定し、この時のＮｃｈＭＯＳトランジスタＴ
Ｒ３の電流能力と抵抗Ｒ３によって発生する接続点Ｎ１
のレベルが、内部電源電圧ＶＩＮＴと接地電圧ＧＮＤと
の間にある抵抗Ｒ４，Ｒ５によって発生する接続点Ｎ２
のレベルと等しくなるように、抵抗Ｒ４，Ｒ５の値を設
定する。
電圧ＶＣＣが内部電源電圧ＶＩＮＴと等しくなったと
き、抵抗Ｒ１，Ｒ２によって発生する接続点Ｎ０のレベ
ルによって、ＮｃｈＭＯＳトランジスタＴＲ３がＯＮす
るように設定し、この時のＮｃｈＭＯＳトランジスタＴ
Ｒ３の電流能力と抵抗Ｒ３によって発生する接続点Ｎ１
のレベルが、内部電源電圧ＶＩＮＴと接地電圧ＧＮＤと
の間にある抵抗Ｒ４，Ｒ５によって発生する接続点Ｎ２
のレベルと等しくなるように、抵抗Ｒ４，Ｒ５の値を設
定する。
【００１３】このように設定すると、接続点Ｎ０の電圧
は外部電圧ＶＣＣに比例する。そこで、外部電源電圧Ｖ
ＣＣが０Ｖから次第に上昇して行く過程では、当初、接
続点Ｎ０のレベルすなわちＮｃｈＭＯＳトランジスタＴ
Ｒ３のゲートレベルがトランジスタＴＲ３のしきい値電
圧より低い間は、ＮｃｈＭＯＳトランジスタＴＲ３がオ
フ状態にあるので、接続点Ｎ１の電圧は基準電圧ＶＲＥ
Ｆと同じ電圧で上昇して行く。その後、接続点Ｎ０の電
圧がＮｃｈＭＯＳトランジスタＴＲ３のしきい値電圧を
越えると、トランジスタＴＲ３がオン状態になるので、
接続点Ｎ１の電圧上昇の勾配は基準電圧ＶＲＥＦの上昇
勾配より緩やかになる。更に、電源電圧ＶＣＣが上昇す
ると、基準電圧ＶＲＥＦは一定値になるのに対し、Ｎｃ
ｈＭＯＳトランジスタＴＲ３の導通状態は電源電圧ＶＣ
Ｃの上昇に伴ってより強くなり、導通抵抗が低くなるの
で、接続点Ｎ１の電圧は下降に転じる。以後、電源電圧
ＶＣＣの上昇に伴うＭＯＳトランジスタＴＲ３のオン状
態の強化、電流供給能力の増大に応じて下降し続ける。
その結果、接続点Ｎ１の電圧は、図３に示すような外部
電源電圧ＶＣＣ依存性を示す。一方、接続点Ｎ２の電圧
は、内部電源電圧ＶＩＮＴを抵抗分割した電圧であるの
で、外部電源電圧ＶＣＣが上昇して行くのに連れ内部電
源電圧ＶＩＮＴが一定勾配で上昇し、基準電圧ＶＲＥＦ
に達した以降は一定になるのに応じて、接続点Ｎ２の電
圧も、当初はＲ５／（Ｒ４＋Ｒ５）で決まる一定勾配で
上昇し、その後、一定電圧Ｒ５／（Ｒ４＋Ｒ５）×ＶＩ
ＮＴを保つようになる。
は外部電圧ＶＣＣに比例する。そこで、外部電源電圧Ｖ
ＣＣが０Ｖから次第に上昇して行く過程では、当初、接
続点Ｎ０のレベルすなわちＮｃｈＭＯＳトランジスタＴ
Ｒ３のゲートレベルがトランジスタＴＲ３のしきい値電
圧より低い間は、ＮｃｈＭＯＳトランジスタＴＲ３がオ
フ状態にあるので、接続点Ｎ１の電圧は基準電圧ＶＲＥ
Ｆと同じ電圧で上昇して行く。その後、接続点Ｎ０の電
圧がＮｃｈＭＯＳトランジスタＴＲ３のしきい値電圧を
越えると、トランジスタＴＲ３がオン状態になるので、
接続点Ｎ１の電圧上昇の勾配は基準電圧ＶＲＥＦの上昇
勾配より緩やかになる。更に、電源電圧ＶＣＣが上昇す
ると、基準電圧ＶＲＥＦは一定値になるのに対し、Ｎｃ
ｈＭＯＳトランジスタＴＲ３の導通状態は電源電圧ＶＣ
Ｃの上昇に伴ってより強くなり、導通抵抗が低くなるの
で、接続点Ｎ１の電圧は下降に転じる。以後、電源電圧
ＶＣＣの上昇に伴うＭＯＳトランジスタＴＲ３のオン状
態の強化、電流供給能力の増大に応じて下降し続ける。
その結果、接続点Ｎ１の電圧は、図３に示すような外部
電源電圧ＶＣＣ依存性を示す。一方、接続点Ｎ２の電圧
は、内部電源電圧ＶＩＮＴを抵抗分割した電圧であるの
で、外部電源電圧ＶＣＣが上昇して行くのに連れ内部電
源電圧ＶＩＮＴが一定勾配で上昇し、基準電圧ＶＲＥＦ
に達した以降は一定になるのに応じて、接続点Ｎ２の電
圧も、当初はＲ５／（Ｒ４＋Ｒ５）で決まる一定勾配で
上昇し、その後、一定電圧Ｒ５／（Ｒ４＋Ｒ５）×ＶＩ
ＮＴを保つようになる。
【００１４】ここで、内部降圧電源電圧ＶＩＮＴが低下
すると、接続点Ｎ２のレベルは、上述したように、降圧
電圧ＶＩＮＴに比例して低下する。そして、降圧電圧Ｖ
ＩＮＴが、接続点Ｎ２のレベルが接続点Ｎ１のレベルよ
り低くなる迄に低下すると、外部電源電圧対策用回路の
差動アンプからロウレベルが出力され、インバータ３
５，３６によって増幅されて、ＰｃｈＭＯＳトランジス
タＴＲ２のゲートレベルの接続点Ｎ３のレベルは接地電
圧ＧＮＤまで落される。これにより、ＰｃｈＭＯＳトラ
ンジスタＴＲ２がオンし、内部電源電圧ＶＩＮＴを回復
させようとする。
すると、接続点Ｎ２のレベルは、上述したように、降圧
電圧ＶＩＮＴに比例して低下する。そして、降圧電圧Ｖ
ＩＮＴが、接続点Ｎ２のレベルが接続点Ｎ１のレベルよ
り低くなる迄に低下すると、外部電源電圧対策用回路の
差動アンプからロウレベルが出力され、インバータ３
５，３６によって増幅されて、ＰｃｈＭＯＳトランジス
タＴＲ２のゲートレベルの接続点Ｎ３のレベルは接地電
圧ＧＮＤまで落される。これにより、ＰｃｈＭＯＳトラ
ンジスタＴＲ２がオンし、内部電源電圧ＶＩＮＴを回復
させようとする。
【００１５】一方、内部電源電圧ＶＩＮＴの低下が小さ
く、接続点Ｎ２のレベルが接続点Ｎ１のレベルより高け
れば、外部電源電圧対策用回路の差動アンプの出力はハ
イレベルであり、インバータ３５，３６によって接続点
Ｎ３のレベルすなわちＰｃｈＭＯＳトランジスタＴＲ２
のゲート電位は外部電源電圧ＶＣＣとなるので、Ｐｃｈ
ＭＯＳトランジスタＴＲ２はオフし、外部電源電圧対策
用回路は動かない。
く、接続点Ｎ２のレベルが接続点Ｎ１のレベルより高け
れば、外部電源電圧対策用回路の差動アンプの出力はハ
イレベルであり、インバータ３５，３６によって接続点
Ｎ３のレベルすなわちＰｃｈＭＯＳトランジスタＴＲ２
のゲート電位は外部電源電圧ＶＣＣとなるので、Ｐｃｈ
ＭＯＳトランジスタＴＲ２はオフし、外部電源電圧対策
用回路は動かない。
【００１６】本実施例に係る外部電源電圧対策用回路に
おいては、外部電源電圧ＶＣＣ＝内部降圧電源電圧ＶＩ
ＮＴのとき、接続点Ｎ２のレベルＶＮ２＝接続点Ｎ１の
レベルＶＮ１になり、以後、外部電源電圧ＶＣＣが増大
するに従って、接続点Ｎ１のレベルは次第に低下してゆ
く。一方、接続点Ｎ２のレベルは一定値を保つ。つま
り、接続点Ｎ２のレベルと接続点Ｎ１との差は、外部電
源電圧ＶＣＣが、例えば降圧電圧ＶＩＮＴ近辺の低い電
圧であるときは小さく、一方、電源電圧ＶＣＣが高いと
きは大きい。従って、本実施例に係る半導体集積回路装
置において、外部電源電圧がＶＣＣが低く、例えばＶＣ
Ｃ＝ＶＩＮＴのような状態にあると、降圧電圧ＶＩＮＴ
がほんの僅かでも基準電圧ＶＲＥＦより低下すれば、外
部電源電圧対策用回路が直ちに作動してトランジスタＴ
Ｒ２を駆動し、内部降圧電源回路と協働して急速に基準
電圧ＶＲＥＦに回復させる。このとき、電源電圧ＶＣＣ
が低いので、トランジスタＴＲ２の電流供給能力は低
く、降圧電圧出力点への過大電流供給による内部降圧電
源電圧ＶＩＮＴのオーバーシュート、振動は生じない。
一方、外部電源電圧ＶＣＣが高いときは、接続点Ｎ１の
レベルと接続点Ｎ２のレベルとの差が大きいので、接続
点Ｎ２の電圧つまりは降圧電圧ＶＩＮＴが大きく低下し
ないと外部電源電圧対策用回路は作動しない。従って、
もし外部電源電圧対策用回路が作動するときは、内部降
圧電圧ＶＩＮＴの低下が大きく、出力すべき所定の基準
電圧ＶＲＥＦに回復させるのに大きな電流を必要とする
ときであるので、外部電源電圧対策用回路が作動して
も、過大電流によるオーバーシュート、内部降圧電圧Ｖ
ＩＮＴの振動は起こらない。このようにして、外部電源
電圧ＶＣＣが低下したときのＰｃｈＭＯＳトランジスタ
ＴＲ１の電流能力不足を、ＰｃｈＭＯＳトランジスタＴ
Ｒ２によって補い、外部電源電圧ＶＣＣの高いところで
の内部電源電圧ＶＩＮＴの発振を防いでいる。
おいては、外部電源電圧ＶＣＣ＝内部降圧電源電圧ＶＩ
ＮＴのとき、接続点Ｎ２のレベルＶＮ２＝接続点Ｎ１の
レベルＶＮ１になり、以後、外部電源電圧ＶＣＣが増大
するに従って、接続点Ｎ１のレベルは次第に低下してゆ
く。一方、接続点Ｎ２のレベルは一定値を保つ。つま
り、接続点Ｎ２のレベルと接続点Ｎ１との差は、外部電
源電圧ＶＣＣが、例えば降圧電圧ＶＩＮＴ近辺の低い電
圧であるときは小さく、一方、電源電圧ＶＣＣが高いと
きは大きい。従って、本実施例に係る半導体集積回路装
置において、外部電源電圧がＶＣＣが低く、例えばＶＣ
Ｃ＝ＶＩＮＴのような状態にあると、降圧電圧ＶＩＮＴ
がほんの僅かでも基準電圧ＶＲＥＦより低下すれば、外
部電源電圧対策用回路が直ちに作動してトランジスタＴ
Ｒ２を駆動し、内部降圧電源回路と協働して急速に基準
電圧ＶＲＥＦに回復させる。このとき、電源電圧ＶＣＣ
が低いので、トランジスタＴＲ２の電流供給能力は低
く、降圧電圧出力点への過大電流供給による内部降圧電
源電圧ＶＩＮＴのオーバーシュート、振動は生じない。
一方、外部電源電圧ＶＣＣが高いときは、接続点Ｎ１の
レベルと接続点Ｎ２のレベルとの差が大きいので、接続
点Ｎ２の電圧つまりは降圧電圧ＶＩＮＴが大きく低下し
ないと外部電源電圧対策用回路は作動しない。従って、
もし外部電源電圧対策用回路が作動するときは、内部降
圧電圧ＶＩＮＴの低下が大きく、出力すべき所定の基準
電圧ＶＲＥＦに回復させるのに大きな電流を必要とする
ときであるので、外部電源電圧対策用回路が作動して
も、過大電流によるオーバーシュート、内部降圧電圧Ｖ
ＩＮＴの振動は起こらない。このようにして、外部電源
電圧ＶＣＣが低下したときのＰｃｈＭＯＳトランジスタ
ＴＲ１の電流能力不足を、ＰｃｈＭＯＳトランジスタＴ
Ｒ２によって補い、外部電源電圧ＶＣＣの高いところで
の内部電源電圧ＶＩＮＴの発振を防いでいる。
【００１７】
【発明の効果】以上説明したように、本発明は、半導体
集積回路装置に搭載する内部降圧電源回路に対し、その
内部降圧電源回路によって出力すべき電圧より低い検知
レベルをもち、内部降圧電源回路の降圧出力電圧が上記
検知レベルより低下した場合に動作して、降圧電圧出力
点への電流供給能力を増強する電流補償手段を設け、電
流補償手段の上記検知レベルを、外部電源電圧の変化に
応じて、外部電源電圧の変化の方向とは反対方向に変化
するようにしている。これにより本発明によれば、降圧
出力電圧が低下した場合、外部電源電圧が低いときでも
高いときでも、降圧出力電圧を所定の電圧に速やかにし
かも振動なしに安定して、回復させることができる。
集積回路装置に搭載する内部降圧電源回路に対し、その
内部降圧電源回路によって出力すべき電圧より低い検知
レベルをもち、内部降圧電源回路の降圧出力電圧が上記
検知レベルより低下した場合に動作して、降圧電圧出力
点への電流供給能力を増強する電流補償手段を設け、電
流補償手段の上記検知レベルを、外部電源電圧の変化に
応じて、外部電源電圧の変化の方向とは反対方向に変化
するようにしている。これにより本発明によれば、降圧
出力電圧が低下した場合、外部電源電圧が低いときでも
高いときでも、降圧出力電圧を所定の電圧に速やかにし
かも振動なしに安定して、回復させることができる。
【図１】本発明の一実施例の半導体集積回路装置を示す
回路図である。
回路図である。
【図２】従来の内部電源降圧回路を示す回路図である。
【図３】内部電源及び検知レベルの電圧特性を示す特性
図である。
図である。
ＶＲＥＦ 基準電圧 ＶＣＣ 外部電源電圧 ＶＩＮＴ 内部電源電圧 ＴＲ１，ＴＲ２ 内部電源供給用ＰｃｈＭＯＳトラン
ジスタ ＴＲ３ 内部電源電圧低下検知レベル用ＮｃｈＭＯＳ
トランジスタ Ｒ１〜Ｒ７ 抵抗 Ｎ０〜Ｎ３ 接続点
ジスタ ＴＲ３ 内部電源電圧低下検知レベル用ＮｃｈＭＯＳ
トランジスタ Ｒ１〜Ｒ７ 抵抗 Ｎ０〜Ｎ３ 接続点
Claims (2)
- 【請求項１】 電源電圧端子と電圧出力点との間に電流
経路をなすように接続された第１のＭＯＳトランジスタ
の導通状態を、前記電圧出力点の電圧と比較の基準とな
る第１の電圧との差電圧で制御することにより、前記電
源電圧端子の電圧を前記第１の電圧に等しい電圧に降圧
して前記電圧出力点に出力する降圧手段と、前記電源電
圧端子と前記電圧出力点との間に電流経路をなすように
接続された第２のＭＯＳトランジスタの導通状態を、前
記電圧出力点の電圧に比例する電圧と前記第１の電圧か
ら生成した第２の電圧との差電圧の大小で制御すること
により、前記電源電圧端子から前記電圧出力点への電流
供給能力を補償する電流補償手段とを備える半導体集積
回路装置において、前記第２の電圧を、前記電源電圧端子の電圧の変化に応
じて、前記電源電圧端子の電圧の変化の方向とは反対の
方向に、変化させる手段 を設けたことを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記電源電圧端子の電圧を抵抗の直列接続で分割して出
力する第１の電圧分割手段と、前記第１の電圧を抵抗と
前記第１の分割手段の出力電圧をゲート入力とするＭＯ
Ｓトランジスタとの直列接続で分割する第２の電圧分割
手段とを備え、 前記第２の電圧分割手段の直列接続点の電圧を前記第２
の電圧とすることを特徴とする 半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169777A JP2901419B2 (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169777A JP2901419B2 (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612135A JPH0612135A (ja) | 1994-01-21 |
| JP2901419B2 true JP2901419B2 (ja) | 1999-06-07 |
Family
ID=15892673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169777A Expired - Lifetime JP2901419B2 (ja) | 1992-06-29 | 1992-06-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901419B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494122B1 (ko) * | 1998-07-16 | 2005-08-01 | 주식회사 하이닉스반도체 | 내부전압 제어회로 |
-
1992
- 1992-06-29 JP JP4169777A patent/JP2901419B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612135A (ja) | 1994-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |