KR20010078128A

KR20010078128A - 내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법

Info

Publication number: KR20010078128A
Application number: KR1020010004021A
Authority: KR
Inventors: 고바야시이사무
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-01-31
Filing date: 2001-01-29
Publication date: 2001-08-20
Also published as: US6498469B2; KR100625754B1; JP2001216034A; US20010011886A1; JP3738280B2

Abstract

본 발명의 목적은 회로 규모를 작게 할 수 있고 또한 부하의 변동을 작게 할 수 있어 정밀도가 높은 복수의 내부 전원 전압을 생성할 수 있는 내부 전원 전압 생성 회로를 제공하는 것이다. 레벨 트리밍 회로(7)는 트리밍 회로(13)에서 조정되는 피드 백 전압(Vf1)과 제1 기준 전압(Vflat1)을 차동 증폭기(11)에 입력시킨다. 그리고, 레벨 트리밍 회로(7)는 그 차동 증폭기(11)에서 그 피드 백 전압(Vf1)에 의해 소정의 전위에서 조정되는 제2 기준 전압(Vflat2)을 생성한다. 피드 백 전압(Vf1)에 의해 조절된 레벨 트리밍 회로(7)로부터 출력되는 제2 기준 전압(Vflat2)을 위상 보상 회로(14)를 통해 기준 전압 생성 회로(8)에 출력한다. 기준 전압 생성 회로(8)는 각 강압 조절기에 대응하는 제1 최종 내부 기준 전압 내지 제3 최종 내부 기준 전압(Vflat3a∼Vflat3c)을, 제2 기준 전압(Vflat2)을 분압하여 생성한다.

Description

내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법{INTERNAL SUPPLY VOLTAGE GENERATING CIRCUIT AND METHOD OF GENERATING INTERNAL SUPPLY VOLTAGE}

본 발명은 내부 전원 전압 생성 회로 및 내부 전원 전압의 생성 방법에 관한 것으로, 특히 반도체 기억 장치에서 외부 전원 전압을 강압시켜 생성한 내부 전원 전압을 각각의 내부 회로에 공급하는 데 적합한 내부 전원 전압 생성 회로 및 내부 전원 전압의 생성 방법에 관한 것이다.

최근, 반도체 기억 장치에서는 미세화 및 저소비 전력화가 진행하여 그 하나의 수단으로 외부 전원 전압을 강압시켜 생성한 내부 전원 전압을 각 내부 회로의 구동 전원으로 하고 있다. 이 내부 전원 전압을 생성하는 내부 전원 전압 생성 회로는 일반적으로 기준 전위 발생 회로와 강압 조절기로 이루어진다.

기준 전위 발생 회로는 외부 장치로부터 공급되는 외부 전원 전압에 대하여 원하는 전위의 기준 전압을 생성하여 그 생성한 기준 전압을 강압 조절기에 출력한다. 강압 조절기는 이 기준 전압과 상기 외부 전원 전압을 입력한다. 그리고, 강압 조절기는 기준 전압을 제어 신호로서 외부 전원 전압을 강압하여 안정된 내부 전원 전압을 생성한다. 강압 조절기는 생성한 내부 전원 전압을 내부 전원선을 통해 각종의 내부 회로의 동작 전원으로서 공급한다.

그런데, 강압 조절기에서 생성된 내부 전원 전압은 최근 점점 더 레벨 변동을 매우 작게 하는 것이 요구되고 있다. 따라서, 강압 조절기는 기준 전압에 기초하여 외부 전원 전압을 내부 전원 전압에 강압함으로써, 그 강압 조절기에 입력되는 기준 전압은 정밀도가 높은 원하는 전위가 기준 전위 발생 회로에서 생성될 필요가 있다.

그러나, 기준 전위 발생 회로는 수 마이크로암페어 승수의 전류밖에 흐르지 않는 미소 전류 회로이며, 그 회로를 구성하고 있는 각 트랜지스터의 임계치는 제조 변동의 영향을 받아 동일하지 않다. 따라서, 기준 전압은 매우 심하게 레벨이 변동된다.

그래서, 기준 전위 발생 회로와 강압 조절기 사이에 내부 기준 생성 회로를 설치한 내부 전원 전압 생성 회로가 제안되어 있다. 이 내부 기준 생성 회로는 제조 변동에 기초하는 변동이 있는 기준 전압을 원하는 전위에 조절한 기준 전압(제2 기준 전압)으로서 강압 조절기에 입력하는 것이다.

도 6은 그 내부 기준 생성 회로를 구비한 내부 전원 전압 생성 회로를 도시한다. 내부 전원 전압 생성 회로(50)는 기준 전위 발생 회로(51), 내부 기준 생성 회로(52) 및 강압 조절기(53)를 구비하고 있다.

기준 전위 발생 회로(51)는 외부 장치로부터 공급되는 외부 전원 전압(Vcc)에 대하여 원하는 전위의 제1 기준 전압(Vflat1)을 생성하고, 그 생성한 제1 기준 전압(Vflat1)을 내부 기준 생성 회로(52)에 출력한다. 내부 기준 생성 회로(52)는 그 제1 기준 전압(Vflat1)에 기초하여 제2 기준 전압(Vflat2)을 생성한다

도 7은 그 내부 기준 생성 회로(52)의 일례를 도시한다. 도 7에 있어서, 내부 기준 생성 회로(52)는 차동 증폭기(56), 구동 드라이버(57), 트리밍 회로(58) 및 위상 보상 회로(59)를 갖고 있다.

차동 증폭기(56)는, 도 8에 도시한 바와 같이 차동 증폭부로서 제1의 N 채널 MOS 트랜지스터[Q1: 이하, NMOS 트랜지스터라고 칭함] 및 제2 NMOS 트랜지스터(Q2)를 갖고, 양쪽 NMOS 트랜지스터(Q1, Q2)의 소스는 공통의 전류 제어용 NMOS 트랜지스터(Q3)를 통해 접지 전압이 인가되고 있는 접지 전원선에 접속되어 있다. 전류 제어용 NMOS 트랜지스터(Q3)의 게이트는 제1 NMOS 트랜지스터(Q1)의 게이트에 접속되어 있다.

또, 양쪽 NMOS 트랜지스터(Q1, Q2)의 드레인은 각각 P 채널 MOS 트랜지스터[Q4, Q5: 이하, PMOS 트랜지스터라고 칭함]를 통해 외부 전원 전압(Vcc)이 인가되어 있는 전원선에 접속되어 있다. PMOS 트랜지스터(Q4, Q5)의 게이트는 서로 접속되어 있음과 동시에 제2 NMOS 트랜지스터(Q2)의 드레인에 접속되어 있다.

제1 NMOS 트랜지스터(Q1)의 게이트에는 상기 기준 전위 발생 회로(51)로부터의 제1 기준 전압(Vflat1)이 입력된다. 제2 NMOS 트랜지스터(Q2)의 게이트에는 트리밍 회로(58)로부터의 피드 백 전압(Vf)이 입력된다.

제1 NMOS 트랜지스터(Q1)의 드레인은 차동 증폭기(56)의 출력 단자이고, 그 출력 단자가 구동 드라이버(57)에 접속되어 있다. 구동 드라이버(57)는 PMOS 트랜지스터(Q6)로 이루어지고, PMOS 트랜지스터(Q6)의 게이트에 차동 증폭기(56)의 출력 전압(Vout)이 입력된다. PMOS 트랜지스터(Q6)의 소스는 외부 전원 전압(Vcc)이 인가되어 있는 전원선에 접속되고, PMOS 트랜지스터(Q6)의 드레인은 강압 조절기(53)에 접속되어 있다. 그리고, PMOS 트랜지스터(Q6)의 드레인 전위가 제2 기준 전압(Vflat2)으로서 강압 조절기(53)에 입력된다.

또, PMOS 트랜지스터(Q6)의 드레인은 트리밍 회로(58)를 통해 접지 전원선에 접속되어 있다. 트리밍 회로(58)는 4개의 저항(R1∼R4)으로 이루어지는 분압 회로와, 분압 회로의 각각의 저항(R1∼R4) 사이에 일단이 각각 접속되어 타단이 각각 상기 차동 증폭기(56)의 제2 NMOS 트랜지스터(Q2)의 게이트에 접속된 3개의 전송 게이트(G1∼G3)로 이루어지는 선택 회로로 이루어진다. 그리고, 3개의 전송 게이트(G1∼G3) 중 어느 하나의 전송 게이트가 선택 신호(ψ1∼ψ3)에 기초하여 온되고, 남은 두개의 전송 게이트가 오프된다. 그리고, 온이 된 전송 게이트를 통해 그 전송 게이트에 접속된 분압 회로의 저항(R1∼R4) 사이에 발생하는 분압 전압이 피드 백 전압(Vf)으로서 차동 증폭기(56)의 비 반전 입력 단자(제2 NMOS 트랜지스터 Q2의 게이트)에 출력된다.

또, PMOS 트랜지스터(Q6)의 드레인은 위상 보상 회로(59)를 통해 접지 전원선에 접속되어 있다. 위상 보상 회로(59)는 저항(R5) 및 용량(C1)으로 이루어진다.

이와 같이 구성한 내부 기준 생성 회로에 따르면, 차동 증폭기(56)는 피드 백 전압(Vf)을 제1 기준 전압(Vflat1)과 동일한 레벨이 되도록 출력 전압의 레벨을 올리거나 내려 제2 기준 전압(Vflat2)의 레벨을 조정한다. 즉, 출하전에 테스트 시험에 있어서, 제조 변동 등에 의해 기준 전위 발생 회로(51)의 제1 기준 전압(Vflat1)이 변동되어 제2 기준 전압(Vflat2)이 소정 전위로 되어 있는지의 여부를 검출한다. 그리고, 제2 기준 전압(Vflat2)이 소정 전위가 되지 않는 것을 검출했을 때, 제2 기준 전압(Vflat2)이 소정 전위가 되도록 3개의 전송 게이트(G1∼G3) 중 어느 하나의 전송 게이트를 온시켜 피드 백 전압(Vf)을 조절하면, 제2 기준 전압(Vflat2)은 소정 전위로 조정된다. 따라서, 강압 조절기(53)는 제조 변동이 보상된 제2 기준 전압(Vflat2)에 기초하여 정밀도가 높은 안정된 내부 전원 전압(Vdd)을 생성할 수 있다.

또한, PMOS 트랜지스터(Q6)의 소스에 접속된 위상 보상 회로(59)는 트리밍 회로(58)를 통해 차동 증폭기(56)에 입력되는 선택된 피드 백 전압(Vf)의 위상 편차에 기초하여 내부 기준 생성 회로(52)가 발진 동작하는 것을 방지한다.

그런데, 반도체 기억 장치에서는 상기 내부 전원 전압(Vdd)도 각각의 용도에 있어서, 따로 따로의 전위[예컨대, 주변 기능 회로의 전원과, 메모리 셀부(코어) 회로의 전원 등]가 준비되게 되었다. 즉, 반도체 기억 장치는 프로세스의 미세화에 기초하는 내압 문제나 소비 전력의 문제, 전원 노이즈나 강압 전위의 설정 레벨의여러가지의 요인으로부터, 예를 들어 입출력 회로용 내부 전원 전압 생성 회로, 주변 기능 회로용 내부 전원 전압 생성 회로, 메모리 어레이부용 내부 전원 전압 생성 회로 등이 각각 독립하여 설치되게 되었다.

도 9는 상기한 바를 위한 내부 전원 전압 생성 회로의 구성을 도시한다. 도 9에 도시한 바와 같이, 여러개의 강압 조절기(61, 62, 63)가 각각 설치되고, 그것에 따라 하나의 기준 전위 발생 회로(51)에 대하여 여러개의 내부 기준 생성 회로(64, 65, 66)가 설치된다. 즉, 각 내부 기준 생성 회로(64, 65, 66)는 기준 전위 발생 회로(51)의 제1 기준 전압(Vflat1)에 대하여 각각 제2 기준 전압(Vflat2a, Vflat2b, Vflat2c)을 생성한다. 그리고, 각각의 강압 조절기(61, 62, 63)는 각각의 제2 기준 전압(Vflat2a, Vflat2b, Vflat2c)에 기초하여 내부 전원 전압(Vdda, Vddb, Vddc)을 각각 생성하여 대응하는 내부 회로에 공급한다.

그러나, 이 경우, 각 내부 전원 전압(Vdda, Vddb, Vddc)에 대하여 각각 내부 기준 생성 회로(64, 65, 66)가 설치되고, 그 내부 기준 생성 회로가 증가하는 만큼만 회로 규모가 증대한다.

그래서, 도 10에 도시한 바와 같이, 하나의 내부 기준 생성 회로(67)에서, 여러개의 제2 기준 전압(Vflat2a, Vflat2b, Vflat2c)을 생성하는 방법이 제안되고 있다. 상세하게 서술하면, 구동 드라이버(57)를 구성하는 PMOS 트랜지스터(Q6)의 드레인 전위를 제2 기준 전압(Vf1at2a)으로서 추출하는 것 이외에, 트리밍 회로(58)의 5개의 저항(R11∼R15)으로 이루어지는 분압 회로의 분압 전압을 각각의 제2 기준 전압(Vflat2b, Vflat2c)으로서 추출하는 것이다. 따라서, 하나의 내부 기준 생성 회로(67)에서 복수의 제2 기준 전압(Vflat2a, Vflat2b, Vflat2c)을 생성함으로써 반도체 기억 장치의 회로 규모를 소형화할 수 있다

그러나, 트리밍 회로(58)는 제1 기준 전압(Vflat1)의 변동에 기초하여 3개의 전송 게이트(G1∼G3) 중의 하나가 선택된다. 따라서, 차동 증폭기(56)의 비 반전 입력 단자(NMOS 트랜지스터 Q2의 게이트)에서 살펴 본 부하는 선택되는 전송 게이트에 의해 강압 조절기(62, 63)의 부하가 가해지게 되어 크게 변동한다. 이 부하의 큰 변동은 발진 방지의 위상 보상 회로(59)에서는 보상할 수 없어 내부 기준 생성 회로(67)가 발진한다.

또, 최근, 반도체 기억 장치에서는 내부 전원 전압(Vdd, Vdda, Vddb, Vddc)의 레벨 변동을 극력 작게 하는 경향이 있다. 그 때문에 레벨 트리밍의 정밀도가 미세하고, 즉 트리밍 회로(58)의 분압 회로의 저항의 수가 증가되고 있다. 도 11은 그 트리밍 회로(70)를 나타낸다. 도 11에서 트리밍 회로(70)의 분압 회로는 17개의 저항(Ra1∼Ra17)으로 이루어진다. 또, 피드 백 전압(Vf)을 선택하는 선택 회로는 16개의 전송 게이트(Ga1∼Ga16)로 구성되어 있다.

그리고, 전송 게이트(Ga1∼Ga16) 중 어느 하나를 선택함으로써 16개의 피드 백 전압(Vf)을 선택할 수 있다. 따라서, 제1 기준 전압(Vflat1)의 보다 미세한 변동을 조정할 수 있어 내부 전원 전압(Vdd, Vdda, Vddb, Vddc)의 레벨 변동을 작게 할 수 있다. 그러나, 분압 회로의 저항 및 선택 회로의 전송 게이트수의 증가에 기초하여 회로 규모의 증대를 초래하고 있었다. 또한, 16개의 전송 게이트(Ga1∼Ga16)를 선택하기 위한 신호선의 증가를 초래하여 마찬가지로 회로 규모의 증대를 초래하고 있었다.

본 발명의 목적은 상기 문제점을 해소하기 위해서 이루어진 것으로, 그 목적은 회로 규모를 크게하는 일도 없고, 또한 피드 백 전압의 조정에 의한 부하의 변동을 작게 할 수 있어 정밀도가 높은 복수 종류의 내부 전원 전압을 생성할 수 있는 내부 전원 전압 생성 회로 및 내부 전원 전압의 생성 방법을 제공하는 것이다.

도 1은 제1 실시예의 내부 전원 생성 회로를 설명하기 위한 블럭 회로도.

도 2는 제1 실시예의 내부 기준 생성 회로의 회로도.

도 3은 각 기준 전압의 전위의 천이도

도 4는 제2 실시예의 기준 전압 생성 회로를 설명하기 위한 회로도.

도 5는 제3 실시예의 레벨 트리밍 회로를 설명하기 위한 회로도.

도 6은 종래의 내부 전원 전압 생성 회로를 설명하기 위한 블럭 회로도.

도 7은 종래의 내부 기준 생성 회로의 회로도.

도 8은 차동 증폭기의 회로도.

도 9는 종래의 내부 전원 전압 생성 회로를 설명하기 위한 블럭 회로도.

도 10은 종래의 내부 기준 생성 회로의 회로도.

도 11은 종래의 내부 기준 생성 회로의 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 내부 전원 전압 생성 회로

2 : 기준 전압 발생 회로

3 : 내부 기준 생성 회로

4 : 제1 강압 조절기

5 : 제2 강압 조절기

6 : 제3 강압 조절기

7 : 레벨 트리밍 회로

8 : 기준 전압 생성 회로

11 : 차동 증폭기

12 : 구동 드라이버

13 : 트리밍 회로

14 : 위상 보상 회로

21 : 차동 증폭기

22 : 구동 드라이버

23 : 분압 회로

31 : 기준 전압 생성 회로

32 : 분압 회로

33 : 트리밍 회로

Vdd1, Vdd2, Vdd3 : 내부 전원 전압

Vf1 : 피드 백 전압

Vflat1 : 제1 기준 전압

Vflat2 : 제2 기준 전압

Vflat3a : 제3 기준 전압으로서의 제1 최종 내부 기준 전압

Vflat3b : 제3 기준 전압으로서의 제2 최종 내부 기준 전압

Vflat3c : 제3 기준 전압으로서의 제2 최종 내부 기준 전압

R11∼R14 : 분압 회로를 구성하는 저항

R21∼R24 : 분압 회로를 구성하는 저항

R31∼R34 : 분압 회로를 구성하는 저항

R40∼R50 : 저항 분압 회로를 구성하는 저항

G11∼G13 : 선택 회로를 구성하는 전송 게이트

G21∼G28 : 선택 회로를 구성하는 전송 게이트

TP1 : 단락 스위치로서의 PMOS 트랜지스터

TN1 : 단락 스위치로서의 NMOS 트랜지스터

청구항 1에 기재된 발명에 따르면, 복수의 조절기를 위한 제3 기준 전압을 생성하는 기준 전압 생성 회로와, 피드 백 전압을 여러가지 생성하기 위한 레벨 트리밍 회로의 분압 회로는 각각 독립하여 제2 기준 전압이 입력되게 했다. 그 때문에, 레벨 트리밍 회로에서 살펴 본 부하는 피드 백 전압을 조정하여도 복수의 조절기의 부하에 대한 변동을 받지 않고 거의 동일하다.

청구항 2에 기재된 발명에 따르면, 레벨 트리밍 회로에서 살펴 본 부하는 피드 백 전압을 조정하여도 복수의 조절기의 부하에 대한 변동을 받지 않고 거의 동일하므로, 레벨 트리밍 회로와 기준 전압 생성 회로 사이에 설치한 위상 보상 회로는 복수의 조절기의 부하에 대한 변동을 고려할 필요가 없기 때문에 위상 편차를 충분히 보상할 수 있다.

청구항 3에 기재된 발명에 따르면, 차동 증폭기는 피드 백 전압을 제1 기준 전압과 동일한 레벨이 되도록 제2 기준 전압의 전위를 올리거나 내린다. 그리고, 출하전의 테스트 시험에서 제조 변동 등에 의해 기준 전위 발생 회로의 제1 기준전압의 전위가 변동되어 제2 기준 전압이 소정 전위가 되지 않는 것을 검출했을 때, 선택 회로에서 분압 회로가 출력하는 복수의 분압 전압의 하나를 선택하여 상기 피드 백 전압을 조정하면 제2 기준 전압이 소정 전위가 된다.

따라서, 조절기는 제조 변동이 보상된 제3 기준 전압에 기초하여 정밀도가 높은 안정된 내부 전원 전압을 생성할 수 있다.

청구항 4에 기재된 발명에 따르면, 차동 증폭기를 설치하여 그 차동 증폭기에 공급되는 피드 백 전압을 적절하게 변경하면, 제3 기준 전압은 적절하게 변경된다.

청구항 5에 기재된 발명에 따르면, 분압 회로만으로 각 조절기에 대응하는 복수의 제3 기준 전압이 생성되므로 회로 규모는 소형이 된다.

청구항 6에 기재된 발명에 따르면, 단락 스위치를 상보적으로 온·오프함으로써 상기 각 저항 사이의 분압 전압을 2가지로 변경시킬 수 있다. 즉, 저항 분압 회로내의 저항 및 선택 회로를 증가시키지 않고, 즉 회로 규모를 대형화하지 않고 복수의 피드 백 전압을 선택할 수 있어 제1 기준 전압의 보다 미세한 변동을 조정할 수 있다.

청구항 7에 기재된 발명에 따르면, 제어 신호에 의해 회로 규모를 대형화하지 않고 적어도 1 이상의 피드 백 전압을 선택할 수 있어 제1 기준 전압의 보다 미세한 변동을 조정할 수 있다.

청구항 8에 기재된 발명에 따르면, 레벨 트리밍 회로에서 조정된 제2 기준 전압은 위상 보상 회로를 통해 기준 전압 생성 회로에 입력되는 것에 의해, 레벨트리밍 회로에서 본 부하는 피드 백 전압을 조정하여도 복수의 조절기의 부하에 대한 변동을 받지 않고 거의 동일하다. 따라서, 위상 보상 회로는 복수의 조절기의 부하에 대한 변동을 고려할 필요가 없기 때문에 위상 편차를 충분히 보상할 수 있다.

(제1 실시예)

이하, 본 발명을 싱크로너스 DRAM에 내장된 내부 전원 전압 생성 회로에 구체화한 일실시예를 도면에 따라서 설명한다.

도 1은 여러개의 내부 전원 전압(Vdd1, Vdd2, Vdd3)을 생성하는 내부 전원 전압 생성 회로(1)의 구성을 도시하는 블럭 회로도이다.

내부 전원 전압 생성 회로(1)는 기준 전위 발생 회로(2), 내부 기준 생성 회로(3) 및 복수(본 실시예에서는 3개)의 제1 강압 조절기 내지 제3 강압 조절기(4∼6)를 갖고 있다. 기준 전위 발생 회로(2)는 도 6에서 도시한 종래의 기준 전위 발생 회로(51)와 동일 회로 구성으로, 도시하지 않는 외부 장치로부터 공급되는 외부 전원 전압(Vcc)에 대하여 제1 기준 전압(Vflat1)을 생성한다. 그 생성된 제1 기준 전압(Vflat1)은 내부 기준 생성 회로(3)에 출력된다.

내부 기준 생성 회로(3)는 레벨 트리밍 회로(7)와 기준 전압 생성 회로(8)를 구비하고 있다. 레벨 트리밍 회로(7)는 상기 제1 기준 전압(Vflat1)을 입력하고, 제1 기준 전압(Vflat1)을 미리 정한 레벨의 제2의 기준 전압(Vflat2)으로 조정하여 출력한다. 기준 전압 생성 회로(8)는 레벨 트리밍 회로(7)에서의 제2 기준 전압(Vflat2)을 입력하고, 그 제2 기준 전압(Vflat2)에 기초하여 제3 기준 전압으로서의 3 종류의 제1 최종 내부 기준 전압 내지 제3 최종 내부 기준 전압(Vflat3a, Vflat3b, Vflat3c)을 생성한다.

제1 강압 조절기(4)는 제1 최종 내부 기준 전압(Vflat3a)을 입력하고, 제1 최종 내부 기준 전압(Vflat3a)을 제어 신호로서 외부 전원 전압(Vcc)을 강압하여 안정된 내부 전원 전압(Vdd1)을 생성한다. 제2 강압 조절기(5)는 제2 최종 내부 기준 전압(Vflat3b)을 입력하고, 제2 최종 내부 기준 전압(Vflat3b)을 제어 신호로서 외부 전원 전압(Vcc)을 강압하여 안정된 내부 전원 전압(Vdd2)을 생성한다. 제3 강압 조절기(6)는 제3 최종 내부 기준 전압(Vflat3c)을 입력하고, 제3 최종 내부 기준 전압(Vflat3c)을 제어 신호로서 외부 전원 전압(Vcc)을 강압하여 안정된 내부 전원 전압(Vdd3)을 생성한다.

다음에, 레벨 트리밍 회로(7)와 기준 전압 생성 회로(8)를 구비한 내부 기준생성 회로(3)의 상세를 도 2에 따라서 설명한다.

도 2에 있어서, 레벨 트리밍 회로(7)는 차동 증폭기(11), 구동 드라이버(12), 트리밍 회로(13) 및 위상 보상 회로(14)를 갖고 있다.

차동 증폭기(11)는 상기 종래 기술로 설명한 차동 증폭기(56)와 동일 구성이기 때문에 그 상세를 생략한다. 차동 증폭기(11)는 그 반전(마이너스) 입력 단자에 상기 제1 기준 전압(Vflat1)을 입력한다. 차동 증폭기(11)의 출력 단자는 구동 드라이버(12)에 접속되어 있다. 구동 드라이버(12)는 PMOS 트랜지스터(Q11)로 이루어지고, 그 PMOS 트랜지스터(Q11)의 게이트가 상기 차동 증폭기(11)의 출력 단자와 접속되어 있다. 그 PMOS 트랜지스터(Q11)의 소스가 외부 전원 전압(Vcc)이 공급되고 있는 전원선에 접속되어 있다. 그리고, PMOS 트랜지스터(Q11)의 드레인은 기준 전압 생성 회로(8)에 접속되고, 그 드레인 전위가 제2 기준 전압(Vflat2)으로서 기준 전압 생성 회로(8)에 입력된다.

또, PMOS 트랜지스터(Q11)의 드레인은 트리밍 회로(13)를 통해 접지 전원선에 접속되어 있다. 트리밍 회로(13)는 4개의 저항(R11∼R14)으로 이루어지는 분압 회로와, 분압 회로의 각 저항(R11∼R14) 사이에 일단이 각각 접속되어 타단이 각각 상기 차동 증폭기(11)의 비 반전(플러스) 입력 단자에 접속된 3개의 전송 게이트(G11∼G13)로 이루어지는 선택 회로를 갖고 있다.

3개의 전송 게이트(G11∼G13)는 도시하지 않은 선택 제어 회로로부터의 선택 신호(ψ1∼ψ3)에 기초하여 어느 한쪽의 전송 게이트가 온이 되고 남은 두개의 전송 게이트가 오프된다. 이 온된 전송 게이트를 통해 그 전송 게이트에 접속된 분압 회로의 저항(R11∼R14) 사이에 발생하는 분압 전압이 피드 백 전압(Vf1)으로서 차동 증폭기(11)의 비 반전(플러스) 입력 단자에 출력된다. 또한, 선택 제어 회로로부터의 선택 신호(ψ1∼ψ3)는 내부 테스트 모드 신호 등에 의해서 수시로 가변가능한 제어 신호 또는 ROM 등의 고정적인 제어 신호이다.

그리고, 출하전의 테스트 시험에 있어서, 제조 변동 등에 의해서 기준 전위 발생 회로(2)의 제1 기준 전압(Vflat1)이 변동되어 제2 기준 전압(Vflat2)이 소정 전위로 되어 있는지의 여부를 검사한다. 검사 결과, 제2 기준 전압(Vflat2)이 소정 전위로 되어 있지 않을 때, 제2 기준 전압(Vflat2)이 소정 전위가 되도록 3개의 전송 게이트(G11∼G13) 중 어느 하나의 전송 게이트를 온시켜 피드 백 전압(Vf1)을조절함으로써 제2 기준 전압(Vflat2)은 소정 전위로 조정된다. 따라서, 기준 전압 생성 회로(8)에는 제조 변동이 보상된 제2 기준 전압(Vflat2)이 입력된다.

또, PMOS 트랜지스터(Q11)의 드레인과 접지 전원선 사이에는 위상 보상 회로(14)가 접속되어 있다. 위상 보상 회로(14)는 저항(R15) 및 용량(C2)으로 이루어지고, 트리밍 회로(13)를 통해 차동 증폭기(11)에 입력되는 선택된 피드 백 전압(Vf)의 위상 편차를 보상하여 레벨 트리밍 회로(7)가 발진 동작하는 것을 방지한다.

레벨 트리밍 회로(7)가 생성한 제2 기준 전압(Vflat2)은 기준 전압 생성 회로(8)에 입력된다. 기준 전압 생성 회로(8)는 차동 증폭기(21), 구동 드라이버(22), 분압 회로(23) 및 위상 보상 회로(24)를 갖고 있다.

차동 증폭기(21)는 차동 증폭기(11)와 같이 상기 종래 기술로 설명한 차동 증폭기(56)와 동일 구성이기 때문에 그 상세를 생략한다. 차동 증폭기(21)는 그 반전(마이너스) 입력 단자에 상기 제2 기준 전압(Vflat2)을 입력한다. 차동 증폭기(21)의 출력 단자는 PMOS 트랜지스터(Q12)로 이루어지고 구동 드라이버(22)에 접속된다. 그 PMOS 트랜지스터(Q12)의 게이트가 상기 차동 증폭기(21)의 출력 단자와 접속되어 있다. 그 PMOS 트랜지스터(Q12)의 소스가 외부 전원 전압(Vcc)이 공급되어 있는 전원선에 접속되어 있다. 그리고, PMOS 트랜지스터(Q12)의 드레인은 제1 강압 조절기(4)에 접속되고 그 드레인 전위가 제1 최종 내부 기준 전압 (Vflat3a)으로서 제1 강압 조절기(4)에 입력된다.

PMOS 트랜지스터(Q12)의 드레인과 접지 전원선 사이에는 분압 회로(23)가 접속되어 있다. 분압 회로(23)는 4개의 저항(R21∼R24)으로 이루어진다. 그리고, 저항(R21)과 저항(R22)의 접속점은 차동 증폭기(21)의 비 반전(플러스) 입력 단자에 접속되고, 그 입력 단자에 피드 백 전압(Vf2)을 입력하도록 되어 있다. 또, 저항(R22)과 저항(R23)의 접속점의 분압 전압은 제2 최종 내부 기준 전압(Vflat3b)으로서 제2 강압 조절기(5)에 입력된다. 또한, 저항(R23)과 저항(R24)의 접속점의 분압 전압은 제3 최종 내부 기준 전압(Vflat3c)으로서 제3 강압 조절기(6)에 입력된다.

그런데, 제1 강압 조절기(4)에 입력되는 제1 최종 내부 기준 전압(Vflat3a)이 미리 정해진 전압값이 되도록 설정되어 있고, 상기 피드 백 전압(Vf2)에 의해 결정된다. 또, 제2 최종 내부 기준 전압(Vflat3b) 및 제3 최종 내부 기준 전압(Vflat3c)도 미리 정해진 전압값이 되도록 설정되어 있고, 상기 제1 최종 내부 기준 전압(Vflat3a)을 분압함으로써 생성된다.

즉, 차동 증폭기(21)는 피드 백 전압(Vf2)을 제2 기준 전압(Vflat2)과 동일한 레벨이 되도록 동작함으로써 이하의 수학식 1이 된다.

Vflat2=Vf2

=Vflat3a×(R22+R23+R24)/(R21+R22+R23+R24)

지금, R22+R23+R24=RA라고 하면 이하의 수학식 2가 된다.

Vflat3a=Vflat2×(R21+R22+R23+R24)/(R22+R23+R24)

Vflat2×(R21+RA)/RA

또한, 수학식 3과 수학식 4가 된다.

Vflat3b=Vflat3a×(R23+R24)/(R21+R22+R23+R24)

=Vflat2×(R23+R24)/(R22+R23+R24)

Vflat3c=Vflat3a×R24/(R21+R22+R23+R24)

=Vflat2×R24/(R22+R23+R24)

따라서, 각 저항(R21∼R24)의 저항치를 각각 미리 설정함으로써 원하는 전압값의 제1∼제3 최종 내부 기준 전압(Vflat3a, Vflat3b, Vflat3c)을 도 3에 도시한 바와 같이 기준 전압 생성 회로(8)에서 출력시킬 수 있다.

또, PMOS 트랜지스터(Q12)의 드레인과 접지 전원선 사이에는 위상 보상 회로(24)가 접속되어 있다. 위상 보상 회로(24)는 저항(R25) 및 용량(C3)으로 이루어지고, 분압 회로(23)를 통해 차동 증폭기(21)에 입력되는 선택된 피드 백 전압(Vf2)의 위상 편차를 보상하여 기준 전압 생성 회로(8)가 발진 동작하는 것을 방지한다.

다음에, 상기한 바와 같이 구성한 레벨 트리밍 회로(7)와 기준 전압 생성 회로(8)를 구비한 내부 기준 생성 회로(3)의 특징을 이하에 기재한다.

(1) 본 실시예의 내부 기준 생성 회로(3)는 기준 전압 생성 회로(8)에 설치한 분압 회로(23)에 의해서, 제1 강압 조절기 내지 제3 강압 조절기(4∼6)를 위한제1 최종 내부 기준 전압 내지 제 3 최종 내부 기준 전압(Vflat3a, Vflat3b, Vflat3c)을 각각 생성하도록 했기 때문에 회로 규모를 소형화할 수 있다.

(2) 본 실시예의 내부 기준 생성 회로(3)는 레벨 트리밍 회로(7)에서 변동하는 제1 기준 전압(Vflat1)을 보상한 제2 기준 전압(Vflat2)을 생성한 후, 그 제2 기준 전압(Vflat2)을 다음 단(段)의 기준 전압 생성 회로(8)에 입력한다. 그리고, 기준 전압 생성 회로(8)에서 제1 강압 조절기 내지 제3 강압 조절기(4∼6)를 위한 제1 최종 내부 기준 전압 내지 제3 최종 내부 기준 전압(Vflat3a, Vflat3b, Vflat3c)을 각각 생성하도록 했다.

즉, 레벨 트리밍 회로(7)의 차동 증폭기(11)의 비 반전(플러스) 입력 단자에서 본 부하는 선택되는 전송 게이트(G11∼G13)에 의해서 제1 강압 조절기 내지 제3 강압 조절기(4∼6)의 부하가 가해지는 경우가 없다. 따라서, 부하의 변동은 작게 억제되기 때문에 위상 보상 회로(14)에 의해서 레벨 트리밍 회로(7)에서의 발진 동작을 방지할 수 있다.

또한, 기준 전압 생성 회로(8)의 차동 증폭기(21)의 비 반전(플러스) 입력 단자로부터 본 부하는 제1 강압 조절기 내지 제3 강압 조절기(4∼6)의 부하가 보이지만, 레벨 트리밍 회로(7)와 같이 전송 게이트(G11∼G13)가 없기 때문에 변동은 없다. 따라서, 위상 보상 회로(24)에 의해서 기준 전압 생성 회로(8)에서의 발진 동작을 방지할 수 있다.

(3) 본 실시예에서는 기준 전압 생성 회로(8)에서 차동 증폭기(21)를 설치하여 그 비 반전(플러스) 입력 단자에 피드 백 전압(Vf2)을 공급하도록 했다. 즉,제1 최종 내부 기준 전압(Vflat3a)을 분압하여 얻어지는 피드 백 전압(Vf2)을 적절하게 변경하는 것만으로 제1 최종 내부 기준 전압 내지 제3 최종 내부 기준 전압(Vflat3a, Vflat3b, Vflat3c)의 전압값을 적절하게 변경할 수 있다.

(제2 실시예)

이 실시예는 상기 제1 실시예의 기준 전압 생성 회로에 특징을 갖기 때문에, 설명의 편의상 기준 전압 생성 회로에 관해서 상세하게 설명한다.

도 4는 본 실시예의 내부 기준 생성 회로(3)를 설명하기 위한 회로도를 도시한다. 도 4에 도시한 바와 같이, 본 실시예의 기준 전압 생성 회로(31)는 4개의 저항(R31∼R34)으로 이루어지는 분압 회로(32)에서 구성되어, 제1 실시예의 차동 증폭기(21), 구동 드라이버(22) 및 위상 보상 회로(24)에 상당하는 것을 없앤 구성으로 한 것이다. 이 경우, 가장 고전 전위의 제1 강압 조절기(4∼6)를 위한 제1 최종 내부 기준 전압(Vflat3a)은 레벨 트리밍 회로(7)에서 생성된 제2 기준 전압(Vflat2)이 되어, 제2 기준 전압(Vflat2)보다 높은 전위의 제1 최종 내부 기준 전압(Vflat3a)을 얻을 수 없다.

이와 같이, 구성함에 의해서도 상기한 제1 실시예에서 설명한 내부 기준 생성 회로(3)의 (1) 및 (2)의 특징을 가짐과 동시에, 차동 증폭기(21), 구동 드라이버(22) 및 위상 보상 회로(24)를 생략한 만큼만 회로 규모를 더욱 소형화할 수 있다.

(제3 실시예)

이 실시예는 상기 제1 실시예의 레벨 트리밍 회로에 특징을 갖기 위해 설명의 편의상 레벨 트리밍 회로에 관해서 상세하게 설명한다.

도 5는 본 실시예의 내부 기준 생성 회로(3)의 레벨 트리밍 회로(7)를 설명하기 위한 회로도를 도시한다. 도 5에 도시한 바와 같이, 본 실시예의 레벨 트리밍 회로(7)의 트리밍 회로(33)를 구성하는 분압 회로는 11개의 저항(R40∼R50)으로 이루어진다. 그리고, 구동 드라이버(12)측의 가장 제1 저항으로서의 저항(R40) 및 접지 전원선측의 가장 제2 저항으로서의 저항(R50)을 제외하는 9개의 제3 저항으로서의 저항(R41∼R49)의 저항치는 전부 동일한 저항치이다. 또한, 저항(R40) 및 저항(R50)의 저항치는 각각의 저항(R41∼R49)의 저항치의 8배의 값이다.

또, 피드 백 전압(Vf1)을 선택하는 선택 회로는 8개의 전송 게이트(G21∼G28)와 단락 스위치로서의 PMOS 트랜지스터(TP1) 및 NMOS 트랜지스터(TN1)로 구성되어 있다. 전송 게이트(G21∼G28)는 저항(R41∼R49)의 각각의 접속점과, 차동 증폭기(11)의 비반전(플러스) 입력 단자 사이에 각각 접속된다. 그리고, 전송 게이트(G21∼G28) 중 어느 하나가 도시하지 않은 선택 제어 회로로부터의 선택 신호(ψ1∼ψ8)에 기초하여 선택되고, 그 선택된 전송 게이트를 통해 입력되는 분압 전압이 피드 백 전압(Vf1)으로서 차동 증폭기(11)의 비 반전(플러스) 입력 단자에 입력된다. 또한, 선택 제어 회로로부터의 선택 신호(ψ1∼ψ8)는 내부 테스트 모드 신호 등에 의해 수시 가변 가능한 제어 신호 또는 ROM 등의 고정적인 제어 신호이다.

PMOS 트랜지스터(TP1)는 가장 구동 드라이버(12)측의 저항(R40)과 병렬로 접속되고, NMOS 트랜지스터(TN1)는 가장 접지 전원선측의 저항(R50)과 병렬로 접속되어 있다. PMOS 트랜지스터(TP1) 및 NMOS 트랜지스터(TN1)의 게이트는 마찬가지로 도시하지 않은 선택 제어 회로로부터의 모드 선택 신호(faz)를 입력한다. 따라서, 모드 선택 신호(faz)가 H 레벨일 때(이하, 제1 모드라고 칭함), PMOS 트랜지스터(TP1)가 오프되고 NMOS 트랜지스터(TN1)가 온된다. 모드 선택 신호(faz)가 L 레벨일 때(이하, 제2 모드라고 칭함), PMOS 트랜지스터(TP1)가 온하고, NMOS 트랜지스터(TN1)가 오프한다.

즉, 제1 모드로 하면, 8×Vflat2/17 V로부터 Vflat2/17 V 사이에서, 피드 백 전압(Vf1)은 전송 게이트(G21∼G28)에 의해 8가지의 피드 백 전압을 얻는다. 또, 제2 모드로 하면, 16×Vflat2/17 V로부터 9×Vflat2/17 V 사이에서 피드 백 전압(Vf1)은 전송 게이트(G21∼G28)에 의해 8가지의 피드 백 전압을 얻는다.

따라서, 모드 선택 신호(faz) 및 선택 신호(ψ1∼ψ8)에 기초하여 16개의 피드 백 전압(Vf1)을 선택할 수 있고, 제1 기준 전압(Vflat1)의 보다 미세한 변동을 조정할 수 있어 보다 정밀도가 높은 제2 기준 전압(Vflat2)을 생성할 수 있다.

또한, 트리밍 회로(33)를 구성하는 분압 회로 중의 저항 소자의 수 및 선택 회로 중의 전송 게이트의 수 및 선택 신호(ψ1∼ψ8)의 신호선의 수는 상기한 도 11에 도시하는 종래의 내부 기준 생성 회로(52)에 비교하여 매우 적게할 수 있어 회로 규모의 소형화를 더욱 도모할 수 있다.

또한, 본 실시예에서는 저항(R41∼R49)의 저항치를 전부 동일한 저항치로서, 저항(R40) 및 저항(R50)의 저항치를 각 저항(R41∼R49)의 저항치의 8배의 값으로 하였지만, 이에 한정되는 것이 아니라 저항(R40∼R50)을 적절하게 변경하여 실시하여도 좋다.

발명의 실시예는 상기 실시예에 한정되는 것이 아니라 이하와 같이 실시하여도 좋다.

도 5에 도시하는 제3 실시예에서 설명한 레벨 트리밍 회로(7)와 도 4에 도시하는 제2 실시예로 설명한 기준 전압 생성 회로(31)에서 내부 기준 생성 회로(3)를 구성하여도 좋다. 이 경우, 회로 규모를 더욱 소형화할 수 있게 된다.

각 실시예의 내부 전원 전압 생성 회로는 싱크로너스 DRAM에 내장된 내부 전원 전압 생성 회로에 구체화하였지만, 그 이외의 반도체 기억 장치 및 반도체 기억 장치 이외의 반도체 장치의 내부 전원 전압 생성 회로에 구체화하여도 좋다.

·제1 실시예에서는 제1 강압 조절기 내지 제3 강압 조절기(4∼6)에 대하여 3종류의 제1 최종 내부 기준 전압 내지 제3 최종 내부 기준 전압(Vflat3a, Vflat3b, Vflat3c)을 생성하였지만, 강압 조절기의 수는 특별히 한정되는 것이 아니라 하나 또는 2개라도 좋다. 또한 4개 이상이여도 좋다.

청구항 제1항 내지 청구항 제8항에 기재된 발명에 따르면, 회로 규모를 작게 할 수 있고 또한 부하의 변동을 작게 할 수 있어 정밀도가 높은 복수의 내부 전원 전압을 생성할 수 있는 효과를 갖는다.

또한, 청구항 제3항에 기재된 발명에 따르면, 제조 변동이 보상된 제2 기준 전압에 기초하여 보다 정밀도가 높은 안정된 내부 전원 전압을 생성할 수 있다

또한, 청구항 제4항에 기재의 발명에 따르면, 여러가지 전위가 상이한 제3기준 전압을 생성할 수 있다.

또한, 청구항 제5항에 기재된 발명에 따르면, 한층 더 회로 규모를 소형으로 할 수 있다.

또한, 청구항 제6항에 기재된 발명에 따르면, 회로 규모를 대형화하지 않고 복수의 피드 백 전압을 선택할 수 있어, 제1 기준 전압의 보다 미세한 변동을 조정할 수 있다.

Claims

기준 전위 발생 회로로부터의 제1 기준 전압을 미리 정한 전위의 제2 기준 전압으로 조정하여 출력하기 위한 피드 백 전압을, 상기 제2 기준 전압을 분압 회로에서 복수로 분압 전압하고, 상기 복수의 분압 전압으로부터 적어도 하나 이상을 피드 백 전압으로서 선택하는 레벨 트리밍 회로(7)와;

상기 레벨 트리밍 회로의 분압 회로와는 별도로 독립하여 상기 제2 기준 전압을 입력하고, 상기 제2 기준 전압에 기초하여 적어도 하나 이상의 내부 전원 전압을 생성하는 적어도 하나 이상의 조절기를 위한 적어도 하나 이상의 전위가 상이한 제3 기준 전압을 생성하는 기준 전압 생성 회로(8)를 포함하는 것을 특징으로 하는 내부 전원 전압 생성 회로.
기준 전위 발생 회로로부터의 제1 기준 전압을 미리 정한 전위의 제2 기준 전압으로 조정하여 출력하기 위한 피드 백 전압을, 상기 제2 기준 전압을 분압 회로에서 복수로 분압 전압하고, 상기 복수의 분압 전압으로부터 적어도 하나 이상을 피드 백 전압으로서 선택하는 레벨 트리밍 회로(7)와;

상기 레벨 트리밍 회로의 분압 회로와는 별도로 독립하여 제2 기준 전압을 입력하고, 그 제2 기준 전압에 기초하여 적어도 하나 이상의 내부 전원 전압을 생성하는 적어도 하나 이상의 조절기를 위한 적어도 하나 이상의 전위가 상이한 제3 기준 전압을 생성하는 기준 전압 생성 회로(8)를 설치하는 것과 동시에,

상기 레벨 트리밍 회로와 기준 전압 생성 회로 사이에 위상 상보 회로(14)를 설치한 것을 특징으로 하는 내부 전원 전압 생성 회로.
제1항 또는 제2항에 있어서, 상기 레벨 트리밍 회로는 상기 위상 보상 회로(14)를 포함하는 동시에, 상기 제1 기준 전압과 피드 백 전압을 입력하는 차동 증폭기(11)와, 상기 차동 증폭기의 출력 전압에 기초하여 구동하고 제2 기준 전압을 출력하는 구동 드라이버(12)와, 상기 구동 드라이버의 제2 기준 전압으로부터 복수의 분압 전압을 생성하는 분압 회로와, 상기 복수의 분압 전압 중 적어도 하나 이상을 선택하여 상기 피드 백 전압으로서 상기 차동 증폭기에 출력하는 선택 회로를 포함하는 것을 특징으로 하는 내부 전원 전압 생성 회로.
제1항 또는 제2항에 있어서, 상기 기준 전압 생성 회로는 상기 제2 기준 전압과 피드 백 전압을 입력하는 차동 증폭기(21)와, 상기 차동 증폭기의 출력 전압에 기초하여 구동하고 제3 기준 전압을 출력하는 구동 드라이버(22)와, 상기 구동 드라이버의 제3 기준 전압에서 복수의 분압 전압을 생성하여 상기 복수의 분압 전압을 새로운 제3 기준 전압으로서 대응하는 각각의 조절기에 출력하는 분압 회로(23)를 포함하는 것을 특징으로 하는 내부 전원 전압 생성 회로.
제1항 또는 제2항에 있어서, 상기 기준 전압 생성 회로는 상기 제2 기준 전압을 제3 기준 전압으로서 입력하고, 상기 제 3 기준 전압으로부터 복수의 분압 전압을 생성하여 상기 복수의 분압 전압을 새로운 제3 기준 전압으로서 대응하는 각 조절기에 출력하는 분압 회로(23)를 포함하는 것을 특징으로 하는 내부 전원 전압 생성 회로.
제1항 또는 제2항에 있어서, 상기 레벨 트리밍 회로의 분압 회로는 저항 분압 회로이고, 상기 저항 분압 회로는 적어도 출력 단자측의 제1 저항(R40)과 접지 전원선측의 제2 저항(R50) 중 어느 한쪽이, 상기 제1 저항 및 제2 저항 사이에 직렬 접속된 동일 저항치로 이루어지는 복수의 제3 저항(R41∼R49)의 저항치보다 큰 저항치임과 동시에, 상기 제1 저항 및 제2 저항에 대하여 병렬로 단락 스위치(TP1, TN1)를 각각 접속하고, 상기 양쪽 스위치를 상보적으로 온·오프시킴으로써 상기 각각의 저항간의 피드 백 전압으로서 선택되는 분압 전압을 변경시키도록 한 것을 특징으로 하는 내부 전원 전압 생성 회로.
제1항 또는 제2항에 있어서, 상기 트리밍 회로에는 피드 백 전압을 선택하기 위한 고정적인 제어 신호 또는 테스트 모드에 따라서 수시 가변 가능한 제어 신호가 입력되도록 한 것을 특징으로 하는 내부 전원 전압 생성 회로.
외부 전원 전압으로부터 제1 기준 전압을 기준 전위 발생 회로(2)에서 발생시키고, 상기 제1 기준 전압이 피드 백 전압을 조정하여 미리 정한 전위의 제2 기준 전압이 되도록 레벨 트리밍 회로(7)에서 조정된 후, 상기 레벨 트리밍 회로에서조정된 제2 기준 전압을 기준 전압 생성 회로(8)에 위상 보상 회로를 통해 입력시키며, 동 기준 전압 생성 회로(8)에서 상기 제2 기준 전압으로부터 복수의 조절기를 위한 각각의 전위가 상이한 제3 기준 전압을 생성하고, 각각의 제3 기준 전압에 기초하여 각각의 조절기는 각각의 내부 전원 전압을 생성하도록 하는 내부 전원 전압의 생성 방법.