CN114640305B - 一种电流补偿电路和方法 - Google Patents

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Abstract

本发明提供一种电流补偿电路和方法，涉及电子线路技术领域。电路用于补偿与晶振管脚进行复用的GPIO管脚因GPIO的大尺寸驱动管在高温情况下产生的漏电流；电路至少包括：电流镜模块，电流检测模块；电流镜模块包括：第一电流镜，第二电流镜；电流检测模块用于检测GPIO复用管脚漏电流获得参考电流，并将参考电流输出至电流镜模块的输入端；电流镜模块的输出端输出补偿电流，补偿电流大小与漏电流相等。通过本发明提供的电流补偿电路，根据GPIO复用管脚的漏电流的大小和方向，进行电流补偿，保障晶振能够在高温情况下正常工作。

Description

一种电流补偿电路和方法
技术领域
本发明涉及电子线路技术领域，特别涉及一种漏电补偿电路和方法。
背景技术
为了使GPIO的推挽输出为了达到一定的驱动能力，其驱动管尺寸往往较大，高温时存在漏电现象。受MOSFET的工艺影响，PMOS栅压开启偏低时，会出现VDD到GPIO的漏电流；NMOS栅压开启偏低时，会出现GPIO到地的漏电流。当两路漏电流不相等时，体现为GPIO管脚的净漏电流。高温时，净漏电流往往会达到几百nA甚至达到μA级别。为了节省管脚，当用GPIO驱动晶振时，晶振管脚往往会和GPIO管脚复用，复用管脚功能选择晶振功能。由于晶振驱动电路中的反相器输入阻抗很大，并且晶振尤其是低速晶振的反馈电阻阻值较大，漏电流将给反馈电阻两端带来伏特级的电压波动。这将使得整个振荡环路处于一个不稳定的状态。因此，亟需一种电流补偿电路，抵消因高温产生的净漏电流。
发明内容
为了解决现有技术的问题，本发明实施例提供了一种电流补偿电路和方法，以克服现有技术中缺少对晶振管脚与GPIO管脚复用时，在高温情况下，由于GPIO的漏电现象导致晶振无法正常工作的问题。
为了解决上述的一个或多个技术问题，本发明采用的技术方案如下：
第一方面，提供一种电流补偿电路，用于补偿与晶振管脚进行复用的GPIO管脚因GPIO的大尺寸驱动管在高温情况下产生的漏电流，电路至少包括：电流镜模块，电流检测模块；
电流镜模块包括：第一电流镜，第二电流镜；
其中，第一电流镜包括：第一晶体管，第二晶体管，第一开关和第二开关；
第一晶体管的第一电极接高电平，第一晶体管的第二电极与第三电极串联后与第一开关的一端串联；第二晶体管的第一电极接高电平，第二晶体管的第二电极与第二开关的一端串联，第二晶体管的第三电极与第一晶体管的第三电极串联；
第二电流镜包括：第三晶体管，第四晶体管，第三开关和第四开关；
第三晶体管的第一电极接地，第三晶体管的第二电极与第三电极串联后与第三开关的一端串联；第四晶体管的第一电极接地，第四晶体管的第二电极与第四开关的一端串联，第三晶体管的第三电极与第四晶体管的第三电极串联；
第一开关的另一端与第三开关的另一端串联后作为电流镜模块的输入端，第二开关的另一端与第四开关的另一端串联后作为电流镜模块的输出端；
电流检测模块用于检测GPIO复用管脚漏电流获得参考电流，并将参考电流输出至电流镜模块的输入端；
电流镜模块的输出端输出补偿电流，补偿电流大小与漏电流相等；
进一步地，第一晶体管，第二晶体管，第三晶体管和第四晶体管为相同类型的晶体管；
第一晶体管、第二晶体管的第一电极和第二电极与第三晶体管、第四晶体管的第三电极为第一杂质掺杂半导体；
第三晶体管、第四晶体管的第一电极和第二电极与第一晶体管、第二晶体管的第三电极为第二杂质掺杂半导体；
进一步地，第二晶体管与第一晶体管具有第一几何比例，第一几何比例等于漏电流流入GPIO复用管脚时，漏电流与参考电流大小的比值；
第四晶体管与第三晶体管具有第二几何比例，第二几何比例等于漏电流流出GPIO复用管脚时，漏电流与参考电流大小的比值。
进一步地，电路还包括ESD保护模块；
ESD保护模块包括第五晶体管和第六晶体管；
第五晶体管的第一电极与第三电极串联后接高电平，第六晶体管的第一电极与第三电极串联后接地，第五晶体管的第二电极与第六晶体管的第二电极串联后接电流镜模块的输入端。
进一步地，电流镜模块输出端串联GPIO复用管脚；
进一步地，GPIO复用管脚至少连接推挽电路和ESD保护电路；
推挽电路包括：第七晶体管和第八晶体管；
第七晶体管的第一电极接高电平，第七晶体管的第三电极受驱动信号控制，第八晶体管的第一电极接地，第八晶体管的第三电极受驱动信号控制，第七晶体管的第二电极与第八晶体管的第二电极串联后作为GPIO复用管脚的输入输出端；
ESD保护电路包括：第九晶体管和第十晶体管；
第九晶体管的第一电极和第三电极串联后接高电平，第十晶体管的第一电极和第三电极串联后接地，第九晶体管的第二电极与第十晶体管的第二电极串联后与GPIO复用管脚电性连接。
进一步地，电流镜模块输出端串联晶振驱动电路。
进一步地，晶振驱动电路包括：反相器，电阻；
反相器与电阻并联；
晶振驱动电路的输入、输出端并联晶振；
晶振两端通过串联电容接地；
第二方面，提供一种电流补偿方法，方法包括：
检测GPIO复用管脚漏电流方向以及电流大小获得参考电流值；
当GPIO复用管脚上的漏电流方向为流入管脚时，控制第一开关和第二开关闭合，第三开关和第四开关断开，由电流补偿电路向GPIO复用管脚灌入电流大小相等的补偿电流。
进一步地，方法还包括：
当GPIO复用管脚上的电流方向为流出管脚时，控制第一开关和第二开关断开，第三开关和第四开关闭合，由电流补偿电路向GPIO复用管脚拉取电流大小相等的补偿电流。
本发明实施例提供的技术方案带来的有益效果是：
1. 在高温情况下，电流补偿电路根据GPIO复用管脚的漏电流的大小和方向，进行电流补偿；
2. 通过电流补偿，保障晶振能够在高温情况下正常工作；
3. 根据漏电流方向控制补偿电路中的开关闭合或断开，实现拉电流或灌电流，从而达到电流补偿的效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种GPIO的推挽输出结构示意图；
图2是本发明实施例提供的一种净漏电流示意图；
图3是本发明实施例提供的一种电流补偿电路示意图；
图4是本发明实施例提供的一种晶振驱动电路示意图；
图5是本发明实施例提供的一种电流补偿方法示意图；
图6是本发明实施例提供的一种电流补偿原理示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。说明书附图中的编号，仅表示对各个功能部件或模块的区分，不表示部件或模块之间的逻辑关系。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面，将参照附图详细描述根据本公开的各个实施例。需要注意的是，在附图中，将相同的附图标记赋予基本上具有相同或类似结构和功能的组成部分，并且将省略关于它们的重复描述。
图1示出了常见的GPIO输出结构，其中，P沟道MOSFET（PMOS）与N沟道MOSFET（NMOS）构成GPIO的推挽输出，PMOS的栅极受DRV_P信号控制，NMOS的栅极受DRV_N信号控制，控制信号分别输出高电平或低电平。图中二极管接法的PMOS和NMOS用于为GPIO端口提供ESD保护。为了节省管脚，晶振管脚往往会和GPIO管脚复用，复用管脚功能选择晶振功能时，DRV_P接高电平，DRV_N接地，使GPIO输出处于高阻态。为了达到一定的驱动能力，其驱动管尺寸往往较大，高温时存在漏电现象。受MOSFET的工艺影响，Vthp开启偏低时，会出现VDD到GPIO的漏电流Ileakage0；Vthn开启偏低时，会出现GPIO到地的漏电流Ileakage1。当Ileakage0和Ileakage1不相等时体现为对晶振引脚XIN或XOUT的净漏电流Isum0或Isum1，如图2所示。高温时，净漏电流往往会达到几百nA甚至达到μA级别。由于反相器I输入阻抗很大，并且晶振尤其是低速晶振的反馈电阻R阻值较大，漏电流将给反馈电阻两端带来伏特级的电压波动。这将使得整个振荡环路处于一个不稳定的状态。
针对晶振管脚与GPIO管脚复用时，在高温情况下，由于GPIO的漏电现象导致晶振无法正常工作的问题。通过本发明公开的一种漏电补偿电路和方法，能够根据GPIO复用管脚漏电流的电流方向进行电流补偿，保障晶振的正常工作，具体的技术方案如下：
如图3所示，提供一种电流补偿电路，用于补偿与晶振管脚进行复用的GPIO管脚因GPIO的大尺寸驱动管在高温情况下产生的漏电流，电路至少包括：电流镜模块，电流检测模块；
电流镜模块包括：第一电流镜，第二电流镜；
其中，第一电流镜包括：第一晶体管M1，第二晶体管M2，第一开关EN1和第二开关EN2；
第一晶体管M1的第一电极接高电平，第一晶体管M1的第二电极与第三电极串联后与第一开关EN1的一端串联；第二晶体管M2的第一电极接高电平，第二晶体管M2的第二电极与第二开关EN2的一端串联，第二晶体管M2的第三电极与第一晶体管M1的第三电极串联；
第二电流镜包括：第三晶体管M3，第四晶体管M4，第三开关EN3和第四开关EN4；
第三晶体管M3的第一电极接地，第三晶体管M3的第二电极与第三电极串联后与第三开关EN3的一端串联；第四晶体管M4的第一电极接地，第四晶体管M4的第二电极与第四开关EN4的一端串联，第三晶体管M3的第三电极与第四晶体管M4的第三电极串联；
第一开关EN1的另一端与第三开关EN3的另一端串联后作为电流镜模块的输入端，第二开关EN2的另一端与第四开关EN4的另一端串联后作为电流镜模块的输出端；
电流检测模块用于检测GPIO复用管脚漏电流获得参考电流，并将参考电流输出至电流镜模块的输入端；
电流镜模块的输出端输出补偿电流，补偿电流大小与漏电流相等；
第一晶体管M1，第二晶体管M2，第三晶体管M3和第四晶体管M4为相同类型的晶体管；晶体管可以是金属-氧化物-半导体场效应晶体管（Metal-Oxide-Semiconductor FieldEffect Transistor， MOSFET），也可以是双极性晶体管（Bipolar Junction Transistor，BJT）。
由于MOSFET电压驱动方式，响应速度快，本方案记载的晶体管优选MOSFET。
MOSFET的第一电极指代源极，MOSFET的第二电极指代漏极，MOSFET的第三电极指代栅极。
第一晶体管M1、第二晶体管M2的第一电极和第二电极与第三晶体管M3、第四晶体管M4的第三电极为第一杂质掺杂半导体；
第三晶体管M3、第四晶体管M4的第一电极和第二电极与第一晶体管M1、第二晶体管M2的第三电极为第二杂质掺杂半导体。
优选地，第一杂质掺杂半导体指代P型半导体，第二杂质掺杂半导体指代N型半导体。
第二晶体管与第一晶体管具有第一几何比例，第一几何比例等于漏电流流入GPIO复用管脚时，漏电流与参考电流大小的比值；
第四晶体管与第三晶体管具有第二几何比例，第二几何比例等于漏电流流出GPIO复用管脚时，漏电流与参考电流大小的比值。
其中，若将上述晶体管选用为BJT时，第一几何比例表示第二晶体管与第一晶体管发射结面积之比。
优选地，上述晶体管选用为MOSFET时，第一几何比例表示第二晶体管M2与第一晶体管M1的宽长比。由于第一晶体管M1，第二晶体管M2的栅极和源极串联，由萨式方程可知，通过调整第二晶体管M2与第一晶体管M1的宽长比可以实现电流镜输出电流的调整。
优选地，上述晶体管选用为MOSFET时，第二几何比例表示第四晶体管M4与第三晶体管M3的宽长比。通过宽长比的调整同样可以实现流过第四晶体管M4的电流大小调整。
优选地，电路还包括ESD保护模块；
ESD保护模块包括第五晶体管M5和第六晶体管M6；
第五晶体管M5的第一电极与第三电极串联后接高电平，第六晶体管M6的第一电极与第三电极串联后接地，第五晶体管M5的第二电极与第六晶体管M6的第二电极串联后接电流镜模块的输入端。
通过第五晶体管M5和第六晶体管M6的二极管接法，实现对管脚的ESD保护。
电流镜模块输出端串联GPIO复用管脚；
如图1所示，GPIO复用管脚至少连接推挽电路和ESD保护电路；
推挽电路包括：第七晶体管M7和第八晶体管M8；
第七晶体管M7的第一电极接高电平，第七晶体管M7的第三电极受驱动信号控制，第八晶体管M8的第一电极接地，第八晶体管M8的第三电极受驱动信号控制，第七晶体管M7的第二电极与第八晶体管M8的第二电极串联后作为GPIO复用管脚的输入输出端；
ESD保护电路包括：第九晶体管M9和第十晶体管M10；
第九晶体管M9的第一电极和第三电极串联后接高电平，第十晶体管M10的第一电极和第三电极串联后接地，第九晶体管M9的第二电极与第十晶体管M10的第二电极串联后与GPIO复用管脚电性连接。
电流镜模块输出端串联晶振驱动电路。
如图4所示，晶振驱动电路包括：反相器I，电阻R；反相器I与电阻R并联；晶振驱动电路的输入、输出端并联晶振C0；晶振两端分别通过串联电容C1，C2接地。
反相器I为振荡提供180°相位差；电阻R为反馈电阻，为晶振C0输入引脚提供负反馈，保证反相器工作在高增益线性区。电阻R的取值，根据晶振C0的振荡频率选取。
如图5所示，一种电流补偿方法，包括：
步骤S1：检测GPIO复用管脚漏电流方向以及电流大小获得参考电流值；
步骤S2：当GPIO复用管脚上的漏电流方向为流入管脚时，控制第一开关EN1和第二开关EN2闭合，第三开关EN3和第四开关EN4断开，由电流补偿电路向GPIO复用管脚灌入电流大小相等的补偿电流。
步骤S2´：当GPIO复用管脚上的电流方向为流出管脚时，控制第一开关EN1和第二开关EN2断开，第三开关EN3和第四开关EN4闭合，由电流补偿电路向GPIO复用管脚拉取电流大小相等的补偿电流。
对于开关EN1~EN4的控制可以由多种方式实现，包括：通过fuse熔丝控制，通过EFLASH option code控制，通过OTP option code控制，通过EEPROM option code控制，通过软件控制，通过温度传感器控制，通过漏电检测电路控制等。
下面结合图6，阐述电流补偿原理。
如图6所示，当电路检测到Isum1漏电时，EN1和EN2开关闭合，EN3和EN4开关断开，参考电流Ir流过M1，经M2镜像后得到Ic，对Isum1进行补偿，抵消流经晶振驱动电路的Isum1。而当电路检测到Isum0漏电时，EN3和EN4开关闭合，EN1和EN2开关断开，参考电流Ir流经M3，经M4镜像后得到Ic，对Isum0进行补偿，抵消流经晶振驱动电路的Isum0。
上述所有可选技术方案，可以采用任意结合形成本发明的可选实施例，在此不再一一赘述。
实施例1
下面结合图1，图3，图4具体阐述电流补偿电路。
如图3所示，电路至少包括：电流镜模块，电流检测模块；
电流镜模块包括：第一电流镜，第二电流镜；
其中，第一电流镜包括：第一晶体管M1，第二晶体管M2，第一开关EN1和第二开关EN2；
第一晶体管M1的第一电极接高电平，第一晶体管M1的第二电极与第三电极串联后与第一开关EN1的一端串联；第二晶体管M2的第一电极接高电平，第二晶体管M2的第二电极与第二开关EN2的一端串联，第二晶体管M2的第三电极与第一晶体管M1的第三电极串联；
第二电流镜包括：第三晶体管M3，第四晶体管M4，第三开关EN3和第四开关EN4；
第三晶体管M3的第一电极接地，第三晶体管M3的第二电极与第三电极串联后与第三开关EN3的一端串联；第四晶体管M4的第一电极接地，第四晶体管M4的第二电极与第四开关EN4的一端串联，第三晶体管M3的第三电极与第四晶体管M4的第三电极串联；
第一开关EN1的另一端与第三开关EN3的另一端串联后作为电流镜模块的输入端，第二开关EN2的另一端与第四开关EN4的另一端串联后作为电流镜模块的输出端；
电流检测模块用于检测GPIO复用管脚漏电流获得参考电流，并将参考电流输出至电流镜模块的输入端；
电流镜模块的输出端输出补偿电流，补偿电流大小与漏电流相等；
第一晶体管M1，第二晶体管M2，第三晶体管M3和第四晶体管M4为MOSFET。
MOSFET的第一电极指代源极，MOSFET的第二电极指代漏极，MOSFET的第三电极指代栅极。
第一杂质掺杂半导体指代P型半导体，第二杂质掺杂半导体指代N型半导体。
第二晶体管与第一晶体管具有第一几何比例，第一几何比例等于漏电流流入GPIO复用管脚时，漏电流与参考电流大小的比值；
第四晶体管与第三晶体管具有第二几何比例，第二几何比例等于漏电流流出GPIO复用管脚时，漏电流与参考电流大小的比值。
第一几何比例表示第二晶体管M2与第一晶体管M1的宽长比。由于第一晶体管M1，第二晶体管M2的栅极和源极串联，由萨式方程可知，通过调整第二晶体管M2与第一晶体管M1的宽长比可以实现电流镜输出电流的调整。
第二几何比例表示第四晶体管M4与第三晶体管M3的宽长比。通过宽长比的调整同样可以实现流过第四晶体管M4的电流大小调整。
电路还包括ESD保护模块；
ESD保护模块包括第五晶体管M5和第六晶体管M6；
第五晶体管M5的第一电极与第三电极串联后接高电平，第六晶体管M6的第一电极与第三电极串联后接地，第五晶体管M5的第二电极与第六晶体管M6的第二电极串联后接电流镜模块的输入端。
通过第五晶体管M5和第六晶体管M6的二极管接法，实现对管脚的ESD保护。
电流镜模块输出端串联GPIO复用管脚；
如图1所示，GPIO复用管脚至少连接推挽电路和ESD保护电路；
推挽电路包括：第七晶体管M7和第八晶体管M8；
第七晶体管M7的第一电极接高电平，第七晶体管M7的第三电极受驱动信号控制，第八晶体管M8的第一电极接地，第八晶体管M8的第三电极受驱动信号控制，第七晶体管M7的第二电极与第八晶体管M8的第二电极串联后作为GPIO复用管脚的输入输出端；
ESD保护电路包括：第九晶体管M9和第十晶体管M10；
第九晶体管M9的第一电极和第三电极串联后接高电平，第十晶体管M10的第一电极和第三电极串联后接地，第九晶体管M9的第二电极与第十晶体管M10的第二电极串联后与GPIO复用管脚电性连接。
电流镜模块输出端串联晶振驱动电路。
如图4所示，晶振驱动电路包括：反相器I，电阻R；反相器I与电阻R并联；晶振驱动电路的输入、输出端并联晶振C0；晶振两端分别通过串联电容C1，C2接地。
反相器I为振荡提供180°相位差；电阻R为反馈电阻，为晶振C0输入引脚提供负反馈，保证反相器工作在高增益线性区。电阻R的取值，根据晶振C0的振荡频率选取。
实施例2
下面结合图5，具体阐述电流补偿方法。
一种电流补偿方法，包括：
步骤S1：检测GPIO复用管脚漏电流方向以及电流大小获得参考电流值；
步骤S2：当GPIO复用管脚上的漏电流方向为流入管脚时，控制第一开关EN1和第二开关EN2闭合，第三开关EN3和第四开关EN4断开，由电流补偿电路向GPIO复用管脚灌入电流大小相等的补偿电流。
步骤S2´：当GPIO复用管脚上的电流方向为流出管脚时，控制第一开关EN1和第二开关EN2断开，第三开关EN3和第四开关EN4闭合，由电流补偿电路向GPIO复用管脚拉取电流大小相等的补偿电流。
下面结合图6，阐述电流补偿原理。
如图6所示，当电路检测到Isum1漏电时，EN1和EN2开关闭合，EN3和EN4开关断开，参考电流Ir流过M1，经M2镜像后得到Ic，对Isum1进行补偿，抵消流经晶振驱动电路的Isum1。而当电路检测到Isum0漏电时，EN3和EN4开关闭合，EN1和EN2开关断开，参考电流Ir流经M3，经M4镜像后得到Ic，对Isum0进行补偿，抵消流经晶振驱动电路的Isum0。
特别地，根据本申请的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本申请的实施例包括一种计算机程序产品，其包括装载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信装置从网络上被下载和安装，或者从存储器被安装，或者从ROM 被安装。在该计算机程序被外部处理器执行时，执行本申请的实施例的方法中限定的上述功能。
需要说明的是，本申请的实施例的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本申请的实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本申请的实施例中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF(Radio Frequency, 射频)等等，或者上述的任意合适的组合。
上述计算机可读介质可以是上述服务器中所包含的；也可以是单独存在，而未装配入该服务器中。上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被该服务器执行时，使得该服务器：响应于检测到终端的外设模式未激活时，获取终端上应用的帧率；在帧率满足息屏条件时，判断用户是否正在获取终端的屏幕信息；响应于判断结果为用户未获取终端的屏幕信息，控制屏幕进入立即暗淡模式。
可以以一种或多种程序设计语言或其组合来编写用于执行本申请的实施例的操作的计算机程序代码，程序设计语言包括面向对象的程序设计语言—诸如Java,Smalltalk, C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本申请的限制。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种电流补偿电路，用于补偿与晶振管脚进行复用的GPIO管脚因GPIO的大尺寸驱动管在高温情况下产生的GPIO复用管脚漏电流，其特征在于，所述电路至少包括：电流镜模块，电流检测模块；
所述电流镜模块包括：第一电流镜，第二电流镜；
其中，所述第一电流镜包括：第一晶体管，第二晶体管，第一开关和第二开关；
所述第一晶体管的第一电极接高电平，所述第一晶体管的第二电极与第三电极串联后与第一开关的一端串联；所述第二晶体管的第一电极接高电平，所述第二晶体管的第二电极与第二开关的一端串联，所述第二晶体管的第三电极与所述第一晶体管的第三电极串联；
所述第二电流镜包括：第三晶体管，第四晶体管，第三开关和第四开关；
所述第三晶体管的第一电极接地，所述第三晶体管的第二电极与第三电极串联后与第三开关的一端串联；所述第四晶体管的第一电极接地，所述第四晶体管的第二电极与第四开关的一端串联，所述第三晶体管的第三电极与所述第四晶体管的第三电极串联；
所述第一开关的另一端与所述第三开关的另一端串联后作为所述电流镜模块的输入端，所述第二开关的另一端与所述第四开关的另一端串联后作为所述电流镜模块的输出端；
所述电流检测模块用于检测GPIO复用管脚漏电流获得参考电流，并将所述参考电流输出至所述电流镜模块的输入端；
所述电流镜模块的输出端输出补偿电流，所述补偿电流大小与所述GPIO复用管脚漏电流相等。
2.根据权利要求1所述的一种电流补偿电路，其特征在于，所述第一晶体管，第二晶体管，第三晶体管和第四晶体管为相同类型的晶体管；
所述第一晶体管、第二晶体管的第一电极和第二电极与所述第三晶体管、第四晶体管的第三电极为第一杂质掺杂半导体；
所述第三晶体管、第四晶体管的第一电极和第二电极与所述第一晶体管、第二晶体管的第三电极为第二杂质掺杂半导体。
3.根据权利要求1所述的一种电流补偿电路，其特征在于，所述第二晶体管与所述第一晶体管具有第一几何比例，所述第一几何比例等于所述漏电流流入GPIO复用管脚时，所述漏电流与所述参考电流大小的比值；
所述第四晶体管与所述第三晶体管具有第二几何比例，所述第二几何比例等于所述漏电流流出GPIO复用管脚时，所述漏电流与所述参考电流大小的比值。
4.根据权利要求1所述的一种电流补偿电路，其特征在于，所述电路还包括ESD保护模块；
所述ESD保护模块包括第五晶体管和第六晶体管；
所述第五晶体管的第一电极与第三电极串联后接高电平，所述第六晶体管的第一电极与第三电极串联后接地，所述第五晶体管的第二电极与所述第六晶体管的第二电极串联后接所述电流镜模块的输入端。
5.根据权利要求1所述的一种电流补偿电路，其特征在于，所述电流镜模块输出端串联所述GPIO复用管脚。
6.根据权利要求5所述的一种电流补偿电路，其特征在于，所述GPIO复用管脚至少连接推挽电路和ESD保护电路；
所述推挽电路包括：第七晶体管和第八晶体管；
所述第七晶体管的第一电极接高电平，所述第七晶体管的第三电极受驱动信号控制，所述第八晶体管的第一电极接地，所述第八晶体管的第三电极受驱动信号控制，所述第七晶体管的第二电极与所述第八晶体管的第二电极串联后作为GPIO复用管脚的输入输出端；
所述ESD保护电路包括：第九晶体管和第十晶体管；
所述第九晶体管的第一电极和第三电极串联后接高电平，所述第十晶体管的第一电极和第三电极串联后接地，所述第九晶体管的第二电极与所述第十晶体管的第二电极串联后与所述GPIO复用管脚电性连接。
7.根据权利要求1所述的一种电流补偿电路，其特征在于，所述电流镜模块输出端串联晶振驱动电路。
8.根据权利要求7所述的一种电流补偿电路，其特征在于，所述晶振驱动电路包括：反相器，电阻；
所述反相器与所述电阻并联；
所述晶振驱动电路的输入、输出端并联晶振；
所述晶振两端通过串联电容接地。
9.一种应用于权利要求1-8任一项所述的电流补偿电路的电流补偿方法，其特征在于，所述方法包括：
检测GPIO复用管脚漏电流方向以及电流大小获得参考电流值；
当所述GPIO复用管脚上的漏电流方向为流入管脚时，控制第一开关和第二开关闭合，第三开关和第四开关断开，由电流补偿电路向所述GPIO复用管脚灌入电流大小相等的补偿电流。
10.根据权利要求9所述的一种电流补偿方法，其特征在于，所述方法还包括：
当所述GPIO复用管脚上的电流方向为流出管脚时，控制第一开关和第二开关断开，第三开关和第四开关闭合，由电流补偿电路向所述GPIO复用管脚拉取电流大小相等的补偿电流。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790217A (zh) * 2004-11-11 2006-06-21 恩益禧电子股份有限公司 具有漏电流补偿电路的半导体器件
CN102447248A (zh) * 2010-10-12 2012-05-09 上海华虹Nec电子有限公司 可下拉电流输入输出电路
CN104601162A (zh) * 2014-12-01 2015-05-06 深圳市芯海科技有限公司 一种可复用的数字输入输出接口电路
CN106205682A (zh) * 2014-10-30 2016-12-07 爱思开海力士有限公司 包括漏电流感测单元的半导体集成电路设备及其操作方法
CN207011029U (zh) * 2016-12-26 2018-02-13 深圳市华芯邦科技有限公司 Led灯控制和按键输入分时复用电路
CN108241397A (zh) * 2016-12-27 2018-07-03 华大半导体有限公司 复用电路漏电补偿电路与方法
CN109921781A (zh) * 2017-12-13 2019-06-21 中天鸿骏半导体（上海）有限公司 一种兼容推挽输出和开漏输出的输入输出电路及方法
CN113195885A (zh) * 2018-12-25 2021-07-30 三菱电机株式会社 离子电流检测电路、点火控制装置及点火系统

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362679B2 (en) * 2000-02-23 2002-03-26 Tripath Technology, Inc. Power device driver circuit
US7622963B2 (en) * 2007-10-01 2009-11-24 Silicon Laboratories Inc. General purpose comparator with multiplexer inputs
US10090838B2 (en) * 2015-09-30 2018-10-02 Silicon Laboratories Inc. Over voltage tolerant circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790217A (zh) * 2004-11-11 2006-06-21 恩益禧电子股份有限公司 具有漏电流补偿电路的半导体器件
CN102447248A (zh) * 2010-10-12 2012-05-09 上海华虹Nec电子有限公司 可下拉电流输入输出电路
CN106205682A (zh) * 2014-10-30 2016-12-07 爱思开海力士有限公司 包括漏电流感测单元的半导体集成电路设备及其操作方法
CN104601162A (zh) * 2014-12-01 2015-05-06 深圳市芯海科技有限公司 一种可复用的数字输入输出接口电路
CN207011029U (zh) * 2016-12-26 2018-02-13 深圳市华芯邦科技有限公司 Led灯控制和按键输入分时复用电路
CN108241397A (zh) * 2016-12-27 2018-07-03 华大半导体有限公司 复用电路漏电补偿电路与方法
CN109921781A (zh) * 2017-12-13 2019-06-21 中天鸿骏半导体（上海）有限公司 一种兼容推挽输出和开漏输出的输入输出电路及方法
CN113195885A (zh) * 2018-12-25 2021-07-30 三菱电机株式会社 离子电流检测电路、点火控制装置及点火系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Low-leakage power-rail ESD clamp circuit with gated current mirror in a 65-nm CMOS technology;Federico A. Altolaguirre等;《2013 IEEE International Symposium on Circuits and Systems (ISCAS)》;20130801;2638-2641 *
低压低功耗运算放大器结构设计技术;杨银堂等;《电路与系统学报》;20050830;第10卷(第4期);95-101 *

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