CN115731981A - 译码驱动电路及存储芯片 - Google Patents

Abstract

本申请涉及一种译码驱动电路及存储芯片，译码驱动电路包括电源控制模块、多个子驱动单元及若干个译码控制模块，电源控制模块用于根据控制信号生成不同电压幅值的电源电压信号；子驱动单元用于根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号；所述译码控制模块与多个所述子驱动单元连接，用于根据使能控制信号及第二译码输入信号生成所述中间译码输出信号。本申请能够在不减少存储阵列区的存储容量的前提下，根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号，以实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路及其后级驱动电路的节能性。

Description

译码驱动电路及存储芯片

技术领域

本申请涉及集成电路领域，特别是涉及一种译码驱动电路及存储芯片。

背景技术

半导体存储装置通常包括存储阵列区和外围电路区，存储阵列区设置有包括多个存储单元的存储单元阵列，外围电路区设置有控制读写的控制电路和用于设置存储参数的模式寄存器。控制读写的控制电路包括感测放大电路、数据输入输出转换电路、行/列译码电路及其控制电路等。半导体存储装置的能耗来源主要包括存储单元阵列消耗电能及外围电路区消耗电能。

对于存储单元阵列来说，其存储容量的不断增加势必导致其耗电量增加，如果能够在确保存储容量不减少的前提下，降低存储单元阵列的能耗及外围电路区的能耗，将有效提高半导体存储装置的节能性。

发明内容

基于此，有必要针对上述背景技术中的技术问题提供一种译码驱动电路及存储芯片，能够在不减少存储阵列区的存储容量的前提下，根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号，以实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路及其后级驱动电路的节能性。

根据一些实施例，本申请的一方面提供一种译码驱动电路，包括电源控制模块、多个子驱动单元及若干个译码控制模块，电源控制模块用于根据控制信号生成不同电压幅值的电源电压信号；子驱动单元用于根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号；所述译码控制模块与多个所述子驱动单元连接，用于根据使能控制信号及第二译码输入信号生成所述中间译码输出信号。

在上述实施例中的译码驱动电路中，通过设置电源控制模块根据控制信号生成不同电压幅值的电源电压信号；并设置译码控制模块根据使能控制信号及第二译码输入信号生成中间译码输出信号并提供给各子驱动单元，使得每一子驱动单元根据电源电压信号、第一译码输入信号和所述中间译码输出信号生成主字线驱动信号，主字线驱动信号与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制。本申请能够在不减少存储阵列区的存储容量的前提下，根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号，以实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路及其后级驱动电路的节能性。由于本实施例中实现了利用一译码控制模块控制多个子驱动单元来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积，以有效减小半导体存储芯片外围电路区的体积。

在其中一个实施例中，所述控制信号包括第一控制信号及第二控制信号；所述电源控制模块包括第一电源控制单元及第二电源控制单元，第一电源控制单元与第一电压、所述第一控制信号及所述第二控制信号均连接，用于根据所述第一控制信号及所述第二控制信号生成具有第一幅值的电源电压信号；第二电源控制单元与第二电压及所述第二控制信号均连接，用于根据所述第二控制信号生成具有第二幅值的电源电压信号。

在其中一个实施例中，所述电源控制模块还包括第三电源控制单元，第三电源控制单元与所述第二电压、所述第一控制信号均连接，用于根据所述第一控制信号生成具有第三幅值的电源电压信号。

在其中一个实施例中，所述第一电源控制单元包括第一反相器、第二反相器、第一晶体管及第二晶体管，第一反相器用于根据所述第一控制信号生成第一电源控制信号；第二反相器用于根据所述第二控制信号生成第二电源控制信号；第一晶体管被配置为：源极与所述第一电压连接，栅极与所述第一反相器的输出端连接；第二晶体管被配置为：源极与所述第一晶体管的漏级连接，栅极与所述第二反相器的输出端连接，漏级输出所述具有第一幅值的电源电压信号。

在其中一个实施例中，所述第二电源控制单元包括第三晶体管及第四晶体管，第三晶体管被配置为：源极与所述第二电压连接，栅极与漏级连接；第四晶体管被配置为：源极与所述第三晶体管的漏极连接，栅极与所述第二电源控制信号的反相信号连接，漏级输出所述具有第二幅值的电源电压信号。

在其中一个实施例中，所述第三电源控制单元包括第五晶体管，第五晶体管被配置为：源极与所述第二电压连接，栅极与所述第一电源控制信号的反相信号连接，漏极输出所述具有第三幅值的电源电压信号。

在其中一个实施例中，所述第一电压小于所述第二电压；所述第一幅值小于所述第二幅值，且所述第二幅值小于或等于所述第三幅值。

在其中一个实施例中，所述译码控制模块包括使能控制单元、输出反相器及第二译码控制单元，使能控制单元用于根据主字线使能信号输出第二电压或第二译码输出节点的电压；输出反相器与所述使能控制单元连接，用于输出所述中间译码输出信号；第二译码控制单元与所述使能控制单元连接，用于根据第二译码输入信号向所述使能控制单元提供所述第二译码输出节点的电压。

在其中一个实施例中，所述第二译码控制单元包括保护晶体管及译码控制晶体管，保护晶体管被配置为：栅极与第三电压连接，漏极输出所述第二译码输出节点的电压；译码控制晶体管被配置为：栅极与所述第二译码输入信号连接，源极接地，漏极与所述保护晶体管的源极连接；其中，所述第二电压大于所述第三电压。

在其中一个实施例中，所述第二译码输入信号包括第二主译码输入信号及第二副译码输入信号；所述译码控制晶体管包括第六晶体管及第七晶体管，第六晶体管被配置为：漏极与所述保护晶体管的源极连接，栅极与所述第二主译码输入信号连接；第七晶体管被配置为：源极接地，漏极与所述第六晶体管的源极连接，栅极与所述第二副译码输入信号连接。

在其中一个实施例中，所述子驱动单元包括第八晶体管、第九晶体管及第十晶体管，第八晶体管被配置为：源极与所述电源电压信号连接，栅极与所述第一译码输入信号连接；第九晶体管被配置为：源极与所述电源电压信号连接，栅极与所述中间译码输出信号连接；第十晶体管被配置为：源极与所述译码控制模块连接，漏极与所述第八晶体管的漏极及所述第九晶体管的漏极均连接，栅极与所述第八晶体管的栅极及所述第一译码输入信号均连接。

在其中一个实施例中，所述使能控制单元包括第十一晶体管及第十二晶体管，第十一晶体管被配置为：源极与所述第二电压连接，栅极与所述主字线使能信号连接；第十二晶体管被配置为：源极与所述第二译码控制单元连接，栅极与所述第十一晶体管的栅极及所述主字线使能信号均连接。

在其中一个实施例中，所述译码控制模块还包括译码控制电源单元；所述译码控制电源单元包括第十三晶体管、第十四晶体管及第十五晶体管，第十三晶体管被配置为：源极与所述第二电压连接，栅极接地；第十四晶体管被配置为：源极与所述第十三晶体管的漏极连接，栅极与所述输出反相器的输出端连接，漏极与所述输出反相器的输入端连接；第十五晶体管被配置为：源极接地，栅极与所述第十四晶体管的栅极、所述输出反相器的输出端及所述第九晶体管的栅极均连接，漏极与所述第十晶体管的源极连接。

在其中一个实施例中，所述输出反相器包括第十六晶体管及第十七晶体管，第十六晶体管被配置为：源极与所述第二电压连接，栅极与所述第十四晶体管的漏极及所述使能控制单元的输出端连接；第十七晶体管被配置为：源极接地，栅极与所述第十一晶体管的栅极连接，漏极与所述第十六晶体管的漏极连接。

根据一些实施例，本申请的另一方面提供一种存储芯片，包括任一本申请实施例中所述的译码驱动电路。通过设置电源控制模块根据控制信号生成不同电压幅值的电源电压信号；并设置译码控制模块根据使能控制信号及第二译码输入信号生成中间译码输出信号并提供给各子驱动单元，使得每一子驱动单元根据电源电压信号、第一译码输入信号和所述中间译码输出信号生成主字线驱动信号，主字线驱动信号与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制。本申请能够在不减少存储阵列区的存储容量的前提下，根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号，以实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路及其后级驱动电路的节能性。由于本实施例中实现了利用一译码控制模块控制多个子驱动单元来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路的体积，以有效减小半导体存储芯片外围电路区的体积。

附图说明

为了更清楚地说明本申请实施例技术中的技术方案，下面将对实施例技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请第一实施例中提供的一种译码驱动电路的结构示意图；

图2为本申请一实施例中提供的一种译码驱动电路中电源控制模块的电路原理示意图；

图3为本申请一实施例中提供的一种译码驱动电路中译码控制模块的结构示意图；

图4为本申请另一实施例中提供的一种译码驱动电路中译码控制模块的结构示意图；

图5为本申请一实施例中提供的一种译码驱动电路中译码控制模块及第i子驱动单元的电路原理示意图，其中，1≤i≤n，i、n均为正整数，n为子驱动单元的数量；

图6为本申请一实施例中提供的一种本地字线驱动电路的电路原理示意图。

附图标记说明：

100、译码驱动电路；10、译码控制模块；11、使能控制单元；12、输出反相器；13、第二译码控制单元；14、译码控制电源单元；20、子驱动单元；30、电源控制模块；21、第一子驱动单元；2i、第i子驱动单元；2n、第n子驱动单元；131、保护晶体管；132、译码控制晶体管；31、第一电源控制单元；32、第二电源控制单元；33、第三电源控制单元。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

请参考图1，在本申请的一个实施例中，提供了一种译码驱动电路100，包括第一子驱动单元21、第i子驱动单元2i、第n子驱动单元2n及译码控制模块10，第i子驱动单元2i用于根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号；译码控制模块10与第一子驱动单元21、第i子驱动单元2i及第n子驱动单元2n均连接，用于根据使能控制信号及第二译码输入信号生成中间译码输出信号MIntp；电源控制模块30用于根据控制信号生成不同电压幅值的电源电压信号PbMWL。本实施例中，1≤i≤n，i、n均为正整数，n为子驱动单元的数量。

作为示例，请继续参考图1，通过设置电源控制模块30根据控制信号生成不同电压幅值的电源电压信号PbMWL，并设置译码控制模块10根据使能控制信号及第二译码输入信号生成中间译码输出信号MIntp并提供给第一子驱动单元21、第i子驱动单元2i及第n子驱动单元2n，使得第一子驱动单元21根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号bMWL0，第i子驱动单元2i根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号bMWLi-1，第n子驱动单元2n根据电源电压信号、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号bMWLn-1，使得每一子驱动单元根据电源电压信号PbMWL、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号bMWL，主字线驱动信号bMWL与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制。本申请能够在不减少存储阵列区的存储容量的前提下，根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号bMWL，以实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路100及其后级驱动电路的节能性。可以设置中间译码输出信号MIntp为第一状态期间，所述主字线驱动信号为不驱动状态，使得后级对应连接的字线保持不激活状态；并设置中间译码输出信号MIntp为第二状态期间，所述主字线驱动信号为驱动状态，以驱动后级对应连接的字线保持激活状态，实现了利用一译码控制模块10控制多个子驱动单元20来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路100的体积，以有效减小半导体存储芯片外围电路区的体积。

请参考图2，可以设置控制信号包括第一控制信号PM1及第二控制信号PM2，并设置电源控制模块30包括第一电源控制单元31及第二电源控制单元32，第一电源控制单元31与第一电压VDD1、第一控制信号PM1的反向信号Sel1及第二控制信号的反向信号Sela均连接，用于根据第一控制信号PM1的反向信号Sel1及第二控制信号的反向信号Sela生成具有第一幅值的电源电压信号PbMWL并提供给对应连接的第i子驱动单元2i，1≤i≤n，i、n均为正整数，n为子驱动单元的数量；第二电源控制单元32与第二电压VDD2及第二控制信号PM2均连接，用于根据第二控制信号PM2生成具有第二幅值的电源电压信号PbMWL。

作为示例，请继续参考图2，电源控制模块30还包括第三电源控制单元33，第三电源控制单元33与第二电压VDD2、第一控制信号PM1均连接，用于根据第一控制信号PM1生成具有第三幅值的电源电压信号PbMWL。

作为示例，请继续参考图2，第一电源控制单元31包括第一反相器Inv1、第二反相器Inv2、第一晶体管M1及第二晶体管M2，第一反相器Inv1用于根据第一控制信号PM1生成第一电源控制信号Sel1；第二反相器Inv2用于根据第二控制信号PM2生成第二电源控制信号Sela；第一晶体管M1被配置为：源极与第一电压连接，栅极与第一反相器Inv1的输出端连接；第二晶体管M2被配置为：源极与第一晶体管M1的漏级连接，栅极与第二反相器Inv2的输出端连接，漏级输出具有第一幅值的电源电压信号PbMWL。

作为示例，请继续参考图2，第二电源控制单元32包括第三晶体管M3及第四晶体管M4，第三晶体管M3被配置为：源极与第二电压连接，栅极与漏级连接；第四晶体管M4被配置为：源极与第三晶体管M3的漏极连接，栅极与第二电源控制信号的反相信号Selb连接，漏级输出具有第二幅值的电源电压信号PbMWL。

作为示例，请继续参考图2，第三电源控制单元33包括第五晶体管M5，第五晶体管M5被配置为：源极与第二电压VDD2连接，栅极与第一电源控制信号的反相信号Sel2连接，漏极输出具有第三幅值的电源电压信号PbMWL。

作为示例，请继续参考图2，可以设置第一电压VDD1小于第二电压VDD2，第一幅值小于第二幅值，且第二幅值小于或等于第三幅值。例如，可以设置第一电压VDD1输出电压的幅值为1.8V，第二电压VDD2输出电压的幅值为3.0V，使得第一电源控制单元31能够输出1.8v的电源电压信号，第二电源控制单元32能够输出3v-Vt的电源电压信号，第三电源控制单元33能够输出3.0v的电源电压信号。在电源控制模块30驱动电路频繁工作的状态下，可以控制第三电源控制单元33能够输出3v的电源电压信号，减少频繁切换电源电压信号的功耗；在电源控制模块30驱动电路处于待机状态下，可以控制第二电源控制单元32能够输出3v-Vt的电源电压信号，在减少功耗的同时为驱动电路的工作用电做好准备；在电源控制模块30驱动电路处于更长时间不工作的状态下，可以控制第一电源控制单元31能够输出1.8v的电源电压信号，以减少电路功耗。

作为示例，请参考图3，译码控制模块10包括使能控制单元11、输出反相器12及第二译码控制单元13，使能控制单元11用于根据主字线使能信号向输出反相器12输出第二电压或第二译码输出节点的电压；输出反相器12与使能控制单元11连接，用于根据使能控制单元11提供的信号向连接的子驱动单元20输出中间译码输出信号MIntp；第二译码控制单元13与使能控制单元11连接，用于根据第二译码输入信号向使能控制单元11提供第二译码输出节点的电压。

作为示例，请参考图4，第二译码控制单元13包括保护晶体管131及译码控制晶体管132，保护晶体管131被配置为：栅极与第三电压VDD3连接，漏极输出第二译码输出节点的电压；译码控制晶体管被配置为：栅极与第二译码输入信号连接，源极接地，漏极与保护晶体管131的源极连接；其中，第二电压大于第三电压。作为示例，请参考图5，可以设置第二译码输入信号包括第二主译码输入信号Intp2及第二副译码输入信号Intp3；译码控制晶体管包括第六晶体管M6及第七晶体管M7，保护晶体管131包括晶体管Q1，第六晶体管M6被配置为：漏极与晶体管Q1的源极连接，栅极与第二主译码输入信号Intp2连接；第七晶体管M7被配置为：源极接地，漏极与第六晶体管M6的源极连接，栅极与第二副译码输入信号Intp3连接。可以设置第二电压为3V，第三电压为1.6V。

作为示例，请继续参考图5，第i子驱动单元2i包括第八晶体管M8、第九晶体管M9及第十晶体管M10，1≤i≤n，i、n均为正整数，n为子驱动单元的数量；第八晶体管M8被配置为：源极与电源电压信号PbMWL连接，栅极与第一译码输入信号Intp1连接；第九晶体管M9被配置为：源极与电源电压信号PbMWL连接，栅极与中间译码输出信号MIntp连接；第十晶体管M10被配置为：源极与译码控制模块10连接，漏极与第八晶体管M8的漏极及第九晶体管M9的漏极均连接，栅极与第八晶体管M8的栅极及第一译码输入信号Intp1均连接。本实施例中，通过设置第八晶体管M8与第十晶体管M10构成一控制端连接第一译码输入信号Intp1的反向器，且该反相器的输出端与第九晶体管M9的输出端连接，第九晶体管M9的栅极与中间译码输出信号MIntp连接且输入端与电源电压信号连接，使得对应连接的子驱动单元根据电源电压信号PbMWL、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号，以驱动后级连接的字线，实现利用一译码控制模块10控制多个子驱动单元来实现对多个本地字线驱动电路的控制。

作为示例，请继续参考图5，使能控制单元11包括第十一晶体管M11及第十二晶体管M12，第十一晶体管M11被配置为：源极与第二电压VDD2连接，栅极与主字线使能信号bMWLEn连接；第十二晶体管M12被配置为：源极与第二译码控制单元13连接，栅极与第十一晶体管M11的栅极及主字线使能信号bMWLEn均连接。使能控制单元11用于根据主字线使能信号bMWLEn向输出反相器12输出第二电压VDD2或第二译码输出节点的电压。例如，若主字线使能信号bMWLEn为高电平信号，则使能控制单元11向输出反相器12输出第二电压VDD2；若主字线使能信号bMWLEn为低电平信号，则使能控制单元11向输出反相器12输出第二译码输出节点的电压。

作为示例，请继续参考图5，译码控制模块10还包括译码控制电源单元14；译码控制电源单元14包括第十三晶体管M13、第十四晶体管M14及第十五晶体管M15，第十三晶体管M13被配置为：源极与第二电压VDD2连接，栅极接地；第十四晶体管M14被配置为：源极与第十三晶体管M13的漏极连接，栅极与输出反相器12的输出端连接，漏极与输出反相器12的输入端连接；第十五晶体管M15被配置为：源极接地，栅极与第十四晶体管M14的栅极、输出反相器12的输出端及第九晶体管M9的栅极均连接，漏极与第十晶体管M10的源极连接。译码控制电源单元14协同使能控制单元11、输出反相器12向对应连接的子驱动单元提供中间译码输出信号MIntp，使得该子驱动单元能够根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号，以驱动后级连接的字线，实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路及其后级驱动电路的节能性。

作为示例，请继续参考图5，输出反相器12包括第十六晶体管M16及第十七晶体管M17，第十六晶体管M16被配置为：源极与第二电压VDD2连接，栅极与第十四晶体管M14的漏极及使能控制单元11的输出端连接；第十七晶体管M17被配置为：源极接地，栅极与第十一晶体管M11的栅极连接，漏极与第十六晶体管M16的漏极连接。输出反相器12根据使能控制单元11提供的第二电压VDD2或第二译码输出节点的电压、及译码控制电源单元14提供的电压，向对应连接的子驱动单元提供中间译码输出信号MIntp，使得该子驱动单元能够根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号，驱动后级连接的字线，以实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路及其后级驱动电路的节能性。

作为示例，请参考图6，本地字线驱动电路的电路(Local Word Line Driver，LWD)包括晶体管Q3、晶体管Q4及晶体管Q5，晶体管Q3被配置为：源极与字线驱动信号WLDV连接，栅极与主字线驱动信号bMWL连接，漏极与字线WL连接；晶体管Q4被配置为：源极接地，漏极与晶体管Q3的漏极及字线WL均连接，栅极与主字线驱动信号bMWL连接；晶体管Q5被配置为：源极接地，漏极与晶体管Q3的漏极、晶体管Q4的漏极及字线WL均连接，栅极与字线复位信号WLRst连接。本地字线驱动电路的电路根据主字线驱动信号bMWL、字线复位信号WLRst及字线驱动信号WLDV驱动字线WL的状态。例如，可以设置中间译码输出信号为第一状态期间，译码驱动电路输出的主字线驱动信号bMWL为不驱动状态，使得字线WL保持不激活状态；并设置中间译码输出信号为第二状态期间，译码驱动电路输出的主字线驱动信号bMWL为驱动状态，以驱动字线WL保持激活状态。

关于上述实施例中涉及的字线驱动信号WLDV及字线复位信号WLRst可以采用相关现有技术实现，具体实现原理本申请不再赘述。

根据一些实施例，本申请提供了一种存储芯片，包括任一本申请实施例中的译码驱动电路100。通过设置电源控制模块30根据控制信号生成不同电压幅值的电源电压信号PbMWL；并设置译码控制模块10根据使能控制信号及第二译码输入信号生成中间译码输出信号MIntp并提供给各子驱动单元20，使得每一子驱动单元20根据电源电压信号PbMWL、第一译码输入信号Intp1和中间译码输出信号MIntp生成主字线驱动信号，主字线驱动信号与字线驱动信号及字线复位信号一起实现对行译码电路中多个本地字线驱动电路的控制。本申请能够在不减少存储阵列区的存储容量的前提下，根据存储阵列区不同工作状态下的耗能需求提供对应状态的主字线驱动信号，以实现对行译码电路中多个本地字线驱动电路的控制，有效提高译码驱动电路100及其后级驱动电路的节能性。由于本实施例中实现了利用一译码控制模块10控制多个子驱动单元20来实现对多个本地字线驱动电路的控制，能够在不减少存储阵列区的存储容量的前提下，减小行译码电路中译码驱动电路100的体积，以有效减小半导体存储芯片外围电路区的体积。

请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种译码驱动电路，其特征在于，包括：

电源控制模块，用于根据控制信号生成不同电压幅值的电源电压信号；

多个子驱动单元，用于根据电源电压信号、第一译码输入信号和中间译码输出信号生成主字线驱动信号；

若干个译码控制模块，所述译码控制模块与多个所述子驱动单元连接，用于根据使能控制信号及第二译码输入信号生成所述中间译码输出信号。

2.根据权利要求1所述的译码驱动电路，其特征在于，所述控制信号包括第一控制信号及第二控制信号；所述电源控制模块包括：

第一电源控制单元，与第一电压、所述第一控制信号及所述第二控制信号均连接，用于根据所述第一控制信号及所述第二控制信号生成具有第一幅值的电源电压信号；

第二电源控制单元，与第二电压及所述第二控制信号均连接，用于根据所述第二控制信号生成具有第二幅值的电源电压信号。

3.根据权利要求2所述的译码驱动电路，其特征在于，所述电源控制模块还包括：

第三电源控制单元，与所述第二电压、所述第一控制信号均连接，用于根据所述第一控制信号生成具有第三幅值的电源电压信号。

4.根据权利要求2或3所述的译码驱动电路，其特征在于，所述第一电源控制单元包括：

第一反相器，用于根据所述第一控制信号生成第一电源控制信号；

第二反相器，用于根据所述第二控制信号生成第二电源控制信号；

第一晶体管，被配置为：源极与所述第一电压连接，栅极与所述第一反相器的输出端连接；

第二晶体管，被配置为：源极与所述第一晶体管的漏级连接，栅极与所述第二反相器的输出端连接，漏级输出所述具有第一幅值的电源电压信号。

5.根据权利要求3所述的译码驱动电路，其特征在于，所述第二电源控制单元包括：

第三晶体管，被配置为：源极与所述第二电压连接，栅极与漏级连接；

第四晶体管，被配置为：源极与所述第三晶体管的漏极连接，栅极与所述第二电源控制信号的反相信号连接，漏级输出所述具有第二幅值的电源电压信号。

6.根据权利要求3所述的译码驱动电路，其特征在于，所述第三电源控制单元包括：

第五晶体管，被配置为：源极与所述第二电压连接，栅极与所述第一电源控制信号的反相信号连接，漏极输出所述具有第三幅值的电源电压信号。

7.根据权利要求6所述的译码驱动电路，其特征在于，所述第一电压小于所述第二电压；

所述第一幅值小于所述第二幅值，且所述第二幅值小于或等于所述第三幅值。

8.根据权利要求1-3任一项所述的译码驱动电路，其特征在于，所述译码控制模块包括：

使能控制单元，用于根据主字线使能信号输出第二电压或第二译码输出节点的电压；

输出反相器，与所述使能控制单元连接，用于输出所述中间译码输出信号；

第二译码控制单元，与所述使能控制单元连接，用于根据第二译码输入信号向所述使能控制单元提供所述第二译码输出节点的电压。

9.根据权利要求8所述的译码驱动电路，其特征在于，所述第二译码控制单元包括：

保护晶体管，被配置为：栅极与第三电压连接，漏极输出所述第二译码输出节点的电压；

译码控制晶体管，被配置为：栅极与所述第二译码输入信号连接，源极接地，漏极与所述保护晶体管的源极连接；

其中，所述第二电压大于所述第三电压。

10.根据权利要求9所述的译码驱动电路，其特征在于，所述第二译码输入信号包括第二主译码输入信号及第二副译码输入信号；所述译码控制晶体管包括：

第六晶体管，被配置为：漏极与所述保护晶体管的源极连接，栅极与所述第二主译码输入信号连接；

第七晶体管，被配置为：源极接地，漏极与所述第六晶体管的源极连接，栅极与所述第二副译码输入信号连接。

11.根据权利要求10所述的译码驱动电路，其特征在于，所述子驱动单元包括：

第八晶体管，被配置为：源极与所述电源电压信号连接，栅极与所述第一译码输入信号连接；

第九晶体管，被配置为：源极与所述电源电压信号连接，栅极与所述中间译码输出信号连接；

第十晶体管，被配置为：源极与所述译码控制模块连接，漏极与所述第八晶体管的漏极及所述第九晶体管的漏极均连接，栅极与所述第八晶体管的栅极及所述第一译码输入信号均连接。

12.根据权利要求11所述的译码驱动电路，其特征在于，所述使能控制单元包括：

第十一晶体管，被配置为：源极与所述第二电压连接，栅极与所述主字线使能信号连接；

第十二晶体管，被配置为：源极与所述第二译码控制单元连接，栅极与所述第十一晶体管的栅极及所述主字线使能信号均连接。

13.根据权利要求12所述的译码驱动电路，其特征在于，所述译码控制模块还包括译码控制电源单元；所述译码控制电源单元包括：

第十三晶体管，被配置为：源极与所述第二电压连接，栅极接地；

第十四晶体管，被配置为：源极与所述第十三晶体管的漏极连接，栅极与所述输出反相器的输出端连接，漏极与所述输出反相器的输入端连接；

第十五晶体管，被配置为：源极接地，栅极与所述第十四晶体管的栅极、所述输出反相器的输出端及所述第九晶体管的栅极均连接，漏极与所述第十晶体管的源极连接。

14.根据权利要求13所述的译码驱动电路，其特征在于，所述输出反相器包括：

第十六晶体管，被配置为：源极与所述第二电压连接，栅极与所述第十四晶体管的漏极及所述使能控制单元的输出端连接；

第十七晶体管，被配置为：源极接地，栅极与所述第十一晶体管的栅极连接，漏极与所述第十六晶体管的漏极连接。

15.一种存储芯片，其特征在于，包括：

权利要求1-14任一项所述的译码驱动电路。

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