KR100721082B1

KR100721082B1 - 반도체 장치

Info

Publication number: KR100721082B1
Application number: KR1020050096428A
Authority: KR
Inventors: 고이찌 후꾸다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-10-14
Filing date: 2005-10-13
Publication date: 2007-05-22
Also published as: JP4455262B2; US7385847B2; JP2006114115A; US20060092704A1; US20070192528A1; US7224608B2; KR20060053244A

Abstract

동작 중에 노이즈나 순간 정전 등에 의해서 전원 전압이 변화하여도 안정된 동작 상태를 유지하면서, 전원 전압의 레인지가 변경되었을 때에는 원활히 동작 상태를 변경할 수 있는 반도체 장치를 제공한다. 반도체 장치(100)는, 기판 상에 형성된 전기 회로(10)와, 전원 전압 Vcc를 검출하고, 이 전원 전압에 기초한 신호 레벨을 가지고 전기 회로의 동작을 결정하는 제1 레벨 신호 VCCLVLpre를 출력하는 레벨 검지 회로(20)와, 외부로부터 입력된 커맨드를 복호화하여 커맨드 신호를 출력하는 커맨드 디코더(34)와, 전기 회로(10)의 동작 상태를 나타내는 상태 신호 COM을 출력하는 제어 회로(36)와, 제1 레벨 신호 VCCLVLpre 및 상태 신호 C0M을 입력받고, 상태 신호에 기초하는 타이밍에서 제1 레벨 신호를 래치하는 래치 회로(40)를 구비하고 있다.

전원 전압, 전기 회로, 레벨 검지 회로, 커맨드 디코더, 제어 회로, 래치 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치(100)의 회로도.

도 2는 메모리 셀 어레이(1)의 구성도.

도 3은 승압 회로(112)의 구성도.

도 4는 레벨 검출 회로(20), 입력 버퍼(32), 커맨드 디코더(34), 제어 회로(36) 및 래치 회로(40)의 구성도.

도 5는 래치 회로(40)의 구성을 도시한 회로도.

도 6은 래치 회로(40)의 구성을 도시한 회로도.

도 7은 전원 전압 Vcc의 타이밍도.

도 8은 레벨 신호 VCCLVLpre의 타이밍도.

도 9는 커맨드 신호 COM의 타이밍도.

도 10은 레벨 신호 VCCLVL의 타이밍도.

도 11은 본 발명의 제2 실시예에 따른 레벨 검출 회로(20), 입력 버퍼(32), 커맨드 디코더(34), 제어 회로(36) 및 래치 회로(40)의 구성도.

도 12는 전원 전압 Vcc의 타이밍도.

도 13은 플래그 신호 VCCFLG의 타이밍도.

도 14는 상태 신호 BUSY/WAIT의 타이밍도.

도 15는 리세트 엔드 신호 RSTENDn의 타이밍도.

도 16은 레벨 신호 VCCLVL의 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 장치

10 : 전기 회로

20 : 레벨 검지 회로

32 : 입력 버퍼

34 : 커맨드 디코더

36 : 제어 회로

40 : 래치 회로

Vcc : 전원 전압

COM : 상태 신호

VCCLVLpre, VCCLVL : 레벨 신호

특허 문헌 1 : 일본특허공개 2003-429150호 공보

특허 문헌 2 : 일본특허공개 평08-190798호 공보

특허 문헌 3 : 일본특허출원 2003-429150호

본 발명은 반도체 장치에 관한 것이다.

반도체 장치의 전원 전압은 소비 전력의 저감을 위해 단계적으로 저하되는 경향이 있다. 현실적으로, 전원 전압은, 특수한 용도의 반도체 장치를 제외하고, 최근 20년 동안에 5V로부터 3.3V(혹은 2.5V), 그리고 3.3V(혹은 2.5V)로부터 1.8V로 이행하고 있다. 현재, 전원 전압은 3.3V(혹은 2.5V)로부터 1.8V로 이행하는 과도기에 있다. 휴대 전화기 등의 휴대 기기에 적용되는 반도체 장치에서는, 저소비 전력화에 대한 요구가 특히 강하여, 금후, 전원 전압은 1.8V로부터 1.5V로 저하된다고 예상된다.

전원 전압을 저감시키기 위해서는 여러 가지 기술적 과제가 있다. 따라서, 시스템 내에 존재하는 모든 반도체 장치에 대하여 전원 전압을 일률적으로 저하시키는 것은 곤란하고, 전원 전압의 저감의 과도기에서는, 일부 반도체 장치의 전원 전압은 비교적 낮고, 나머지 반도체 장치의 전원 전압은 비교적 높다고 하는 상태가 생긴다. 이러한 전원 전압의 변천의 과도기에서는, 듀얼 레인지의 전원 전압에 대응한 반도체 장치 혹은 와이드 레인지의 전원 전압에 대응한 반도체 장치가 요구된다.

듀얼 레인지 혹은 와이드 레인지의 전원 전압에 대응한 반도체 장치는, 안정된 동작을 실현하기 위해, 외부의 전원 전압의 크기에 따라서 승압 회로나 입출력 버퍼 회로 등의 회로 동작을 변경한다(특허 문헌 1 참조). 이러한 반도체 장치의 대부분은, 노이즈에 의해서 전원 전압이 다소 변동된 경우에도 회로 동작이 불안정하게 되지 않도록, 반도체 장치의 동작 중에서의 전원 전압을 래치하는 것이 흔히 행해진다.

그러나, 종래의 반도체 장치에서는, 순간 정전 등과 같이 전원 전압의 변동이 비교적 큰 경우에는, 전원 전압의 변경 시와 마찬가지로 승압 회로나 입출력 버퍼 회로 등의 회로 동작이 변경되게 된다. 특히, 순간적으로 전원 전압이 변동된 경우, 이들 회로 동작의 변경을 위해서는 어느 정도의 시간을 요하기 때문에, 전원 전압이 실제로는 고전압 레인지에 있음에도 불구하고, 승압 회로나 입출력 버퍼 회로 등의 회로는 저전압 레인지에 대응한 동작을 행하는 경우가 있었다. 이 경우, 전원 전압을 승압한 전압을 이용하고 있는 승압 회로나 입출력 버퍼 회로 등의 회로 내에서는, 고전압 레인지의 전원 전압을 저전압 레인지에 대응한 승압 능력으로 승압될 가능성이 있다. 그 결과, 상정 밖의 높은 전압이 승압 회로나 입출력 버퍼 회로 등의 회로 내에서 발생되어 회로를 파괴하게 될 우려가 있었다.

이러한 문제에 대처하기 위해, 반도체 장치의 동작 중에서의 전원 전압을 일단 래치한 후, 전원을 오프로 할 때까지 이 래치 상태를 유지하는 방법이 있다. 그러나, 이 방법에서는, 전원 전압의 전압 레인지를 변경하기 위해서는 전원을 일단 끊어야만 하였다.

따라서, 동작 중에 노이즈나 순간 정전 등에 의해서 전원 전압이 변화하여도 안정된 동작 상태를 유지하면서, 전원 전압의 레인지가 변경되었을 때에는 원활히 동작 상태를 변경할 수 있는 반도체 장치가 요망되고 있다.

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 형성된 전기 회로와, 전원 전압에 기초한 신호 레벨을 가지고 상기 전기 회로의 동작을 결정하는 제1 레벨 신호를 출력하는 레벨 검지 회로와, 외부로부터 입력된 커맨드를 복호화하여 커맨드 신호를 출력하는 커맨드 디코더와, 상기 커맨드 신호를 입력받고 상기 전기 회로가 동작 BUSY 상태에 있는지의 여부를 나타내는 상태 신호를 출력하는 제어 회로와, 상기 제1 레벨 신호 및 상기 상태 신호를 입력받고, 상기 상태 신호에 기초하는 타이밍에서 상기 제1 레벨 신호를 래치하는 제1 래치 회로를 구비하고 있다.

<실시예>

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다. 이들 실시예는 본 발명을 한정하는 것이 아니다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치(100)의 회로도이다. 본 실시예에서는, 반도체 기억 장치(100)는 듀얼 레인지의 전원 전압 또는 와이드 레인지의 전원 전압에 대응한 불휘발성 기억 장치로서, 예를 들면 NAND형 EEPROM, NAND형 플래시 메모리 등이다.

반도체 기억 장치(100)는 메모리부 및 그 주변 회로(10)를 구비하고 있다. 메모리부 및 그 주변 회로(10)에는, 메모리 셀 어레이(1)에 대하여, 데이터 기입, 판독을 행하기 위한 비트선 제어 회로(2)가 설치되어 있다. 비트선 제어 회로(2)는 데이터 입출력 버퍼(6)에 접속되고, 또한, 비트선 제어 회로(2)는, 어드레스 버퍼(4)로부터의 어드레스 신호를 받는 컬럼 디코더(3)의 출력을 입력으로서 받는다. 또한, 메모리 셀 어레이(1)에 대하여, 제어 게이트 및 선택 게이트를 제어하기 위해 로우 디코더(5)가 설치되고, 메모리 셀 어레이(1)가 형성되는 p형 기판(또는 p형 웰)의 전위를 제어하기 위한 기판 전위 제어 회로(7)가 설치되어 있다.

또한, 반도체 기억 장치(100)는 클럭 생성 회로(111), 레귤레이터 회로(113), 승압 회로(112)를 구비한다. 승압 회로(112)는, 메모리 셀 어레이(1)의 판독/기입/소거 시에 비트선 제어 회로(2), 로우 디코더(5), 기판 전위 제어 회로(7)에 대하여, 동작에 필요한 여러 가지 승압 전압을 공급한다. 승압 회로(112)는 레귤레이터 회로(113)에 의해 안정된 승압 전압을 공급할 수 있다.

메모리 셀 어레이(1)는 예를 들면 도 2에 도시된 구성이어도 된다. 이 구성은 특허 문헌 2에 개시된 NAND형 플래시 메모리이다. 메모리 셀 어레이(1)는, 매트릭스 형상으로 배열된 메모리 셀 M1∼M8을 구비하고, 선택 트랜지스터 S1, S2를 통하여 비트선 BL1∼BLn에 접속되어 있다. 또한, 메모리 셀 M1∼M8의 게이트 및 선택 트랜지스터 S1, S2의 게이트는 각각 워드선(컬럼 게이트선이라고도 함) CG1∼CG8 및 선택 게이트 SG1에 접속되어 있다. 비트선 BL1∼BLn은 도 1의 비트선 제어 회로(2)에 접속되어 있고, 컬럼 게이트선 CG1∼CG8은 도 1의 로우 디코더(5)에 접속되어 있다.

승압 회로(112)는 예를 들면 도 3에 도시된 구성이어도 된다. 이 구성은 특허 문헌 3에 개시된 승압 회로이다. 승압 회로(112)는 도 1의 클럭 생성 회로(111)로부터 레귤레이터 회로(113)를 통하여 클럭 Φ 및 Φ바(Φ의 반전 신호)의 공급을 받는다. 승압 동작은, 전압 변환 회로 VA1∼VAm이 이 클럭 Φ 및 Φ바를 승압하고, 이 승압된 클럭을 트랜지스터 QNA1 및 캐패시터 CA1∼CAm-1에 공급함으로써 행해진다. 승압된 전압 Vout은 출력 0UT으로부터 출력된다. 출력 전압 Vout은 도 1에 도시하는 바와 같이 비트선 제어 회로(2), 로우 디코더(5) 및 기판 전위 제어 회로(7) 등에 공급된다. 승압 회로(112)의 모드 신호 MODE는 후술하는 래치 회로(40)로부터 출력되는 레벨 신호 VCCLVL로서, 레벨 신호 VCCLVL의 신호 레벨에 의해서 전압 변환 회로 VA1∼VAm의 클럭 승압 동작(승압 능력)이 변경된다.

또한, 승압 회로(112) 및 메모리 셀 어레이(1)는 마찬가지의 기능을 갖는 것이면 되고, 이들의 구성에 한정되지 않고, 다른 구성이어도 된다.

반도체 기억 장치(100)는 레벨 검출 회로(20), 입력 버퍼(32), 커맨드 디코더(34), 제어 회로(36) 및 래치 회로(40)를 더 구비하고 있다. 도 4는 레벨 검지 회로(20), 입력 버퍼(32), 커맨드 디코더(34), 제어 회로(36) 및 래치 회로(40)의 구성도이다. 레벨 검지 회로(20)는 레벨 검지부(22) 및 래치부(24)를 포함한다. 레벨 검지부(22)는 외부로부터 전원 전압 Vcc의 공급을 받고, 이 전원 전압 Vcc의 크기에 따른 플래그 신호 VCCFLG1 및 VCCFLG2를 출력한다.

예를 들면, 반도체 기억 장치(100)가 듀얼 레인지의 전원 전압에 대응하는 장치인 경우, 예를 들면, 전원 전압 Vcc는 고전압 레인지로서 2.7V∼3.6V이고, 저전압 레인지로서 1.65V∼1.95V를 갖는다. 이러한 듀얼 레인지의 전원 전압 Vcc에서 반도체 기억 장치(100)의 동작을 보장하기 위해, 레벨 검지부(22)는 각 전압 레인지에 대응한 임계치 전압을 갖는다. 레벨 검지 회로(20)에는, 외부 전원의 노이즈에 의해서 전압 레인지가 용이하게 절환되는 것을 방지하기 위해, 고전압 레인지 와 저전압 레인지 간의 절환에 히스테리시스가 마련되고, 임계치 전압은 사양에 따른 임의의 마진을 갖는다.

도 7에 도시하는 바와 같이, 본 실시예에서는, 저전압 레인지에 대한 제1 임계치 전압이 2.1V이고, 고전압 레인지에 대한 제2 임계치 전압이 2.3V이다. 즉, 전원 전압 Vcc가 2.1V보다 낮을 때에는, 반도체 기억 장치(100)는 저전압 레인지에 대응한 구성에서 동작하고, 전원 전압 Vcc가 2.3V보다 높을 때에는, 반도체 기억 장치(100)는 고전압 레인지에 대응한 구성에서 동작한다.

도 8에 도시하는 바와 같이, 전원 전압 Vcc가 제1 임계치 전압(2.1V)보다 낮을 때에는, 레벨 검지부(22)는 플래그 신호 VCCFLG1 및 VCCFLG2로서 로우를 출력한다. 이에 의해, 래치부(24)는 레벨 신호 VCCLVLpre로서 로우를 출력한다.

한편, 전원 전압 Vcc가 제2 임계치 전압(2.3V)보다 높을 때에는, 레벨 검지부(22)는 플래그 신호 VCCFLG1 및 VCCFLG2로서 하이를 출력한다. 이에 의해, 래치부(24)는 레벨 신호 VCCLVLpre로서 하이를 출력한다.

전원 전압 Vcc가 제1 임계치 전압과 제2 임계치 전압 사이에 있을 때(2.1V<Vcc<2.3V)에는, 플래그 신호 VCCFLG1이 하이이고, VCCFLG2가 로우이다. 이 때, 래치부(24)는 그 이전의 상태를 래치한다. 즉, 전원 전압 Vcc가 저전압 레인지로부터 제1 임계치 전압과 제2 임계치 전압 사이로 상승하여 온 경우에는, 전원 전압 Vcc가 제2 임계치 전압을 초과할 때까지, 래치부(24)는 레벨 신호 VCCLVLpre로서 로우를 유지한다. 전원 전압 Vcc가 고전압 레인지로부터 제1 임계치 전압과 제2 임계치 전압 사이로 저하된 경우에는, 전원 전압 Vcc가 제1 임계치 전압을 하 회할 때까지, 래치부(24)는 레벨 신호 VCCLVLpre로서 하이를 유지한다.

입력 버퍼(32)는, 외부로부터 메모리부 및 그 주변 회로(10)의 동작을 결정하는 커맨드를 입력받고, 이것을 저장한다. 커맨드 디코더(34)는 이 커맨드를 복호화하여 커맨드 신호를 생성한다. 제어 회로(36)는, 복호화된 커맨드 신호에 기초하여, 반도체 장치(100)가 동작 BUSY 상태인 것을 나타내는 상태 신호 C0M을 출력한다.

도 9에 도시하는 바와 같이, 신호 COM은, 메모리부 및 그 주변 회로(10)가 동작 중(BUSY)일 때에는 하이, 동작 중이 아니라 커맨드 대기 상태(READY)일 때에는 로우이다. 종래, 상태 신호 C0M은 메모리부 및 그 주변 회로(10)에만 출력되고 있었다. 그러나, 본 실시예에서는, 상태 신호 COM은 래치 회로(40)에도 출력되고 있다.

래치 회로(40)는 레벨 신호 VCCLVLpre 및 상태 신호 COM을 입력받고, 상태 신호 COM이 하이(BUSY)로 된 직후의 레벨 신호 VCCLVLpre의 신호 레벨을 래치한다. 즉, 래치 회로(40)는, 커맨드 신호 COM이 하이로 상승한 타이밍(도 9의 t1, t4 및 t11)에 기초하여 레벨 신호 VCCLVLpre의 신호 레벨을 래치하고, 이 신호 레벨을 레벨 신호 VCCLVL로서 출력한다. 래치 회로(40)의 구성은 특별히 한정되지 않지만, 도 5 또는 도 6에 도시하는 구성이어도 된다.

예를 들면, 도 10에 도시하는 바와 같이, 전원 전압 Vcc가 제1 임계치 전압보다 낮은 기간에, 상태 신호 COM이 하이(BUSY)로 되면, 래치 회로(40)는 로우 레벨의 레벨 신호 VCCLVLpre를 래치하고, 이 로우 레벨을 레벨 신호 VCCLVL로서 출력 한다. 전원 전압 Vcc가 제2 임계치 전압보다 높은 기간에, 상태 신호 COM이 하이(BUSY)로 되면, 래치 회로(40)는 하이 레벨의 레벨 신호 VCCLVLpre를 래치하고, 이 하이 레벨을 레벨 신호 VCCLVL로서 출력한다. 이와 같이, 래치 회로(40)는 레벨 신호 VCCLVLpre 및 상태 신호 COM을 입력받고, 상태 신호 COM이 하이(BUSY)로 되는 타이밍에서 레벨 신호 VCCLVLpre를 래치하고, 이 신호 레벨을 레벨 신호 VCCLVL로서 출력한다.

또한, POWONRSTb는 전원 투입 당초의 레벨 신호 VCCLVL의 신호 레벨이 부정으로 되지 않도록 입력하는 신호로서, 이하의 도 5 및 도 6의 실시예에서는, 전원 투입 후, 일단 로우로 되어 래치 회로(40)를 리세트하고, 그 후에는 하이를 유지한다.

도 5 및 도 6은 래치 회로(40)의 구성을 도시한 회로도이다. 래치 회로(40)는 도 5 및 도 6에 도시하는 구성 중 어느 것이어도 된다. 도 5에 도시하는 래치 회로(40)는 클럭드 인버터 CI1∼CI4와 NOR 게이트 NOR1, NOR2를 구비하고 있다. 클럭드 인버터 CI1은 입력 단자 IN과 NOR 게이트 NOR1의 한 쪽 입력 단자 사이에 접속되어 있다. 클럭드 인버터 CI2는 NOR 게이트 NOR1의 출력 단자와 NOR 게이트 NOR2의 한 쪽 입력 단자 사이에 접속되어 있다. NOR 게이트 NOR1, NOR2는 각각 다른 쪽 입력 단자로부터 신호 PWONRSTb를 입력받는다. 또한, 클럭드 인버터 CI3는 NOR 게이트 NOR1의 출력 단자와 한 쪽 입력 단자 사이를 피드백하고, 클럭드 인버터 CI4는 NOR 게이트 NOR2의 출력 단자와 한 쪽 입력 단자 사이를 피드백한다. NOR 게이트 NOR2의 출력 신호는 레벨 신호 VCCLVL로서 래치 회로(40)로부터 출력된 다.

도 6에 도시하는 래치 회로(40)는 트랜스퍼 게이트 TG1∼TG4와 AND 게이트 AND1, AND2를 구비하고 있다. 트랜스퍼 게이트 TG1∼TG4는 입력 단자 IN과 출력 단자 OUT 사이에 직렬로 접속되어 있다. AND 게이트 AND1의 2개의 입력은 트랜스퍼 게이트 TG1의 출력과 단자 ENABLE에 각각 접속되고, AND 게이트 AND1의 출력은 트랜스퍼 게이트 TG2와 TG3 사이에 접속되어 있다. AND 게이트 AND2의 2개의 입력은 트랜스퍼 게이트 TG3의 출력과 단자 ENABLE에 접속되고, AND 게이트 AND2의 출력은 트랜스퍼 게이트 TG4의 출력에 접속되어 있다. 트랜스퍼 게이트 TG4의 출력 신호는 레벨 신호 VCCLVL로서 래치 회로(40)로부터 출력된다.

또한, 도 5 및 도 6에서, 클럭드 인버터 CI1∼CI4에 입력되는 클럭 CKL 및 CKLb는 각각, 래치 단자 LAT로부터 입력받는 상태 신호 COM의 비반전 신호 및 반전 신호이다.

도 5 및 도 6에 도시하는 래치 회로는 어느 것이나 레벨 신호 VCCLVLpre를 입력 단자 IN으로부터 입력받고, 상태 신호 COM을 입력 단자 LAT로부터 입력받는다. 또한, 이들 래치 회로는 상태 신호 COM이 BUSY로 되었을 때의 레벨 신호 VCCLVLpre의 신호 레벨을 래치하고, 이 신호 레벨을 레벨 신호 VCCLVL로서 출력한다.

도 7∼도 10에 도시하는 타이밍도를 참조하여, 본 실시예의 동작의 흐름의 일례 및 본 실시예의 효과를 설명한다. 도 7∼도 10은 각각, 전원 전압 Vcc, 레벨 신호 VCCLVLpre, 상태 신호 COM 및 레벨 신호 VCCLVL의 타이밍도이다.

도 9에 도시하는 바와 같이, 시점 t1에서 상태 신호 COM이 하이(BUSY)로 상승한다. 이 때, 래치 회로(40)는 레벨 신호 VCCLVLpre의 신호 레벨을 래치한다. 시점 t1에서, 전원 전압 Vcc는 제1 임계치 전압(2.1V) 이하이기 때문에, 레벨 신호 VCCLVLpre는 로우이고, 래치 회로(40)는 로우 레벨을 래치하고, 레벨 신호 VCCLVL로서 로우 레벨을 출력한다.

시점 t2에서 상태 신호 COM이 로우(READY)로 하강한 후, 시점 t3에서 전원 전압 Vcc가 제2 임계치 전압(2.3V)을 초과한다. 이에 의해, 레벨 신호 VCCLVLpre가 하이로 된다. 그러나, 상태 신호 COM은 로우(READY) 그대로이기 때문에, 레벨 신호 VCCLVL은 로우를 유지한다.

시점 t4에서 상태 신호 COM이 하이(BUSY)로 상승할 때, 레벨 신호 VCCLVLpre의 신호 레벨은 하이이기 때문에, 래치 회로(40)는 하이 레벨을 래치하고, 레벨 신호 VCCLVL로서 하이 레벨을 출력한다.

상태 신호 COM이 로우(READY)로부터 하이(BUSY)로 상승하지 않는 한, 노이즈 N이나 순간 정전 B가 발생하여도, 레벨 신호 VCCLVL의 래치 상태는 유지된다. 예를 들면, 시점 t5∼t6에서, 제2 임계치 전압(2.3V)을 하회하게 하는 노이즈 N이 생긴 경우, 도 4의 래치 회로(24)가 레벨 신호 VCCLVLpre의 신호 레벨을 유지하기 때문에, 레벨 신호 VCCLVL의 신호 레벨도 유지된다. 시점 t8∼t9에서, 제1 임계치 전압(2.1V)을 하회하게 하는 순간 정전이 생긴 경우에는, 래치 회로(24)는 레벨 신호 VCCLVLpre의 신호 레벨을 유지할 수 없다. 그러나, 이 때, 상태 신호 COM이 하이(BUSY)를 유지하고 있기 때문에, 래치 회로(40)는 레벨 신호 VCCLVL의 신호 레벨 을 유지한다. 따라서, 레벨 신호 VCCLVL은, 시점 t4∼t11까지의 동안, 노이즈 N이나 순간 정전 B에 영향을 받지 않고 신호 레벨을 유지한다.

그 후, 시점 t11에서, 상태 신호 COM이 로우(READY)로부터 하이(BUSY)로 상승하면, 래치 회로(40)는 레벨 신호 VCCLVLpre의 신호 레벨(로우)을 래치하고, 이 신호 레벨을 레벨 신호 VCCLVL로서 출력한다. 본 실시예는 이상과 같이 동작한다.

본 실시예에 따르면, 상태 신호 C0M이 하이(BUSY)로 된 타이밍에서, 래치 회로(40)는 레벨 신호 VCCLVLpre의 신호 레벨을 래치하고, 상태 신호 COM이 로우(READY)로 될 때까지, 그 신호 레벨을 유지한다. 따라서, 동작 중에 노이즈나 순간 정전 등에 의해서 전원 전압이 변화하여도, 레벨 신호 VCCLVL에 의해 제어되는 승압 회로(112)의 회로 동작은 변화하지 않고, 안정된 동작을 유지하기 때문에, 반도체 기억 장치(100)의 내부 회로를 파괴할 우려가 없다. 또한, 본 실시예의 래치 회로(40)는 래치 상태를 해제하기 위해 상태 신호 C0M을 하이(BUSY)로 상승시키면 되어, 전원을 끌 필요는 없다. 따라서, 본 실시예는 전원 전압의 레인지의 변경에 따라 원활히 승압 회로(112)의 회로 동작을 변경할 수 있다. 예를 들면, 승압 회로(112)에서, 전원 전압 Vcc가 저전압 레벨인 경우, 전압 변환 회로 VA1∼VAm은 클럭 Φ 및 Φ바를 비교적 높은 승압 능력으로 승압하고, 전원 전압 Vcc가 고전압 레벨로 천이한 경우에는, 전압 변환 회로 VA1∼VAm은 비교적 낮은 승압 능력으로 승압하도록 원활히 이행할 수 있다.

제1 실시예에서는, 전원 전압 Vcc가 듀얼 레인지이지만, 전원 전압 Vcc는 와이드 레인지인 경우도 마찬가지이다. 예를 들면, 전원 전압 Vcc가 1.65V∼3.6V의 광범위한 전압 레인지를 갖는 경우에도, 제1 실시예를 적용할 수 있다.

(제2 실시예)

도 11은 본 발명의 제2 실시예에 따른 레벨 검출 회로(20), 입력 버퍼(32), 커맨드 디코더(34), 제어 회로(36), 및 래치 회로(40)의 구성도이다. 제2 실시예는 레벨 검출 회로(20) 및 래치 회로(40)의 구성에서 제1 실시예와 다르다. 제2 실시예의 그 밖의 구성은 도 1∼도 3에서 도시하는 제1 실시예와 마찬가지이다.

제1 실시예에서는 래치 기능을 복수의 래치 회로(24, 40)로 실현하고 있지만, 제2 실시예는 1개의 래치 회로(50)로 래치 기능을 실현하고 있다. 또한, 제1 실시예에서는, 상태 신호 C0M으로서, 반도체 장치(100)가 동작 상태(BUSY) 상태를 나타내는 BUSY 신호를 이용하였지만, 제2 실시예에서는, 상태 신호 COM으로서, 리세트 엔드 신호 RSTENDn을 이용하고 있다.

레벨 검지 회로(25)는, 전원 전압 Vcc가 저전압 레인지일 때에는 플래그 신호 VCCFLG로서 로우를 출력하고, 전원 전압 Vcc가 고전압 레인지일 때에는, 플래그 신호 VCCFLG로서 하이를 출력한다. 보다 상세하게는, 플래그 신호 VCCFLG는, 전원 전압 Vcc가 2.3V를 초과하였을 때에 로우로부터 하이로 천이하고, 전원 전압 Vcc가 2.3V를 하회하였을 때에 하이로부터 로우로 천이한다. 즉, 레벨 검지 회로(25)는 임계치 전압을 하나밖에 갖지 않아, 플래그 신호 VCCFLG는 전원 전압에 대하여 히스테리시스를 갖고 있지 않다.

제어 회로(36)는, 메모리부 및 그 주변 회로(10)를 동작시키기 위해, 통상적으로, BUSY 이외에, 리세트 엔드 신호 RSTENDn도 출력한다. 제2 실시예에서, BUSY 신호는 메모리부 및 그 주변 회로(10)에 공급되지만, 래치 회로(50)에는 공급되지 않는다.

리세트 엔드 신호 RSTENDn은 메모리부 및 그 주변 회로(10)의 동작을 도중에 중단하고자 할 때, 혹은, 메모리부 및 그 주변 회로(10)를 초기화하고자 할 때에 이용되는 일련의 리세트 신호의 종점을 나타내는 신호로서, 외부로부터 입력되는 커맨드 등에 의해 기동되는 리세트 동작의 최후에 출력된다. 리세트 엔드 신호 RSTENDn은, 반도체 기억 장치(100)의 동작 중에서는 통상적으로 하이 상태이고, 리세트 동작의 종점에서 일시적으로 로우로 되어, 리세트 동작을 종료시킨다(도 15 참조).

일련의 리세트 동작(이하, 리세트 시퀀스라고도 함) 기간은 메모리부 및 그 주변 회로(10)의 초기화 동작이 행해지고 있고, BUSY 상태이다. 리세트 시퀀스는 도 14 및 도 15의 시점 t21∼t22, t26∼t27 및 t36∼t37에 도시한 기간에 실행되고 있다. 리세트 엔드 신호 RSTENDn의 종점은 도 15의 화살표 E로 나타낸 신호의 상승의 시점이다. 이하, 리세트 엔드 신호 RSTENDn의 종점을 리세트 엔드 E라고 한다.

래치 회로(50)는 제어 신호로서 리세트 신호 RSTENDn을 입력받고, 이 리세트 신호 RSTENDn에 기초하여 플래그 신호 VCCFLG의 신호 레벨을 래치한다. 래치 회로(50)는 래치한 신호 레벨을 레벨 신호 VCCLVL로서 출력한다.

리세트 신호 RSTENDn이 하이일 때에, 플래그 신호 VCCFLG가 로우로부터 하이로 천이하면, 도 16의 시점 t25에 도시하는 바와 같이 레벨 신호 VCCLVL도 로우로 부터 하이로 된다. 이 때, 리세트 엔드 E의 타이밍은 관계없다. 한편, 리세트 신호 RSTENDn이 하이일 때에, 도 13의 시점 t29∼t30, t31∼t32 및 t35에 도시하는 바와 같이 플래그 신호 VCCFLG가 하이로부터 로우로 천이하여도, 레벨 신호 VCCLVL은 하이로부터 로우로 천이하지 않는다. 래치 회로(50)는 리세트 엔드 E의 타이밍(시점 t37)에서 플래그 신호 VCCFLG를 래치하고, 이 때, 레벨 신호 VCCLVL은 하이로부터 로우로 천이한다.

도 12∼도 16에 도시하는 타이밍도를 참조하여, 제2 실시예의 동작의 흐름의 일례 및 제2 실시예의 효과를 설명한다. 도 12∼도 16은 각각, 전원 전압 Vcc, 플래그 신호 VCCFLG, 상태 신호 BUSY, 리세트 엔드 신호 RSTENDn 및 레벨 신호 VCCLVL의 타이밍도이다.

도 14 및 도 15에 도시하는 바와 같이, 전원 상승 후의 초기화를 위한 리세트 커맨드를 받고, 시점 t21에서 리세트 시퀀스에 들어가서, 리세트 엔드 E에서 래치 회로(50)가 플래그 신호 VCCFLG를 래치한다. 이 때, 플래그 신호 VCCFLG는 로우이기 때문에, 래치 회로(50)는 레벨 신호 VCCLVL로서 로우를 유지하고 있다.

도 12 및 도 13에 도시하는 바와 같이, 시점 t25에서 전원 전압 Vcc가 제2 임계치 전압(23V)을 초과하기 때문에, 플래그 신호 VCCFLG가 로우로부터 하이로 천이한다. 이 때, 도 15 및 도 16에 도시하는 바와 같이, 리세트 엔드 신호 RSTENDn이 하이이기 때문에, 레벨 신호 VCCLVL은 플래그 신호 VCCFLG에 따라 로우로부터 하이로 천이한다.

시점 t26∼t27에서 리세트 시퀀스가 실행된다. 이 때, 레벨 신호 VCCLVL은 리세트 엔드 신호 RSTENDn과 동기하여 일시적으로 로우로 되지만, 리세트 엔드 E의 타이밍 t27에서, 적정하게 플래그 신호 VCCFLG를 래치하여 하이로 된다.

도 12에 도시하는 바와 같이, 시점 t29∼t30 및 t31∼t32에서 노이즈 N 및 순간 정전 B가 발생하고 있다. 노이즈 N과 순간 정전 B는 임계치 전압(2.3V)을 하회하고 있기 때문에, 플래그 신호 VCCFLG가 하이로부터 로우로 천이하고 있다.

그러나, 도 16에 도시하는 바와 같이, 레벨 신호 VCCLVL은 변화하지 않는다. 이는, 리세트 시퀀스가 실행되어 있지 않고, 래치 회로(50)가 하이를 래치하고 있기 때문이다.

도 12 및 도 13에 도시하는 바와 같이, 시점 t34에서 전원 전압 Vcc가 임계치 전압(2.3V)을 하회하면, 플래그 신호 VCCFLG는 하이로부터 로우로 천이한다. 이 때, 리세트 시퀀스는 실행되고 있지 않기 때문에, 도 16에 도시하는 바와 같이 래치 회로(50)는 레벨 신호 VCCLVL로서 하이를 래치한 채이다.

시점 t36∼t37에서 리세트 시퀀스가 실행되면, 리세트 엔드 E의 상승 시점 t37에서 레벨 신호 VCCLVL은 플래그 신호 VCCFLG에 따라서 하이로부터 로우로 천이한다. 제2 실시예는 이와 같이 동작한다.

제2 실시예에 따르면, 리세트 엔드 신호 RSTENDn의 타이밍에서만, 레벨 신호 VCCLVL의 신호 레벨은 하이로부터 로우로 변하고, 그것 이외에서는 변화하지 않는다. 따라서, 제2 실시예에 따른 반도체 기억 장치는, 전원 전압 Vcc가 고전압 레인지에 있을 때에 노이즈나 순간 정전 등에 의해서 전원 전압이 순간적으로 저하되어도, 레벨 신호 VCCLVL에 의해 제어되는 승압 회로(112)의 회로 동작은 변화하지 않고, 안정된 승압 동작을 유지할 수 있다. 그 결과, 반도체 기억 장치의 내부 회로는 파괴될 우려가 없다. 또한, 제2 실시예의 래치 회로(50)는, 리세트 커맨드 입력에 의해서 개시되는 리세트 시퀀스의 최후에 발효되는 리세트 엔드 신호 RSTENDn에 의해서, 하이 레벨에 있는 레벨 신호 VCCLVL의 래치 상태가 해제된다. 이에 의해, 일단 전원을 끄는 일없이, 전원 전압의 레인지의 변경에 따라 원활하게 전압 변환 회로 VA1∼VAm의 승압 동작을 변경할 수 있다.

제2 실시예에서는, 전원 전압 Vcc가 듀얼 레인지이지만, 전원 전압 Vcc는 와이드 레인지이어도 된다.

본 발명에 따른 반도체 장치는, 동작 중에 노이즈나 순간 정전 등에 의해서 전원 전압이 변화하여도 안정된 동작 상태를 유지하면서, 전원 전압의 레인지가 변경되었을 때에는 원활히 동작 상태를 변경할 수 있다.

Claims

기판 상에 형성되고, 불휘발성 반도체 기억 장치 및 이 불휘발성 반도체 기억 장치를 구동하는 주변 회로를 포함하는 전기 회로와,

전원 전압에 기초한 신호 레벨을 가지고 상기 전기 회로의 동작을 결정하는 제1 레벨 신호를 출력하는 레벨 검지 회로와,

외부로부터 입력된 커맨드를 복호화하여 커맨드 신호를 출력하는 커맨드 디코더와,

상기 커맨드 신호를 입력받고 상기 전기 회로가 동작 BUSY 상태에 있는지의 여부를 나타내는 상태 신호를 출력하는 제어 회로와,

상기 제1 레벨 신호 및 상기 상태 신호를 입력받고, 상기 상태 신호에 기초하는 타이밍에서 상기 제1 레벨 신호를 래치하는 제1 래치 회로

를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 레벨 검지 회로는,

상기 전원 전압이 제1 임계치 전압을 초과한 것을 나타내는 제1 플래그 신호 및 상기 전원 전압이 상기 제1 임계치 전압보다 높은 제2 임계치 전압을 초과한 것을 나타내는 제2 플래그 신호를 출력하는 레벨 검지부와,

상기 제1 및 제2 플래그 신호의 양쪽의 신호 레벨이 천이하였을 때에, 이 신호 레벨을 상기 제1 레벨 신호로서 래치하는 제2 래치 회로

를 포함하는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서,

상기 상태 신호는, 상기 반도체 장치를 동작 상태로 이행시키는 비지 신호인 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 레벨 검지 회로는, 상기 전원 전압이 제1 임계치 전압을 초과한 경우 및 상기 전원 전압이 상기 제1 임계치 전압을 하회한 경우에 천이하는 플래그 신호를 출력하고,

상기 제1 래치 회로는, 상기 전원 전압이 상기 제1 임계치 전압을 초과한 경우, 상기 플래그 신호가 천이하는 타이밍에 따라 상기 제1 레벨 신호를 래치하고, 상기 전원 전압이 상기 제1 임계치 전압을 하회한 경우, 상기 상태 신호에 기초하는 타이밍에서 상기 제1 레벨 신호를 래치하는 것을 특징으로 하는 반도체 장치.
제1항 또는 제4항에 있어서,

상기 상태 신호는, 외부로부터 입력되는 리세트 커맨드에 의해 상기 반도체 장치를 초기화하는 경우에 공급되는 리세트 신호인 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 불휘발성 반도체 기억 장치는 NAND형 플래시 메모리인 것을 특징으로 하는 반도체 장치.