CN101694780B - 存储阵列结构、嵌入式存储器及系统级芯片 - Google Patents
存储阵列结构、嵌入式存储器及系统级芯片 Download PDFInfo
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Abstract
本发明公开了存储阵列结构、嵌入式存储器及系统级芯片，以提高运行速率，其中所述存储阵列结构包括第一存储阵列、列译码结构及公用行译码结构；以及所述第一存储阵列从列方向划分成两个子存储阵列；所述公用行译码结构由所述两个子存储阵列公用，位于两个子存储阵列之间，用于对所述两个子存储阵列进行行译码；所述列译码结构用于对所述两个子存储阵列进行列译码。
Description
技术领域
本发明涉及半导体领域，尤其涉及存储阵列结构、嵌入式存储器及系统级芯片。
背景技术
随着技术发展，微处理器的速度以每年60％的速度激增，但主存的速度仅以每年10％的速度增加，两者的差异越来越大，因此存储器的速度成为限制微处理器及存储器等构成的系统性能的重要因素。
为突破该限制，目前技术发展一个重要趋势为：将微处理器及存储器等集成于集成电路芯片上，构成系统级芯片(SOC，System on Chip)，以利用SOC的片上带宽优势，提高存储器与微处理器交互数据的速度，其中集成于芯片上的存储器称为嵌入式存储器。
存储器一般由存储阵列结构组成，存储阵列结构由一个或多个存储阵列(Array)组成，Array由多个排列整齐的存储单元组成。对于非嵌入式存储器，Array的页面尺寸通常相同，但对于嵌入式存储器，由于其集成于芯片上，存储的数据类型较多，使得存储阵列结构内的Array的页面尺寸通常不同，例如一个存储阵列结构内的部分Array用于存储操作数据，其数据量较大，对应的页面尺寸就较大，另外一部分存储列存储代码，通常只是几个比特，数据量很小，对应的页面尺寸就小。
图1为现有存储阵列结构示意图，该存储阵列结构10包含第一Array 11、第二Array 12、行译码结构13及列译码结构14。其中第一Array 11行长度小于第二Array 12的行长度；行译码结构13用于行译码以选中第一Array 11及第二Array 12各行的存储单元，列译码结构用于列译码以选中第一Array 11及第二Array 12各列的存储单元。
行译码结构13行译码以选中各行存储单元的过程为：行译码结构13向第一Array 11及第二Array 12输入选择信号在选择的行传播，当该选择信号传播到该行的某个存储单元时该存储单元被选中，以对该存储单元进行数据操作。
由于第一Array 11的行长度小于第二Array 12的行长度，因此行译码结构13发出的选择信号需要在第二Array 12中传播更长的时间，才能将第二Array12选择的行的各个存储单元选中。
所以这种存储阵列结构在对存储阵列结构10进行数据操作时，操作时间由第二Array 12限定，这使得在对构成存储阵列结构10的存储阵列结构进行数据操作时速率较低，会降低嵌入式存储器的速率，也就降低了嵌入式存储器所属SOC的速率。
发明内容
本发明的一个发明目的在于提供存储阵列结构，以提高对存储阵列进行数据操作的速率；
本发明的另一个发明目的在于提供嵌入式存储器，以提高嵌入式存储器的运行速率；
本发明的另一个发明目的在于提供SOC，以提高SOC的运行速率。
本发明提供了存储阵列结构，包括第一存储阵列及列译码结构，还包括公用行译码结构；以及所述第两一存储阵列从列方向划分成两个子存储阵列；所述公用行译码结构由所述个子存储阵列公用，位于两个子存储阵列之间，用于对所述两个子存储阵列进行行译码；所述列译码结构用于对所述两个子存储阵列进行列译码。
本发明提供了嵌入式存储器，包括存储阵列结构，所述存储阵列结构包括第一存储阵列及列译码结构，所述存储阵列还包括公用行译码结构；以及所述第一存储阵列从列方向划分成两个子存储阵列；所述公用行译码结构由所述两个子存储阵列公用，位于两个子存储阵列之间，用于对所述两个子存储阵列进行行译码；所述列译码结构用于对所述两个子存储阵列进行列译码。
本发明提供了SOC，包括嵌入式存储器，所述嵌入式存储器包括存储阵列结构，所述存储阵列结构包括第一存储阵列及列译码结构，所述存储阵列还包括公用行译码结构；以及所述第一存储阵列从列方向划分成两个子存储阵列；所述公用行译码结构由所述两个子存储阵列公用，位于两个子存储阵列之间，用于对所述两个子存储阵列进行行译码；所述列译码结构用于对所述两个子存储阵列进行列译码。
本发明提供的所述存储阵列结构、嵌入式存储器及SOC均可选的可以包括：第二存储阵列，所述第二存储阵列的初始列和所述第一存储阵列的初始列位于同一列或所述第二存储阵列的末尾列和所述第一存储阵列的末尾列位于同一列；以及所述第二存储阵列自身唯一对应有独用行译码结构，所述独用行译码结构用于对该第二存储阵列进行行译码，且与所述公用行译码结构处于同一列；所述列译码结构还用于对所述第二存储阵列进行列译码。
本发明提供的所述存储阵列结构、嵌入式存储器及SOC中均可选的，所述第一存储阵列有多个，且各个第一存储阵列均一一对应有公用行译码结构；以及所有公用行译码结构位于同一列。
本发明提供的所述存储阵列结构、嵌入式存储器及SOC中均可选的，所述公用行译码结构具体包括：预译码结构，用于进行预译码来获得电压信号；电平移位结构，用于将所述预译码结构输出的电压信号放大；第一电流驱动，用于将所述电平移位结构放大的电压信号放大驱动给所述一个子存储阵列；第二电流驱动，用于将所述电平移位结构放大的电压信号放大驱动给所述另一个子存储阵列。
本发明提供的所述存储阵列结构、嵌入式存储器及SOC中还均可选的，所述第一电流驱动的驱动能力和第二电流驱动的驱动能力的比值，等于所述一个子存储阵列行长度和所述另一个子存储阵列行长度的比值。
本发明提供的多种存储阵列结构、嵌入式存储器及SOC中均增加了公用行译码结构，对将存储阵列从列方向划分出的两个子存储阵列进行行译码，相当于有两个行译码结构对所述存储阵列进行行译码，所以能够大大缩短行译码时间，提高了对存储阵列进行数据操作的速率，也就提高了嵌入式存储器及SOC的运行速率。
附图说明
图1为现有存储阵列结构示意图；
图2为本发明实施例中一种存储阵列结构示意图；
图3为本发明实施例中公用行译码结构示意图；
图4为本发明实施例中包含多个公用行译码结构的存储阵列结构示意图；
图5为本发发明实施例中另一种存储阵列结构示意图；
图6为本发明实施例中包含公用行译码结构及独用行译码结构的存储阵列结构示意图。
具体实施方式
针对背景技术提及的问题，本申请发明人分析：由于第二Array 12行长度较大，所以行译码结构13在对其进行行译码时将需要较长时间，从而限制了对存储阵列结构10进行数据操作的速率，因此如果能够缩短行译码结构13对第二Array 12进行行译码的时间，则能提高对存储阵列结构10进行数据操作的速率，也就能够提高该存储阵列结构10所属嵌入式存储器的运行速率，进而提高该嵌入式存储器所属SOC的运行速率。
根据上述分析，由于现有存储阵列结构10的行译码结构位于第二Array 12左侧，在进行行译码时，如果要选中第二Array 12右侧的存储单元，则选择信号需要从左侧传播到右侧，这提高了传播时间，降低了译码速率，所以如果在进行行译码时，选择信号能够从第二Array 12中部开始同时向左侧及右侧传播，则能够加快行译码速率。
基于该思路，本发明提供了存储阵列结构、嵌入式存储器及SOC，以分别提高对存储阵列进行数据操作的速率，嵌入式存储器的运行速率及SOC的运行速率。
图2所示的是本发明实施例提供的一种存储阵列结构示意图，该图所示的存储阵列结构20包括第一Array 21、列译码结构22及公用行译码结构23。
第一Array 12从列方向划分成第一子Array 120及第二子Array 121，第一子Array 120及第二子Array 121的列长度相等；
对于行长度，第一子Array 120的行长度与第二子Array 121的行长度可以相等也可以不相等，公用行译码结构23对第一子Array 120及第二子Array 121同时进行行译码，所以译码总时间等于第一子Array 120与第二子Array 121中行长度较长者行译码所需的时间。较佳的，第一子Array 120的行长度与第二子Array 121的行长度相等，能够最大程度减小完成第一Array 21的行译码的时间。
列译码结构22用于对第一子Array 120及第二子Array 121进行列译码，一般位于这两个子Array的下方。
公用行译码结构23可以采用多种内部结构实现，本实施例给出一种结构为：
图3所示是本发明实施例提出的公用行译码结构示意图，参照该图，本实施例中公用行译码结构23包括：
预译码结构23a，用于进行预译码来获得电压信号；本实施例中预译码结构23a有四个输入端，可以共输入4位、8位或16位的地址指令，预译码结构23a在接收输入的地址指令后，将其进行预译码，获得包含地址信息的电压信号。
电平移位结构23b，用于将所述预译码结构输出的电压信号放大；由于预译码结构23a输出的所述电压信号强度较小，因此需要通过电平移位结构23b对其放大；具体的放大倍数可以根据存储阵列内存储单元的操作模式因素来确定，采用本领域常规电平移位结构即可实现。
第一电流驱动23c，用于将所述电平移位结构放大的电压信号放大驱动给第一子Array 120；
第二电流驱动23d，用于将所述电平移位结构放大的电压信号放大驱动给第二子Array 121。
由于公用行译码结构23需要驱动第一子Array 120及第二子Array 121，所以包含两个电流驱动，即第一电流驱动23c及第二电流驱动23d，其作用在于放大所述电平移位结构23b输出的电压信号的电流驱动能力，然后将进一步放大电流驱动能力的信号分别驱动给第一子Array 120及第二子Array 121。
由于第一电流驱动23c出来的电压信号需要传播的长度为第一子Array120的行长度，第二电流驱动23d出来的电压信号需要传播的长度为第二子Array 121的行长度，且两个电流驱动的输入信号为同一信号，因此第一电流驱动23c的驱动能力和第二电流驱动23d的驱动能力的比值，较佳的等于第一子Array 120行长度及第二子Array 121行长度的比值。不过这一等式关系是可选的，只需保证所述两个电流驱动各自的驱动能力足以满足，其驱动出的信号能够传播的长度要大于等于对应的子Array行长度的条件即可。
图4所示的存储阵列结构40包含了多个划分成两个子Array 4a的Array，类似的，各个Array一一对应有各自的公用行译码结构42，且采用同一个列译码结构43，由于采用同一个列译码结构43，所以各个公用行译码结构42需位于同一列上。对于多个行长度较大的Array的存储阵列结构，采用图4所示的结构能够进一步提高速率。
图5所示的存储阵列结构50中有两个Array，其中一个行长度较长为长Array 51，另一个行长度较短为短Array 52。
由于采用将Array划分成子Array并采用公用行译码结构进行行译码的方案译码时，在两个子Array行长度相等并等于该Array行长度一半的情况下，该Array的行译码时间最少。
因此当短Array 52的行长度比长Array 51行长度的一半还小，则在不采用公用行译码结构的情况下，短Array 52进行行译码的时间将小于长Array 51在采用公用行译码结构的最短行译码时间。所以在短Array 52行长度小于长Array51一半的行长度的情况下，无论短Array 52是否采用公用行译码结构，都不会缩短存储阵列结构50的整体行译码时间，所以本实施例提出较佳的短Array52无需采用公用行译码结构，采用其唯一对应的独用行译码结构55即可，所述独用行译码结构55可以采用现有行译码结构。由于短Array 52和长Array 51采用同一个列译码结构53进行列译码，因此在列方向上对长Array 51划分时，需要保证公用行译码结构54和独用行译码结构55在同一列上，如图5结构所示。
图6所示的存储阵列结构60包括有一个长Array 61及多个短Array 62，如果短Array 62行长度未超过长Array行长度的一半，则可以采用独用行译码结构63，否则较佳的可以采用公用行译码结构64，且由于长Array 61及多个短Array 62采用同一个列译码结构65进行列译码，因此需要保证所有的独用译码结构63和公用译码结构64位于同一列。
本发明实施例还提出了嵌入式存储器及SOC，所述嵌入式存储器及SOC内采用的存储阵列结构可以为上述实施例提供的一种或多种存储阵列结构，因此与现有的嵌入式存储器及SOC相比，其运行速率均大大提高。
本发明实施例中如果存储阵列结构中有多个存储阵列，则这些存储阵列中任一存储阵列的初始列与至少一个其它存储阵列的初始列处于同一列，或者是这些存储阵列中任一存储阵列的末尾列与至少一个其它存储阵列的末尾列处于同一列。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种存储阵列装置，包括第一存储阵列及列译码装置，其特征在于，还包括公用行译码装置；以及
所述第一存储阵列从列方向划分成两个子存储阵列；
所述公用行译码装置由所述两个子存储阵列公用，位于两个子存储阵列之间，用于对所述两个子存储阵列进行行译码；
所述列译码装置用于对所述两个子存储阵列进行列译码；
所述公用行译码装置具体包括：
预译码装置，用于进行预译码来获得电压信号；
电平移位装置，用于将所述预译码装置输出的电压信号放大；
第一电流驱动装置，用于将所述电平移位装置放大的电压信号放大驱动给所述一个子存储阵列；
第二电流驱动装置，用于将所述电平移位装置放大的电压信号放大驱动给所述另一个子存储阵列；
所述第一电流驱动装置的驱动能力和第二电流驱动装置的驱动能力的比值，等于所述一个子存储阵列行长度和所述另一个子存储阵列行长度的比值。
2.如权利要求1所述的存储阵列装置，其特征在于，还包括第二存储阵列，所述第二存储阵列的初始列和所述第一存储阵列的初始列位于同一列或所述第二存储阵列的末尾列和所述第一存储阵列的末尾列位于同一列；以及
所述第二存储阵列自身唯一对应有独用行译码装置，所述独用行译码装置用于对该第二存储阵列进行行译码，且与所述公用行译码装置处于同一列；
所述列译码装置还用于对所述第二存储阵列进行列译码。
3.如权利要求2所述的存储阵列装置，其特征在于，所述第二存储阵列有多个，且各个第二存储阵列均唯一对应有独用行译码装置；以及
所有独用行译码装置及公用行译码装置位于同一列。
4.如权利要求1所述的存储阵列装置，其特征在于，所述第一存储阵列有多个，且各个第一存储阵列均一一对应有公用行译码装置；以及
所有公用行译码装置位于同一列。
5.一种嵌入式存储器，包括存储阵列装置，所述存储阵列装置包括第一存储阵列及列译码装置，其特征在于，所述存储阵列装置还包括公用行译码装置；以及
所述第一存储阵列从列方向划分成两个子存储阵列；
所述公用行译码装置由所述两个子存储阵列公用，位于两个子存储阵列之间，用于对所述两个子存储阵列进行行译码；
所述列译码装置用于对所述两个子存储阵列进行列译码；
所述公用行译码装置具体包括：
预译码装置，用于进行预译码来获得电压信号；
电平移位装置，用于将所述预译码装置输出的电压信号放大；
第一电流驱动装置，用于将所述电平移位装置放大的电压信号放大驱动给所述一个子存储阵列；
第二电流驱动装置，用于将所述电平移位装置放大的电压信号放大驱动给所述另一个子存储阵列；
所述第一电流驱动装置的驱动能力和第二电流驱动装置的驱动能力的比值，等于所述一个子存储阵列行长度和所述另一个子存储阵列行长度的比值。
6.如权利要求5所述的嵌入式存储器，其特征在于，还包括第二存储阵列，所述第二存储阵列的初始列和所述第一存储阵列的初始列位于同一列或所述第二存储阵列的末尾列和所述第一存储阵列的末尾列位于同一列；以及
所述第二存储阵列自身唯一对应有独用行译码装置，所述独用行译码装置用于对该第二存储阵列进行行译码，且与所述公用行译码装置处于同一列；
所述列译码装置还用于对所述第二存储阵列进行列译码。
7.如权利要求5所述的嵌入式存储器，其特征在于，所述第一存储阵列有多个，且各个第一存储阵列均一一对应有公用行译码装置；以及
所有公用行译码装置位于同一列。
8.一种系统级芯片，包括嵌入式存储器，所述嵌入式存储器包括存储阵列装置，所述存储阵列装置包括第一存储阵列及列译码装置，其特征在于，所述存储阵列装置还包括公用行译码装置；以及
所述第一存储阵列从列方向划分成两个子存储阵列；
所述公用行译码装置由所述两个子存储阵列公用，位于两个子存储阵列之间，用于对所述两个子存储阵列进行行译码；
所述列译码装置用于对所述两个子存储阵列进行列译码；
所述公用行译码装置具体包括：
预译码装置，用于进行预译码来获得电压信号；
电平移位装置，用于将所述预译码装置输出的电压信号放大；
第一电流驱动装置，用于将所述电平移位装置放大的电压信号放大驱动给所述一个子存储阵列；
第二电流驱动装置，用于将所述电平移位装置放大的电压信号放大驱动给所述另一个子存储阵列；
所述第一电流驱动装置的驱动能力和第二电流驱动装置的驱动能力的比值，取决于所述一个子存储阵列行长度和所述另一个子存储阵列行长度的比值。
9.如权利要求8所述的系统级芯片，其特征在于，还包括第二存储阵列，所述第二存储阵列的初始列和所述第一存储阵列的初始列位于同一列或所述第二存储阵列的末尾列和所述第一存储阵列的末尾列位于同一列；以及
所述第二存储阵列自身唯一对应有独用行译码装置，所述独用行译码装置用于对该第二存储阵列进行行译码，且与所述公用行译码装置处于同一列；
所述列译码装置还用于对所述第二存储阵列进行列译码。
10.如权利要求8所述的系统级芯片，其特征在于，所述第一存储阵列有多个，且各个第一存储阵列均一一对应有公用行译码装置；以及
所有公用行译码装置位于同一列。
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