CN100476986C - 动态列块选择 - Google Patents

Abstract

用于存储单元的一个阵列的各列的选择电路，用来保持该存储单元的读出或写入数据。该存储单元可以是多状态存储单元。有一个移位寄存器链，其具有用于该阵列的各列的一个级。一选通脉冲被移位而通过该移位寄存器。伴随着每一时钟，该选通脉冲依次指向并启动一个不同的选择电路。然后由该选通脉冲启动了的该特定的选择电路将执行某一功能。在读出模式中，为从该集成电路中读取，所选的选择电路将发送所储存的信息到输出缓冲器。而当在编程模式中，所选的选择电路将从一输入缓冲器接收数据。该数据将被写入一个存储单元。

Description

动态列块选择

技术领域

本发明涉及非易失性可擦可编程存储器，更具体地说，本发明涉及对于此类存储器的读取和写入的技术。

发明背景

存储器和贮存器技术是推动信息时代发展的关键技术领域之一。随着因特网、万维网(WWW)、无线电话、个人数字助理、数码相机、数码便携摄像机、数字音乐播放器、计算机、网络等的飞速发展，我们不断要求有更好的存储器和贮存器技术。非易失性存储器是其中一种典型的存储器。即使在移除电压时，一个非易失性存储器也能保存它的存储内容或状态。一些非易失性可擦可编程存储器的类型包括闪存(Flash)、EEPROM、EPROM、MRAM、FRAM、铁电存储器和磁存储器。一些非易失性可擦可编程贮存器的类型包括压缩闪存(CF)卡、多媒体卡(MMC)、闪存PC卡(如ATA闪存卡)、智能媒体卡(SmartMedia Card)和记忆棒。

一种广泛使用的半导体记忆贮存单元的类型是浮动栅存储单元。浮动栅存储单元的一些类型包括闪存、EEPROM和EPROM。可将这些存储单元配置或编程为所需的配置状态。特别地，通过在闪存存储单元的浮动栅上放置电荷或从上除去电荷，可将该存储器设置成两个或多个贮存状态。一种状态是擦除状态，而它可以有一个或更多的编程状态。而作为另一可选的方式，由于所采用的技术和术语的不同，它也可以有一个编程状态及一个或更多的擦除状态。一个能使用的闪存存储单元至少呈现两种二进制状态，即一个0状态和一个1状态。一个闪存存储单元也可以存储多于两个的二进制状态，如00、01、10或11；可以称这种能存储多个状态的单元为多状态存储单元。该单元可以具有多于一个的编程状态。如果一种状态是擦除状态(00)，那么即使实际的状态编码可能不同，而该编程状态将会是01、10和11。

尽管在非易失性存储器方面取得了成功，但是仍旧需要进一步提高这项技术。而我们期望提高的是这些存储器的存储密度、速度、耐久性和可靠性。减小其能量消耗也是所期望的。

正如我们所见，改善非易失性存储器的操作是需要的。特别是，通过使用存储单元的动态列块选择技术，将减少在集成电路的操作中的噪声，并使得该集成电路的操作更加可靠。而且，该技术还将减小块选择电路的面积，这能降低其制造成本。

发明内容

本发明提供一种访问分配给存储单元的一个阵列的列的选择电路的技术，其用来保持读取或写入该存储单元的数据。该选择电路可被闭锁。在一个特别实施例中，该存储单元是多状态存储单元。有一个用作一指针的移位寄存器，其对于该阵列的每个列块都具有一个级。一个选通脉冲通过该移位寄存器移位。该选通脉冲伴随每一时钟脉冲依次指向并启动一个不同的电路。由该选通脉冲启动特定的选择电路，于是执行一特定的操作。在一读取模式中，该所选的选择电路将所存储的信息通过一输出线路传输至一输出缓冲器，其用于从该集成电路输出。而在一编程模式中，该所选择的选择电路将从一输入缓冲器接收数据。该数据将被写入一个存储单元。

在一个特别实施例中，本发明是一个包括许多按行与列排列的非易失性存储单元的集成电路。许多读/写电路连接于存储单元阵列的这些列上。在一个实施例中，一个读/写电路包括一个读出放大器电路。许多第一闭锁电路连接于这些读/写电路的相同置位和一第一I/O线。许多第二闭锁电路连接于一个或多个读出放大器和一第二I/O线。有一个包括许多移位寄存器级，用作指针的移位寄存器链。每个级具有一个数据输入端和一个数据输出端。每个级具有一个时钟输入端。每个移位寄存器具有连接于前一个移位寄存器的输出端的输入端和连接于下一移位寄存器的输入端的输出端。

因此，这些单元是浮动栅设备。浮动栅设备的一些例子有闪存、EEPROM或EPROM存储单元。可以使用一对交叉耦合逆变器来实现第一闭锁。也可以使用一对交叉耦合逆变器来实现第二闭锁。实现闭锁的其它技术可以是诸如使用其它的逻辑门，包括与非门和或非门。该移位寄存器的每个级可以是一个主从型寄存器。每个存储单元可以存储多个数据位。该存储单元可以是多状态存储单元。对于存储单元的一个列来说，第一闭锁电路中的一个和第二闭锁电路中的一个可以保持将要写入单个存储单元或从单个存储单元中读出的数据。该第一闭锁连接于第一I/O线和一个不同的读/写电路之间。此外，该第二闭锁连接于第二I/O线和与该读出放大器的第一闭锁相同的读/写电路之间。

第一和第二闭锁不是一个移位寄存器的一部分。第一闭锁不形成一个移位寄存器。第二闭锁也不形成一个移位寄存器。所以，数据不是以从一个第一闭锁电路到另一个第一闭锁电路的方式串行通过的。数据也不是以从一个第二闭锁电路到另一个第二闭锁电路的方式串行通过的。

在另一个实施例中，本发明是一种操作集成电路的方法。其中提供一第一闭锁，用于保持与存储单元的第一列相关联的数据。提供一第二闭锁，用于保持与存储单元的第二列相关联的数据。提供一移位寄存器，其具有第一级，第一级具有与该第一闭锁的一启动输入端连接的一输出端；其具有和第二级，第二级具有与该第二闭锁的一启动输入端连接的一输出端。在移位寄存器的第一级中加载一选通位来启动第一闭锁和一I/O线的连接。时钟控制该移位寄存器以推进该选通位从该移位寄存器的第一级到第二级，以启动第二闭锁和该I/O线的连接。通过时钟控制该移位寄存器来断开第一闭锁与I/O线的连接。

通过下面的详细描述和对附图的考察，本发明的其它目的、方面和优点将变得清楚。所有附图中始终用相同的标记代表相同的部分。

附图简要说明

图1表示具有保持读出和写入存储器的数据的移位寄存器的一个集成电路。

图2表示一个主从寄存器的实现方式。

图3表示具有保持读出和写入存储器的数据的闭锁的一个集成电路。

图4表示一个闭锁的实现方式。

图5表示通过将一移位寄存器的第一级置为1，而将一第一数据闭锁连接至一I/O线。

图6表示通过将一移位寄存器的第二级置为1，而将一第二数据闭锁连接至一I/O线。

图7表示具有多个输入线路和单个输出线路的本发明的一个实施例。

图8表示具有单个输入线路和单个输出线路的本发明的一个实施例。

具体实施方式

以下描述能供给包括非易失性可擦可编程存储单元的非易失性贮存器的集成电路。许多类型的集成电路具有非易失性存储单元，包括存储器、微控制器、微处理器和可编程逻辑电路。非易失性存储集成电路可以与另一个非易失性存储集成电路组合而形成大的存储器。非易失性存储集成电路也可以与其它集成电路或组件结合，如控制器、微处理器、随机访问存储器(RAM)或I/O设备，而形成一个非易失性存储系统。在第5602987号美国专利中论述了一个闪存EEPROM(Flash EEPROM)系统的例子，通过引用，其连同本申请中引用的所有参考文献成为一个整体。

在第5095344、5270979、5380672、5712180、6222762和6230233号美国专利中对非易失性单元和贮存器作了进一步论述，它们通过引用而成为一个整体。

非易失性贮存器或存储器单元的一些类型有闪存、EEPROM和EPROM。还有许多其它类型的非易失性存储技术，如同其它技术一样，本发明也可应用于这些技术。其它的非易失性技术的一些例子包括MRAM和FRAM单元。本专利申请论述的是应用于闪存或EEPROM技术的本发明的一些特别实施例。然而，该论述所展示的仅仅是实施本发明的一个特别实例，而这并不是表示本发明仅仅局限于闪存或EEPROM技术。

图1显示了具有存储单元101的存储集成电路。该集成电路可以是一个存储器，如闪存芯片，也或者是一个内置存储部分的集成电路，如一个ASIC或具有存储器的微处理器。该存储单元储存二进制信息。在一个特别实施例中，该存储单元是非易失性存储单元。一些非易失性存储单元的例子是浮动栅单元，它包括闪存、EEPROM或EPROM单元。这些存储单元以行与列的阵列方式排列。它可以是任何数目的行与列。读/写电路106与存储单元的各列相连。在一个实施例中，对于每一列存储单元都有一个读/写电路。在另一实施例中，存储单元的两个或更多的列可以共用一个读/写电路。用读出放大器读取该存储单元的状态。为了在存储单元中写入或储存数据，该读出放大器也可与其它电路组合。这里的组合指的是作为一个读/写电路的组合。

在一个特别实施例中，该存储单元是多状态存储单元，每个单元能够储存多个数据位。在图1中，该存储单元储存两个数据位。选择这种双位存储单元是为了解释本发明的原理。多状态存储单元可以存储多于两个的数据位，如三个、四个或更多。

图1显示了四个移位寄存器109、114、119和122。每个移位寄存器级具有一个输入端IN和一个输出端OUT。使用一个时钟输入，即输入CLK来控制数据的时钟输入和输出。该时钟输入连接至所有寄存器。

该移位寄存器的一个具体电路实现方式的例子在图2中显示。这就是公知的主从寄存器。也可以用其它电路实现寄存器。输入端202是连到移位寄存器的输入端，或是连接于前一个移位寄存器级的输入端。输出端206是连到移位寄存器的输出端，或是连接于下一个移位寄存器的级的输出端。

每四个移位寄存器中都具有一个与一特定读-写(RW)电路相关联及相连接的寄存器。每个读-写电路包括用于读取存储单元的状态的电路和将数据写入存储单元的电路。该电路作为一个单独区块显示，但也可以绘制成两个区块，一个用作写入电路而另一个用作传感电路。传感电路的一个例子是读出放大器(SA)电路。也就是说，每个读-写电路具有四个寄存器与之相关联。这些寄存器中的两个用于保持将被写入存储单元的数据。为提高性能，两个寄存器用于在进行编程时加载将被写入的新数据。例如，寄存器109和114可用于保持写入数据，而寄存器119和122可用于加载写入数据。该写入数据是使用IN串行流入该移位寄存器的，然后使用读-写电路(即写入电路)将它写入存储单元。使用该读-写电路(即读出电路或读出放大器)从存储单元中读出数据。在该移位寄存器中，该读出放大器可以并行读取和并行转储数据。

对于每个单元保持多于两个位的存储单元，每个附加位还将需要附加一个寄存器。例如，对于每个单元三位来说，将需要附加两个寄存器。三个寄存器用于读取数据，三个寄存器用于写入数据。

图1的实施例显示了用于加载/卸载和实际读写数据的寄存器的一个独立的置位。在其它实施例中，可以共用寄存器的一个置位来加载和写入或读取和卸载数据；这样将会节约集成电路的面积。然而，通过使用寄存器的独立的置位来加载和写入或读取和卸载，可以提高性能，因为这样可以在同一时刻进行不同类型的操作。此外，在另一可选实施例中，具有独立的时钟，如读取时钟和写入时钟，用于读和写寄存器。这就可以允许数据单独输入至该分别读写数据移位寄存器。

由于数据位是通过时钟控制进入移位寄存器或从移位寄存器输出，依赖于特定的数据模式，可能存在相当量的开关噪声。例如，该数据模式是一连串交替的0和1(即01010101…0101)，这就会产生大量的开关噪声，因为每个时钟都会发生整列转换。且噪声更依赖于同一时刻移位寄存器的开关切换数目。

对图1中显示的方式总括起来说，该电路通过移位寄存器的方式来储存和传输数据：在读取模式，传感电路或读出放大器将数据转储入移位寄存器，然后数据从中流出。在编程过程中，数据移位进入并储存入这些移位寄存器。移位寄存器是由两个闭锁形成的，一“主”和一“从”。移位数据使之穿过主与从时，依赖于数据模式的不同会产生许多噪声。例如，如果数据大多是交替出现的0和1，那么上千的主和从将切换他们的输出。

图3显示了用于在存储单元301中写入数据的集成电路的另一个电路设计。该设计需要更小的集成电路面积且能够比图1产生更少的噪声，特别是对于高密度、多状态存储单元。该集成电路可以是诸如闪存芯片的存储器，或者是内置存储部分的集成电路，如一ASIC或具有存储器的微处理器。该存储器储存二进制信息。在一个特别实施例中，该存储单元是非易失性存储单元。一些非易失性存储单元的例子有浮动栅、闪存、EEPROM或EPROM单元。这些存储单元以行与列的阵列方式排列。它可以是任何数目的行与列。

读-写电路(RW)306与存储单元的各列相连。在一个实施例中，对于每一列存储单元都有一个读-写电路。在另一实施中，存储单元的两个或更多的列可以共用一个读-写电路。该读-写电路用于读取该存储单元的状态。该读-写电路也可用于写入或将数据储存入该存储单元。如上所述，该读-写电路可以包括读出放大器电路。

在一个特别实施例中，该存储单元是多状态单元，其每个单元能够储存多个数据位。正如图1中的实施例，作为一个实施的样例，图3中的存储单元301是双位多状态存储单元。选择该双位存储单元是为了解释本发明的原理。多状态存储单元可以储存多于两个的数据位，如三个、四个和更多。并且本发明的原理也可以应用。随着单个的多状态单元所能储存的数据位的增加，图3的构造的优点超过图1的地方也更加突出。

与每个读-写电路相关联及相连接的有临时储存电路或四个数据闭锁306、309、314和322。该临时储存电路可以是任何用于存储单元的数据保持电路。在一特别实现方式中，该临时储存电路是闭锁。然而也可以用其它类型的逻辑电路。该连接没有示出。每个闭锁连接于四个输入线333、336、338和340中的一个，这些输入线是用于将数据输入闭锁的。基于每个闭锁(未示出)的一个ENABLE(启动)信号输入，将数据加载入一特定的闭锁。当对于一个特定闭锁声明一LOAD(加载)信号(低态有效或高态有效)时，便加载该闭锁。

在该图中，显示的输入线是在闭锁的上方通过的。它们也可在该闭锁的旁边通过。而且，在本发明的其它实施例中，也可以只有单个的输入线，数据是从该输入线串行移入该闭锁的。

在图4中显示了一个闭锁的一个特别的实现方式的例子。也可以用其它的电路实现闭锁。输入端402是该闭锁的输入端，将与输入线相连。该ENABLE(启动)信号连接于通道晶体管或通道门，该通道晶体管或通道门能使数据与输入端连接或断开。该闭锁电路包括一个交叉耦合逆变器来保持数据。该闭锁还连接于读-写电路，以使该数据能从电路间通过(例如通过使用通道晶体管408的方法)。该闭锁还通过一通道晶体管413连接于输出端。也可采用其它可能的实现方式。例如，可使用一输入/输出(I/O)线，这样就只需要两个通道晶体管了。可用单个的通道晶体管连接闭锁与该I/O线。而且，可以用其它的逻辑门来取代逆变器，如与非门、或非门、异或门、与门、或门以及它们的组合。

如图2中所示，注意到该电路包括一主从寄存器的半个电路。一主从寄存器的主部是一个闭锁，而其从部是另一个闭锁。

该实现方式还显示了一个NMOS或N沟道通道晶体管。形成通道门有多种方式，可以采用其中任何一种技术。例如，可能采用一个CMOS通道门。一个CMOS通道门包括并联的NMOS和PMOS晶体管。还可以采用高电压通道门。例如，通过在其门极或控制电极上置一高于VCC的高电压来启动或打开(或置为开状态)一高电压NMOS通道门。通过在其控制电极置一VSS或接地来将一NMOS通道门关闭或置为关状态。

图3中的电路还包括一个移位寄存器346，其对于每个读-写电路都有一个级。该移位寄存器与图1中的一个移位寄存器相似。每个移位寄存器级的输出端都连接于特定的与该级相关联的闭锁的ENABLE信号输入。

在该特别实施例中，每个读-写电路连接并有与之相关联的四个闭锁。这些闭锁中的两个用于保持将被写入存储单元的数据，两个闭锁用于加载将在下一写循环中被写入闭锁的数据。例如，闭锁309和314用于保持数据，而闭锁317和322用于保持加载的新数据。因此，在写入模式的过程中，两个闭锁用于保持和卸载当前数据，同时在另外两个闭锁中准备新数据。

写入数据通过合适的输入线输入到该闭锁中，然后使用合适的读写电路写入该存储单元。从该存储单元中读出数据是使用了读出放大器，并将数据储存入该闭锁。该读出数据通过合适的输出线从该闭锁中输出。该闭锁与读-写电路之间的连接线和输出线一样，都没有在图中示出。

数据是使用输入线从闭锁中每次一个的输入的。它是使用一ENABLE信号完成的，所以与读-写电路或在阵列中的列相关联的闭锁与输入线是一次次的相连接的。用于闭锁的ENABLE信号是来自于移位寄存器。该移位寄存器以这样一种数据模式(高逻辑状态有效的)加载，即除了有一个1，其它都是0(如0001000000)。该1位被称为选通位。例如，与第一列相关联的移位寄存器具有一个1，而该寄存器的其余位都保持为0。该1位连接于用于第一列的闭锁的ENABLE输入，它将一个或更多的该闭锁连接至I/O线333、336、338和340。数据可以从该第一列中读出或写入。而连接于移位寄存器的输入端连接至0且该移位寄存器是时钟控制的。该1位传播至下一移位寄存器级。该1位连接于用于第二列的闭锁的输入端，并将这些闭锁连接至I/O线。该操作一直持续到所要的数据从闭锁中读出或写入。

图5和6更清楚的显示了闭锁和移位寄存器的操作。在图5中，第一移位寄存器有一个1；与该移位寄存器和列相关联的数据闭锁连接于I/O线。在图6中，时钟控制该移位寄存器，使下一移位寄存器具有该1，与该移位寄存器和列相关联的数据闭锁连接于I/O线。

也可将该电路设计成用于低态有效LOAD(加载)信号方式。则该移位寄存器将具有一个0而其余皆为1(如1110111111)，以启动该特定的闭锁。

对于每个单元保持多于两位的多状态(或多位)存储单元来说，对每个附加位都需要一附加的闭锁。例如，对于每个单元三位的情况，就要附加两个闭锁。三个闭锁用于输出数据、三个闭锁用于准备数据，或者三个用于写、三个用于下一循环输入新数据。只需要一个移位寄存器来提供一启动信号。

图3的实施例显示了用于移入或移出(加载/卸载)和实际操作的闭锁的一个独立的置位。在其它实施例中，可以共用寄存器的一个置位来顺次的进行移位；这样将会节约集成电路的面积。然而，通过使用寄存器的独立的置位来读出和写入，可以提高性能，因为这样可以在同一时刻输入和输出两种类型的数据。

与图1相比，为得到相同的功能，图3中的电路需要的集成电路的面积更少。而且，随着每个存储单元中储存的数据位的数目的增加，所节约的集成电路的面积也会增大。这是因为一个闭锁约占了一个主从寄存器的面积的一半。对图1来说，每一列所用的闭锁的数目由每列A＝d*4给出，其中d是单个存储单元中所存储的数据位的数目。对图3来说，每一列所用的闭锁的数目由每列B＝d*2+2给出。下面的表格总结了根据闭锁数目节约的集成电路的面积。正如我们所见，随着d的增加，B增加的方式比A增加的方式更节约集成电路的面积。而且根据列的数目还可以进一步节约集成电路的面积。

表

d每个单元的位数目	A使用移位寄存器的闭锁数目	B使用动态列块选择的闭锁数目
			2	8	6
3	12	8
			4	16	10
5	20	12
			6	24	14
7	28	16
			8	32	18

图3的方式超过图1的另一优点是在所产生的噪声量的减少方面。当通过移位寄存器传播一个1(在低态有效是为0)以启动闭锁的一个置位时，每个时钟只切换一个位。而且，在同一时刻只有一个闭锁的置位连接到I/O线。所有这些都对在从存储单元输入和输出数据时产生的噪声量的减小有贡献。由于这能使数据较不易受噪声的破坏，该集成电路的可靠性得以提高。

对图3中的方式总括起来说，数据储存在闭锁中，而不是在移位寄存器中。附加于该闭锁的有一主从移位寄存器链。移位一选通脉冲穿过这些寄存器并依次的，随着每一时钟脉冲而指向一不同的闭锁。于是该特定的闭锁连接至一输入或一输出线。所以，在读取模式时，所选择的闭锁将发送所储存的信息到输出缓冲器，而在编程模式时，所选择的闭锁将从输入缓冲器中接收数据。

从每个单元两位开始，图3的方式可以节约面积。在图1的方式中，使用了四个主从寄存器或八个闭锁的一个置位。用两个设置/重置寄存器(四个闭锁)储存读或编程的数据，且用两个设置/重置寄存器在串行写入时按数据移位，其提供了改进的性能。

在图3的方式中，只有六个闭锁是必需的：两个闭锁(移位寄存器)用于移位选通脉冲。两个闭锁用于储存老数据，和两个闭锁用于加载新数据。

而且，图3的电路相比较而言是很平静的：一个时钟信号和一个闭锁输出切换(用于选通)加两个用于驱动的I/O线，而作为比较，图1中在同一时刻的六个时钟信号和上千个闭锁切换。

本发明有许多可能的实施方式，其中一个实施例采用一个组合的输入/输出(I/O)线来向/从闭锁输入/输出数据。也可以每个闭锁具有一个I/O线或者两个或更多的闭锁具有一个I/O线。例如，可以由四个闭锁共用一个I/O线。或者可以是四个I/O线和四个闭锁。

图7显示了本发明的另一实施例的细节。它具有分别用于四个闭锁306、309、314和322的四个输入线333、336、338和340。还具有一单个的输出线711。当使用从移位寄存器的ENABLE信号来启一个特定的闭锁列时，输入线上的数据分别连接并储存入一个闭锁。为了将数据写入存储单元，这些闭锁中的数据可以连接至读-写电路106。

该实现方式包括一单个的输出线，它从闭锁中输出数据。另一实施例可以具有四个输出线，每个闭锁有一个。然而，含有更多的线很影响小片尺寸，而更少的线则产生更致密的设计。

图8显示了本发明的另一实施例。只有一单个的输入线708，其由四个闭锁306、309、314和322共用。从输入线来的数据可被传输到每个闭锁。相比较于图7中的实现方式，因为图8中只有一单个的输入线，该实现方式能提供更加致密的设计。

正如这些特别实施例所阐述的那样，本发明可作多种变化。例如，可以将单个I/O线用于两个或更多闭锁。可以用单个I/O线用于每个闭锁。可以将单个输入线用于两个或更多闭锁。可以用单个输入线用于每个闭锁。可以将单个输出线用于两个或更多闭锁。可以用单个输出线用于每个闭锁。而这些实施例中的每一个可以与其它的组合。例如，可以是一个输出线和一个输入线。可以是一个输入线和四个输出线。

为了解释和描写的目的，已经展示了本发明的具体描述。但这并不意指已经彻底的描述了本发明，或者本发明只局限于所描述的具体形式，从上面的教导可对本发明作许多改进和变化。选择并描述这些实施例是为了最大程度的解释本发明的原理和其实际应用。该描述能够使本领域的技术人员以各种实现方式及各种适于特定用途的改进方式来最好的利用和实践本发明。本发明的范围将在下面的权利要求中加以定义。

Claims (22)

1.一种集成电路，包括：

多个以行与列排列的可再编程非易失性存储单元；

多个连接于存储单元列的编程电路；

多个连接于存储单元列的读出放大器；

第一多个能够临时储存数据且连接于该编程电路的闭锁电路；

第二多个能够临时储存数据且连接于传感电路的闭锁电路；

一个连接于该第一多个闭锁电路的输入电路；

一个连接于该第二多个闭锁电路的输出电路；和

一个移位寄存器，包括多个移位寄存器级，其中每一级都具有一个连接至一个时钟信号的时钟输入，以在连续的时间中启动该第一及第二多个闭锁电路中的不同闭锁电路各自与该输入及输出电路的连接。

2.如权利要求1所述的集成电路，其中该存储单元是浮动栅、闪存、EEPROM或EPROM的存储单元。

3.如权利要求1或2所述的集成电路，其中该第一多个闭锁电路由一对交叉耦合逻辑门组成。

4.如权利要求1或2所述的集成电路，其中该第二多个闭锁电路由一对交叉耦合逆变器组成。

5.如权利要求1或2所述的集成电路，其中该移位寄存器的每一级由一个主从寄存器组成。

6.如权利要求1或2所述的集成电路，其中每个存储单元都储存多个数据位。

7.如权利要求1或2所述的集成电路，其中每个存储单元至少储存一位信息。

8.如权利要求1或2所述的集成电路，其中该存储单元是双状态存储单元。

9.如权利要求1或2所述的集成电路，其中该存储单元是多状态存储单元。

10.如权利要求1所述的集成电路，其中任一闭锁电路能临时储存一位信息。

11.如权利要求10所述的集成电路，其中该移位寄存器的每一级可以将一个输入电路连接至该闭锁电路的任何部分。

12.如权利要求10所述的集成电路，其中该时钟控制的指针式移位寄存器的每一级可以将一个输出电路连接至该闭锁电路的任何一个或其部分。

13.如权利要求1或2所述的集成电路，其中可分配多状态闭锁电路的组合以储存多位信息。

14.如权利要求13所述的集成电路，其中该时钟控制的指针式移位寄存器的每一级可以将一个输入电路连接该闭锁电路的任何一个或其部分。

15.如权利要求1或2所述的集成电路，其中该第一多个闭锁电路中的一者和该第二多个闭锁电路中的一者保持将被写入用于一列存储单元的单个存储单元的数据。

16.如权利要求1或2所述的集成电路，其中该第一多个闭锁电路中的一个和该第二多个闭锁电路中的一个保持用于一列存储单元的从单个存储单元读出的数据。

17.如权利要求1或2所述的集成电路，其中数据不是从该第一多个闭锁电路中的一个至位于不同列中的该第一多个闭锁电路中的下一个串行的通过。

18.如权利要求1或2所述的集成电路，其中该第一多个闭锁电路不是一移位寄存器的一部分。

19.一种操作一集成电路的方法，该集成电路包括一个以行与列排列的可再编程非易失性存储单元阵列，该方法包括：

提供一第一多个闭锁，该第一多个闭锁经连接以在对该列的存储单元编程期间向其提供数据；

提供一第二多个闭锁，该第二多个闭锁经连接以在读取该列的存储单元期间自其接收数据；

提供一移位寄存器，其具有多个移位寄存器级，单个级的输出启动该第一及第二多个闭锁中的相应闭锁；

将一选通位加载至该移位寄存器的第一级；和

时钟控制该移位寄存器以从其级到级的推进该选通位，借此顺次启动该第一及第二多个闭锁。

20.如权利要求19所述的方法，其中每个存储单元存储多个数据位。

21.如权利要求19所述的方法，其中该存储单元是多状态存储单元。

22.如权利要求19所述的方法，其进一步包括：

通过时钟控制该移位寄存器以断开该第一闭锁与一输入线的连接。

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