TW580702B - Dynamic column block selection - Google Patents

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Description

580702 A7 B7___ 五、發明説明（1 ) 發明背景 本發明有關非揮發性的可拭除可程式規劃記憶體，並且 更特別地是有關用於拭除、程式規劃.、或讀取這些類型 的記憶體的技術。 記憶體和儲存為啟用資訊時代成長的主要技術領域之 一。隨著該網際網路、全球資訊線（World Wide Web) (WWW)、無線電話、個人數位助理、數位照相機、數位攝 影機、數位音樂播放器、電腦、網路等的迅速成長，持 續需要更好的記憶體和儲存技術。一特別類型的記憶體為 非揮發性記憶體。即使移除電源，一非揮發性記憶體也能 保持其記憶或已儲存狀態。某些種類的非揮發性可拭除可 程式規劃記憶體包括快閃記憶體（Flash)，電可拭除可程式 規劃唯讀記憶體（EEPROM)，可拭除可程式規劃唯讀記憶體 (EPROM)、磁阻隨機存取記憶體（MRAM)、鐵電記憶體 (FRAM)、鐵電、和磁性記憶體。某些非揮發性儲存產品， 包括CompactFlash(CF)卡、多媒體卡（MMC)、快閃週邊元件 卡（Flash PC cards)(例如，ΑΤΑ快閃卡）、SmartMedia卡、和記 憶組。 一廣泛被使用的半導體記憶體儲存單元類型為浮點閘 極記憶體單元。某些種類的浮點閘極記憶體單元包括快閃 記憶體（Flash)、電子式可拭除可程式規劃唯讀記憶體 (EEPROM)，和可拭除可程式規劃唯讀記憶體（EPROM) 〇該 記憶體單元可被建構成或程式規劃為一較偏好的架構狀 態。特別是電荷被放置在一快閃記憶體單元的浮點閘極， -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580702
或是從一快閃記憶體單元的浮點閘極中移除，以使該記憶 體成為二個以上的已儲存狀態。一狀態為一已拭除狀態了 並且可能有一個以上的已程式規劃狀態。或者，視該二術 和術語而定，可能是一已程式規劃狀態和一個以上的已拭 除狀態。可使用一快閃記憶體單元代表至少二個二進位狀 態，一個〇或一個1。一快閃記憶體單元可儲存二個以上的 二進位狀態，例如一個〇〇、01、10或u ;此單元可儲存多 重狀態，並可為視為一多態記憶體單元。該單元可具有一 個以上的已程式規劃狀態。雖然該狀態的實際編碼可能會 變動，但若一狀態為已拭除狀態（00)，則該已程式規劃狀 態將會是01、10和11。 儘管非揮發性記憶體很成功，仍持續需要改良該技術。 偏好改良這些記憶體的密度、速度、耐久性和信賴性，並 減少電力消耗。 如所看到的，需要改良非揮發性記憶體的操作。特別是， 經由使用該記憶體單元的動態行區塊選擇技術，將降低該 積體電路操作中的雜訊，而使該積體電路的操作更受到信 賴。此外，該技術也減少該區塊選擇電路所需的面積，因 而減少製造成本。 發明概要 本發明提供一種存取選擇電路的技術，該電路被指派給 記憶體單元陣列的行，以保留讀取或要被寫入該記憶體單 元内的資料。該選擇電路可為鎖存器。在一特定具體實施 例中，該記憶體單元為多態記憶體單元。一移位暫存器， -5 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公») 裝 訂 f 580702 A7
做為一指標，具有一供該陣列 脈衝經由此移位暫存器移位。 循序啟用不同的電路。然後， 電路會執行某一操作。在一讀 將所儲存資訊從積體電路輸出 緩衝器。並且在程式規劃模式 將從一輸入緩衝器接收資料。 元内。 的每一行使用的階。一選通 該選通在每一個時脈指向並 已被該選通啟用的特定選擇 取模式，該選定的選擇電路 (經由一輸出線）移轉至輸出 的同時，該選定的選擇電路 此資料將被窝入一記憶體單 在-特定具體實施例中，本發明為一積體電路，其包括 以行列方式排列的許多非揮發性記憶體單元。許多讀取/ 寫入電路被連接至記憶體單元的許多陣列行。在一具體實 施例中，一讀取/寫入電路包括一感應放大器電路。許多第 一鎖存電路被連接至同一組讀取/寫入電路和一第一輸入/ 輸出線。許多第二鎖存電路被連接至一個以上的感應胃放大 器和一第二輸入/輸出線。有一移位暫存器鏈包括許多移位 暫存器階，當作指標。畢階有一資料輸入和一資料輸出。 每階有一時脈輸入。每個移位暫存器部有自己的輸入以連 接至先前的移位暫存器輸出，且該輸出連接至下一個移位 暫存器輸入。 據此’那些早元為洋點閘極裝置。快閃記憶體、電子式 可拭除可程式規劃唯讀記憶體（EEPROM)、或可拭除可程式 規劃唯讀記憶體（EPROM)記憶體單元為浮點閘極裝置的某 些範例。使用一對交叉摘合反相器，將可實現該第一鎖存 器。使用一對交又耦合反相器，也可實現該第二鎖存器。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580702 A7 B7
五、發明説明（4 也可使用其它實現一鎖存器之技術，例如使用其他的邏輯 問（包括細冲眶）。該移位暫存器的每階可為一主從類 生的暫存器。每一個記憶體單元可儲存複數個位元的資 料7該記憶體單元可為多態記憶體單元。該第一鎖存電路 中之和第二鎖存電路中之一可保留要窝入單一記憶體單 元或從單一記憶體單元讀取的資料，該記憶體單^ =二 =。該第一鎖存器係連接於該第一輸入/輸出線和一不同的 項取/寫入電路之間。此外，第二鎖存器係連接於第二輸入 /輸出線和讀取/寫入電路之間（與該感應放大器中之」的 第一鎖存器的讀取/寫入電路相同）。 該第一和第二鎖存器並不屬於一移位暫存器的一部份。 孩第一鎖存電路和第二鎖存電路無法形成一移位暫存器。 因而：貝料並非連續地從數個第一鎖存電路中的一個傳送 至下一個。資料也並非連續地從數個第二鎖存電路中的一 個傳送至下一個。 在另具體貫施例中，本發明提供一種積體電路操作方 法。提供一第一鎖存器，以保留與記憶體單元第一行有關 的貝料。提供一第二鎖存器，以保留與記憶體單元第二行 有關的資料移位暫存器，包括一第一階，具有一輸出 連接至該第一鎖存器的一啟用輸入；以及一第二階，具有 輸出連接至該第一鎖存器的一啟用輸入。將一選通位元 載入該移位暫存器的第一階，以啟用將該第一鎖存器連接 至一輸入/輸出線。該移位暫存器係與時脈同步，以將該選 通位元從移位暫存器的第一階向前推進至第二階，而啟用 580702 五、發明説明（5 ) 將該第二鎖存器連接至輸入/輸出線。一旦同時脈該移位暫 存器，該第一鎖存器至輸入/輸出線的連接會被停用。 一旦考慮以下詳細說明和附圖之後，本發明之其它目 標、特色、和優點將變得很明顯，其中在所有圖式内^相 同的參考稱呼代表相同的特色。 圖式簡單說明 、*圖1圖示一積體電路，具有移位暫存器，用於保留要被 讀取和寫入該記憶體内的資料； 圖2圖示一主從式暫存器之實現； 圖3圖示一積體電路，具有鎖存器，用於保留要被讀取 和寫入該記憶體内的資料； 圖4圖示一鎖存器的實現； 圖5圖示將-第一資料問連接至一輸入/輸出線，透過將 一個1放在一移位暫存器的一第一階； 一個1放在一移位暫存器的一第二階； 圖7圖示本發明之—具體實施例，具有多重輸入線和 一輸出線； 圖8圖示本發明之一具體實施例，具有單_輸人線和 一輸出線。 圖6圖示將一第二資料閃連接至該輸入/輸出線，透過將 單 單 詳細說明 積體電路提供非揮發性儲存，包括非揮發性可拭除可程 式規劃記憶體單元。積體電路(具有非揮發性記憶體單元) 有許多種，包括記憶體、微控制器' 微處理器和可程式邏 8 - 本纸張尺度適用中國國豕操準(CNS) A4規格(2i〇X297公爱) 580702 A7 B7 五、發明説明（6 ) 輯。非揮發性記憶體積體電路可結合其它非揮發性記憶體 積體電路，而形成較大的記憶體。該非揮發性記憶體積體 電路也可結合其它積體電路或元件，例如控制器、微處理 器、隨機存取記憶體（RAM)、或輸出/輸入裝置，以形成一 非揮發性记憶體系統。一快閃電子式可拭除可程式規劃唯 4元憶體（EEPROM)系統之範例在美國專利第5,6〇2,987號 中已加以說明，並與所有在此應用中所引述的參考文獻一 起以引用的方式併入本文。 在美國專利第 5,095,344，5,270,979，5,380,672 , 5,712，180， 6,222,762和6,230,233號中均有對非揮發性單元和儲存的進 一步討論，在此以引用的方式併入本文。 某些類型的非揮發性儲存或記憶體單元包括快閃記憶 體，電子式可拭除可程式規劃唯讀記憶體（EEPr〇M)和可拭 除可程式規劃唯讀記憶體（EPROM)。有許多其它類型的非 揮發性記憶體技術，並且本發明可應用至這些和其它技 術。其它非揮發性技術的某些範例包括MRAM和FRAM單 元。此專利應用討論本發明某些應用至快閃記憶體或電子 式可拭除可程式規劃唯讀記憶體（EEPROM)技術的特定具 體實施例。然而，此討論僅用於提供本發明應用之一特定 範例，並且未意圖將本發明限制只適用於快閃記憶體或電 子式可拭除可程式規劃唯讀記憶體（EEPROM)技術。 圖1圖示一具有記憶體單元1 〇 1的記憶體積體電路。該積 體電路可為一記憶體，例如一快閃記憶體晶片；或可為一 内建記憶體部份的積體電路，例如一 ASIC或具有記憶體的 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580702 A7 B7 五、發明説明（ 微處理器。該元憶體單元儲存二進位資訊。在一特定具體 實施例中’該此憶體單元為非揮發性記憶體單元。非揮發 性s己憶體單元之某些範例為浮點閘單元，包括快閃記憶 體，電子式可拭除可程式規劃唯讀記憶體（EEpR〇M)，或可 拭除可程式規劃唯讀記憶體（EPR〇M)單元。該記憶體單元 以行列陣列的方式排列。可能會有任何數目的行和列。讀 取/寫入電路106係耦合至記憶體單元的行。在一具體實施 例中，有一讀取/寫入電路，供記憶體單元的每一行使用。 在其它具體實施例中，一讀取/寫入電路可在二個以上的行 (在記憶體單元内）之間共享。使用感應放大器以讀取該記 憶體單元的狀態。該感應放大器也可與其它電路結合，以 裝 便將資料寫人儲存至該記憶體單元内。該組合被视為一 讀取/寫入電路。 訂 在一特定具體實施例中’該記憶體單元為多態單元每 個單元能儲存多位元資料。在圖卜該記憶體單元儲存二位 元的資料。選擇此雙位元記憶體單元以便解釋本發明原 理。多態!己憶體單元可儲存二位元以上的資 四，及更多位元。 一 線 圖1圖示四個移位暫存器，117,和122
移位暫存器階具有一輸入（IN)和一輸 I 铪入沾η去阶认 W W (或0UT)。使用Clk ==二使資料隨時脈進出於該暫存器。該時脈 輸係連接至所有的暫存器。 圖2圖示該移位暫存器之一特 實現為-主Η二 實現範例。已知該 實見為域式暫存器。也可使用其它用於暫存器的電路 -10 -
580702 A7 _________B7 五、發明説明（8 ) 實現。一輸入202為該輸入至移位暫存器，或被連接至該移 位暫存器的前一個階。一輸出2〇6為該輸出至移位暫存器， 或被連接至該移位暫存器的下一個階。 該四個移位暫存器中的每一個皆具有一暫存器，與讀寫 (RW)屯路有關，並連接至一特定讀寫電路。每一個讀窝電 路包括1買取1己憶體單元一狀態的電路，以及將資料寫入一 1己憶體單元的電路。該電路被圖示為一單一區塊，但也可 一刀為個S塊 用於該寫入電路而一用於該讀取電 路。讀取電路之一範例為一感應放大器（SA)電路。換句話 說，每一個讀寫電路具有四個相關的暫存器。使用這些暫 存詻中的二個暫存器，以保留要被寫入該記憶體單元内的 資料。使用二個暫存器以在程式規劃的同時載入該要被寫 入的新資料，而改良效能。例如，可能使用暫存器1〇9和i 14 以保留寫入資料，並且可能使用暫存器117和122以載入寫 入負料。使用IN，將該寫入資料連績地流入該移位暫存 器，再使用讀窝電路（亦即，窝入電路）寫入該記憶體罩元 内。使用該讀窝電路（亦即，讀取電路或感應放大器），將 來自忒C憶體單元的資料讀出，並儲存到該暫存器内。該 感應放大器可平行感應，並將資料平行倒入該移位暫存器 内。 對於每個單元保留二個位元以上的記憶體單元而言，會 有額外的暫存器供每一個額外的位元使用。例如，每個單 元有三個位元，則將會有額外的二個移位暫存器。三個暫 存器用於讀取資料，而三個暫存器用於寫入資料。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580702 A7
ι的具體實施例圖示用於載入/卸載及實際讀取和窝入 資枓的早獨—組暫存器。在其它具體實施例中，可共舌一 組暫存器，以處理載人和窝人或讀取和卸載：種_子因 而節省積體電路面積'然而，以個別的數組暫存器處理載 入和寫人或讀取和卸載，則將改良效能，因為此二操作可 同時產生。此外，在-替代具體實施例中，可能會有分離 的時脈，例如一讀取時脈和一窝入時脈，供該讀取和寫入 暫存器使1此法可讓資料獨立輸人至該個別的讀取 入資料移位暫存器内。 由於位7C係隨時脈進出該移位暫存器，视該資料的特定 模式而定，可能會有大量的交換式雜訊。例如，若該模式 為一串交替的0和1(亦即，01010101 〇1〇1)，則會產生許多 交換式雜訊，因為在每一個時脈皆會產生全軌跡暫態。2 且該雜訊進一步要視同時交換的移位暫存器的數目而定。 簡述爾1的方法，該電路透過移位暫存器儲存和移轉資 料。在讀取模式中，讀取電路或感應放大器將資料倒入移 位暫存器，然後資料流出。在程式規劃的期間，資料被移 位進入並儲存到這些移位暫存器中。移位暫存器係由二個 鎖存器所組成，一個"主要"和一個”從屬”。資料經由該主 要鎖存器移位進入或移位離開，並且視資料模式而定，該 從屬鎖存器會產生許多雜訊。例如，若資料大部份為交替 的0和1，則數千個主要和從屬鎖存器將據此交替其輸出。 圖3圖示另一電路架構，用於將資料讀取和寫入一積體 電路的記憶體單元301内。此架構需要較少的積體電路面 -12 - 本紙張尺度通用中國國家標準(CNS) A4規格(210X297公釐) 580702 五、發明説明（1〇 ) 積，並比圖1產生較少雜訊，特別對高密度的多態記憶體單 元而§。該積體電路可為一記憶體，例如一快閃記憶體晶 片；或可為内建有記憶體部份的積體電路，例如一特殊規 格積體電路（ASIC)或具有記憶體的微處理器。該記憶體單 元儲存二進位資訊。在一特定具體實施例中，該記憶體單 兀為非揮發性記憶體單元。某些非揮發性記憶體單元的範 例為浮點閘，快閃記憶體，或電子式可拭除可程式規劃唯 讀記憶體（EEPROM)單元。該記憶體單元係以行列陣列方式 排列。可為任何數目的行和列。 讀寫（RW)電路306係耦合至該記憶體單元的行。在一置 體實施例中，記憶體單元的每一行皆有一讀寫電路。在其 它具體實施例中，-讀寫電路可在二個以上的行（在記憶體 早兀中)内共享。使用該讀寫電路讀取記憶體單元的狀態。 孩讀寫電路也可用於將資料寫入或儲存至該記憶體單元 内。如上所述，該讀寫電路可包括感應放大器電路。 在-特定具體實施例中，該記憶體單元為多態單元，每 個單元能儲存多位元資料。就如圖用來做為範例具體實 施例-樣’圖3的記憶禮單元3〇1為雙位元的多位元記憶體 :疋。選擇此雙位元記憶體單元以便解釋本發明原理。多 紅憶體單元可儲存二位元以上的資料，例如三四和 =元：並且也可應用本發明原理。隨著可儲存在單一 多』早疋的位元數増加，圖3架構之優點（與圖i相較）也增 加0 有暫時性的儲存電路或四個資料問HU*，和
580702
3二=電路有關’並連接至每-個讀寫電路。該暫_ 的儲存电路可為任何用於保如 在-特定眘斑η 體早疋的資料的電路。 at# ί 時性的儲存電路為鎖存器。然而， 也可使用其它類型的邏輯。圖中並未顯示該連接。每_個 閃係連接至四條輸入線333 ’ 336，338，和34〇中之一。這 些輸入線為用於將資科輸人至該鎖存器n根據每—個 鎖^器（未顯示）的ΕΝΑΒ_號輸入，資料被載入一特定鎖
存為。王張-特定鎖存器之L0AD信號（低電位動作或高電 位動作信號）時，會載入該鎖存器。 裝 在该圖中，該輸入線係經過該鎖存器上方。也可經過該 鎖存器側。同時，在本發明之其它具體實施例中，可能只 有單一輸入線，而來自該輸入線的資料則連續位移至該鎖 存器内。 ’ 訂
線 一鎖存器之特定電路實現範例已圖示於圖4内。也可使 用其它用於一鎖存器的電路實現。一輸入4〇2為該鎖存器之 輸入，並將連接至一輸入線。該ENABLE信號係連接至一 通過電晶體或通過邏輯閘，允許資料連接至輸入402或從輸 入402不連接。此鎖存電路包括交叉耦合反相器，以保留資 料。該鎖存器也連接至該讀寫電路，以便資料可通過該電 路之間（例如透過使用通過電晶體408)。該鎖存器也經由一 通過電晶體413連接至輸出。還有其它可能的實現。例如， 可使用一輸入/輸出（輸入/輸出）線，故只需要該通過電晶體 402或413其中一個。該單一通過電晶體將鎖存器連接至 輸入/輸出線。此外，除了反相器，也可使用其他的邏輯閘， -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱） 580702 A7 B7 五、發明説明（12 ) 例如NAND(非及），NOR(非或），XOR(互斥或），AND(及）， 和OR(或）邏輯閘，及這些閘的組合。 請注意，如圖2所示，此電路包括一主從式暫存器電路 的一半。一主從式暫存器的主要部份為一鎖存器，而從屬 部份為另一鎖存器。 同時，該實現圖示一 N型金屬氧化物半導體（NMOS)或η 型通道通過電晶體。有許多方法可形成一通過邏輯閘，並 且可使用這些技術中的任何一個。例如，可使用一互補式 金屬氧化物半導體（CMOS)通過邏輯閘。一互補式金屬氧化 物半導體（CMOS)通過閘包括N型金屬氧化物半導體（NM0S) 和P型金屬氧化物半導體（PMOS)電晶體（以串聯方式連 接）。同時，也可使用一高電壓通過邏輯閘。例如，透過施 加一高壓（高於VCC)於其閘極或控制電極上，而啟用或開 啟用（或處於開啟用狀態）一高電位N型金屬氧化物半導體 (NM0S)通過閘。透過使一 N型金屬氧化物半導體（NMOS)通 過邏輯閘的控制電極位於VSS或接地，而關閉（或處於關閉 狀態）該通過閘。 圖3的電路尚包括一移位暫存器346，每一個讀寫電路皆 有一階。此移位暫存器類似圖1的移位暫存器。每一個移位 暫存器階的輸出係連接至與該階有關的特定鎖存器的 ENABLE信號輸入。 在此特定具體實施例中，每一個讀寫電路係被連接，並 具有四個相關鎖存器。使用這些鎖存器中的二個，以保留 要寫入該記憶體單元内的資料。使用二個鎖存器以載入該 -15 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580702 A7 B7 五、發明説明（13 ) 資料（在下一寫入週期中要寫入該記憶體單元内）。例如， 可能使用鎖存器309和314來保留寫入資料，並可能使用鎖 存器317和322以保留載入新資料。據此，在該讀取模式期 間，使用二個鎖存器以保留和卸載目前資料，而在另外二 個鎖存器中準備新資料。 經由適當的輸入線將該寫入資料輸入鎖存器内，然後使 用適當的讀窝電路窝入該記憶體單元内。使用該感應放大 器將來自記憶體單元的資料讀出並儲存於鎖存器内。使用 適當的輸出線將該讀取資料從鎖存器輸出。圖中並未顯示 出通訊線（在該鎖存器和讀寫電路以及輸出線之間）。 使用該輸入線將資料一次一個從鎖存器輸入。這係透過 使用一 ENABLE信號來達成，以便該鎖存器能以一次一個 的方式連接至該輸入線，該鎖存器與一讀寫電路或在該陣 列中的行有關。該鎖存器的enable信號來自移位暫存 2。以一模式載入該移位暫存器（對高電位動作邏輯而 。），該模式除了一個1之外全都是〇(例如，〇〇〇1〇⑼⑼…。 此位元可視為一選通位元。例如，與該第一行有關的移位 暫存器具有一個卜而其它的移位暫存器皆為〇。此丨係連接 至該第一行鎖存器的ENABLE輸入，將一個以上的這些鎖 存器連接至該輸入/輸出線333, 336, 338,和340。可將資 料讀取或寫入此行。該輸入至移位暫存器係連接至〇，並且 該移位暫存器已同時脈。該1傳遞至下一個移位暫存器階。 此1係連接至該第二行鎖存器的ENABLE輸入，將這些鎖存 器連接至該輸入/輸出線。此操作繼續，直到從該鎖^器=
裝
-16 - 580702 A7 _____B7 五、發明説明（14 ) " ' 一 "~ -- 取或寫入所要的資料為止。 圖5和6更清楚地圖示鎖存器和移位暫存器的操作。在圖 5,該第-移位暫存器具有一船；與該移位暫存器和 關的該資料閃被連接至輸入/輸出線。在圖6，該移位暫存 器已被同_，並且該下一個移位暫存器具有該ι;與該移 位暫存器和行有關的該資料閂被連接至輸入/輸出線。/ 該電路也可被設計用於一低電位動作l〇ad信號。然 後，孩移位暫存器將包括該特定鎖存器（要被啟用）的所有 的 1 和一個 0 (例如，111 〇 U 1111)。 對每個單元保留二個位元以上的多態（或多位元）記憶體 單元來說，每一個額外的位元將會有一額外的鎖存器 如，若每個單元有三個位元，則會有額外的二個鎖存器。 三個鎖存器用於輸出資料，三個鎖存器用於準備資料，或 三個用於寫人，三個用於輸人下—個週期的新資料。而提 供一啟用信號只需一個移位暫存器。 圖3的具體實施例圖示單獨一組鎖存器[用於移位進入 離開（載入/卸載）資料]及其實際操作。在其它具體實施= 中，可共享-組鎖存器以連績處理該移位，纟節省積體電 路的面積。然而，藉由具有個別組的暫存器（用於讀取和 入)，可改良效能，因為此二類型的資料可同時被輸入和輸 出0 與圖1相較’圖3的電路只需較少的積體電路面積 到相同的功能性。並且，隨著每個記憶體單元所儲存的位 疋數增加，該積體電路的面積節省也增加。這是因為一個 -17 -
580702 A7 B7 五、發明説明（15 ) ~" — 鎖存器大約佔據-主從式暫存器面積的一半。對圖^來說， 每行所使用的鎖存器數是由每行的A=d*4來決定，其中^為 儲存在單-記憶體單元内的位元數。對圖3來說，每行所使 用的鎖存器數則由B=d*2+2來決定。以下圖表係依鎖存器數 目來彙總該積體電路的面積節省。如所看到的，隨著· 加’方法B的積體電路面積節省比方法八多。並且，視行^ 而定，达可旎會有進—步的積體電路面積節省。 圖表 d A B 每個單元的位元數 使用移位暫存器的 使用動態行區塊選擇的 數 鎖存器數 2 -_ -_ 3 12 8 4 16 10 5 20 12 6 24 14 7 16 8 18
裝 訂
與圖1相較，圖3方法的另一優點為：減少產生的雜訊 量。經由該移位暫存器傳遞一们(對低電位動作而言是 0)，以啟用一組鎖存器時，每—個時脈只有一個位元被交 換。此外，一次只有一組鎖存器連接至該輸入/輸出線。從 該記憶體料輸人和輸*資料時，此二方法均能減少雜訊 數量。藉由減：>雜訊數量，而改良該積體電路的信賴性， -18 - 本紙張尺度適用中國®家標準(CNS) A4規格(210 X 297公釐) 580702 五、發明説明（16 ) 這是因為資料較不可能被雜訊毀壞的關係。 簡3之，對圖3的方法而言，資料係儲存於鎖存器而非 移位暫存器内。除了該資料閃之外，尚有一主從式移位暫 存器鏈。一選通脈衝在每一個時脈移位通過這些暫存器， 並循序指向不同的鎖存器。然後將該特定鎖存器連接至一 輸入或一輸出線。故在讀取時，被選定的鎖存器會將該儲 存資訊傳送至該輸出緩衝器；而在程式規劃時，被選定的 鎖存器將從一輸入緩衝器接收資料。 從每個單元有二個位元開始，圖3的方法可節省面積。 在圖1的方法中，使用一組四個主從式移位暫存器，或八個 鎖存器。使用二個設定/重新設定暫存器（四個鎖存器），以 儲存讀取或程式規劃的資料；並使用二個設定/重新設定暫 存器（另四個鎖存器）在資料流寫入期間移位進入資料，而 增進效能。 ' 以圖3的方法，只需六個鎖存器：二個鎖存器（移位暫存 器）係用於將該選通位移，二個鎖存器用於儲存舊資料，及 二個鎖存器用於載入新資料。 此外，與一次六個時脈和數千個鎖存器交換相較，圖3 的電路相當安靜：只有一時脈信號，一鎖存器輸出交換（用 於該選通），加上要被驅動的二個輸入/輸出。 本發明有許多可能的具體實施例。一具體實施例可使用 一輸入/輸出線組合，將資料輸入和輸出至該鎖存器。一輸 入/輸出線可能會對應至一個或二個以上的鎖存器。例如， 可能會有一輸入/輸出線由四個鎖存器共享。或可能有四條 五、發明説明（17 ) 輸入/輸出線和四個鎖存器。 圖7圖示本發明另一具體實施例之細節。有四條輸入線 333、336、338和340分別用於四個鎖存器3〇6、3〇9、314 和322 ;以及單一輸出線711。使用ENable信號（來自該移 位暫存器）啟用一特定的鎖存器行時，在一輸入線上的資料 係連接至並被儲存到一個別鎖存器。在該鎖存器内的此資 料可被連接至該讀寫電路1G6，以將資料窝人該記憶體單元 内0 此實現包括-單一輸出線，其中來自該鎖存器的資料被 輸出。另一具體實施例則具有四條輸出線每一個鎖存器 皆有-條。然而、線多會影響晶粒的大小；線少則 精簡。 圖8圖示本發明之另一具體實施例 ， 由該四個鎖存器 3〇6、3〇9、314和322共享單一輸入線8()8。來自該輸入線的 資料:被轉換至每-個鎖存器。與圖7的實現相較圖㈣ 只有單一輸入線而能提供一較精簡的佈局。 實 出 如這些特定具體實施例所說明的，本發明有多種排列。 例如’可能會有單-輸入/輸出線用於二個以上鎖存器。可 能會有單一輸入/輸出線用於每一個鎖存器。可能合有一輸 出線用於二個以上的鎖存器。可能會有單__輸人線用於每 -個鎖存器。可能會有-輸出線用於二個以上的鎖存器 可能會有單一輸出線用於每—個鎖存器。並且這些具體 施例中的每一個均可與其它結合。例如，可能會^二二 線和-輸人線。也可能會有-輸出線和四條二線^ 580702 A7 B7 五、發明説明（18 ) 為說明和敘述而呈現本發明之說明。並不意圖毫無遺漏 的或將本發明限制在所說明的精確形式；同時按照上述教 義，將可能有許多改良和變化。選擇和說明該具體實施例， 以便能更詳細解釋本發明之原理及其實際應用。此說明將 使其他熟諳此藝者更能以各種具體實施例和具有適於特殊 使用的各種改良來利用和實行本發明。以下之申請專利範 圍定義本發明範疇。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. ΐ· 一積體電路，包括： 複數個非揮發性記憶體單元’其以行列方式排列； 複數個程式規劃電路，其被耦合至該等記憶體單元的 行； 複數個感應放大器，其被搞合至該記憶體單元的行； 複數個可暫時儲存資料的鎖存電路，其被隸合至該程 式規劃或感應電路之任一電路，或二者； 複數個輸入電路，其被輕合至該等資料儲存元件； 複=個輸出電路，其被輕合至該等資料儲存元件，·及 一指標移位暫存器，包括複數個指標移位暫存器階， 其中每1¾都具有—時脈輸入，並被耦合至該程式規劃、 感應、資料儲存、輸人和/或輸出電路中之任 某些電路之啟用階。 & 2·如申請專利範圍第i項之積體電路，其中該記憶體單元 為浮點閘極、快閃記憶體、電可拭除可程式規劃唯讀記 憶體(EEPROM)、或可拭除可程式規劃唯讀記憶體 (EPROM)記憶體單元。 3.如申請專利範圍第!項之積體電路，其中該第一鎖存器 包括一對交叉耦合邏輯閘。 4·如申請專利範圍第!項之積體電路，其中該第二鎖存器 包括一對交叉耦合反相器。 5·如申請專利範圍第！項之積體電路，其中該移位暫存器 的每階皆包括一主從式暫存器。 6·如申請專利範圍第！項之積體電路，其中每個記憶體單 -22 -本纸银尺度適用中固a家樑準(CNS) A4規格(210X297公釐) 申請專利範園 元皆儲存複數位位元的資料。 其中每個記憶體單 其中該等記憶體單 其中該等記憶體單 其中該等鎖存電路 7.如申請專利第1 兀皆儲存至少-位元的資訊。 8·如申請專利範圍第1项之積體電路 疋為二態記憶體單元。 9·如申請專利範圍第β之積體電路 元為多態記憶體單元。 1〇.如申請專利範圍第Ρ頁之積體電路，井口 《任-鎖存電路皆可暫時錯存資^ ”申請專利範圍第•積體電路，其了可訊。 路之組合可被指派以儲存多位元的資訊。 存电 12·如申請專利範園第1項之積體雷致 * 移位暫存器階的每階都^ 等時脈指標 督存#1¾的每1¾都可將—輸入電路耦合至如 專利範圍第1〇項之鎖存電路之任何電路或一部份。⑺ 13. 如申請專利範圍第i項之積體電路，其中該時脈指 位暫存器的每階都可將一輸入電路輕合至如申請專利 範圍第11項之鎖存電路之任何電路或一部份。 14. 如申請專利範圍第i項之積體電路，其中該時脈指標移 位暫存器階的每階都可將一輸出電路耦合至如申請專 利範圍第1 0項之鎖存電路之任何電路或一部份。 15·如申請專利範圍第i項之積體電路，其中該時脈指標移 位暫存器階的每階都可將一輸入電路耦合至如申請專 利範圍第11項之鎖存電路之任何電路或一部份。 16·如申請專利範圍第1項之積體電路，其中該等第—鎖存 -23 - 本紙張尺度適用中國國家棵準(CNS) A4規格(210X297公釐) 580702 A8 B8 C8
    電，中之-和該等第二鎖存電路中之_能為 體單元保留要被寫入一單一記憶體單元的資料。-π·如申請專利範圍第κ之積體電路，纟中該第—鎖存電 路：：-和該第二鎖存電路中之一能為—行記憶體單 兀保田從一單一記憶體單元中讀取的資料。 •:申明專利範圍第i項之積體電路，其中該等第一鎖存 益係以並聯方式韓合，每個第一鎖存器皆位於該第一輸 入線與該等感應放大器之一不同感應放大器之間。 申叫專利範圍第1項之積體電路，其中該等第二鎖存 器係以並聯方式耦合，每個第二鎖存器皆位於一第二輸 入線與該等感應放大器之一不同感應放大器之間。 20·如申請專利範圍第1項之積體電路，其中不會將資料從 該等第一鎖存電路之一連續傳送至位於不同行之該等 第一鎖存電路之下一鎖存電路。 21·如申清專利範圍第1項之積體電路，其中該等第一鎖存 電路不構成一移位暫存器。 22· 一種積體電路操作方法，包括： 提供一第一鎖存器，以保留與第一行記憶體單元有關 的資料； 提供一第二鎖存器，以保留與第二行記憶體單元有關 的資料； 提供一移位暫存器，其具有一第一階，該第一階的一 輸出輕合至該第一鎖存器的一啟用輸入；以及一第二 階’該第二階的一輸出耦合至該第二鎖存器的一啟用輸 -24 - 本紙張尺度適財® ®家賴CNS) A4_21G X 297公釐)
    裝 訂
    580702 A8 B8 C8 申請專利範圍 入； 將一選通位元載入該移位暫存器的第一階内，以促使 將該第一鎖存器耦合至一輸入線；及 才疋供時脈給該移位暫存器，以將該選通位元從該移位 暫存器的第一階向前推進至第二階，以促使將第二鎖存 器搞合至該輸入線。 23· ^申請專利範圍第22項之方法，其中該等記憶體單元之 每個記憶體單元皆儲存複數位位元資料。 24.如申請專利範圍第22項之方法，其中該等記憶體單 多態記憶體單元。、 25·如申請專利範圍第22項之方法，進一步包括： 一旦提供時脈給該移位暫存器，則切斷 ， 次弟一鎖存装 至該輸入/輸出線的耦合。 -25 本紙張尺度適用中國國家搮準(CNS) A4規格(210 X 297公釐）
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