JPH11162183A - 不揮発性半導体多値メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較的小さなチップ占有面積で多値情報を高
速に書き込み可能とする。 【解決手段】 メモリブロック４０の書き込み所要時間
内に到達する複数の入力データ１を十分保持できる数
（Ｎ個）分だけ１段目のバッファメモリ２１Ａ〜２１Ｎ
を設けるとともに、その後段に同数の２段目のバッファ
メモリ３１Ａ〜３１Ｎを設けて、１段目のバッファメモ
リに入力データを順次格納するとともに、これら格納が
終了した時点で、その保持データを２段目のバッファメ
モリに転送し、メモリブロック４０に対して２段目のバ
ッファメモリで保持出力されている書き込みデータの書
き込みを開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体多
値メモリ装置に関し、特に多値情報を高速で書き込む不
揮発性半導体多値メモリ装置に関するものである。

【０００２】

【従来の技術】一般に、任意の情報量を多段階で表現し
た多値情報を半導体メモリ装置に記憶させる場合、これ
ら多値情報を２値情報に変換（２値化）した後に記憶さ
せる方法が考えられる。なお、多値情報の表現に用いる
段階数を増加させ、例えば任意の情報量の分解能まで増
加させた場合には、その情報量を連続的に表現するアナ
ログ情報と同等となることから、本発明でいう多値情報
には、アナログ情報も含まれるものとする。

【０００３】このような多値情報を２値情報に変換した
場合には桁数（ビット数）が増大するため、従来のよう
に、１セル当たりで１ビットの情報を記憶するメモリで
は、膨大な記憶容量が必要となる。また、記憶密度を上
げるために、情報を間引き（圧縮）して記憶する方法も
考えられる。

【０００４】しかし、これらの２値化や圧縮には、ある
程度の処理時間を要するため、画像データや音声データ
など多量の多値情報を高速で書き込み／読み出しを行う
場合には、あまり有効な方法ではない。特に、フラッシ
ュメモリなどの半導体不揮発性メモリセルに記憶させる
場合には、その書き込み速度自体も遅く、さらに高速書
き込みが難しくなる。

【０００５】このような多値情報を高速で不揮発性半導
体メモリセルに記憶する不揮発性半導体多値メモリ装置
として、図１２に示すように、多値情報を記憶する多数
のメモリセルからなるメモリブロック１４０を用いると
ともに、その入力段に対となる多数のバッファメモリ１
２１Ａ〜１２ＪＢを設けた構成が考えられる。この場
合、制御部５０は、制御信号１１１Ａ〜１１ＪＢを出力
することにより、各バッファメモリ１２１Ａ〜１２ＪＢ
を制御する。

【０００６】バッファメモリ１２１Ａ（〜１２ＪＡ）と
バッファメモリ１２１Ｂ（〜１２ＪＢ）は対をなしてお
り、一方のバッファへの書き込み中に、他方のバッファ
に保持されているデータを読み出し可能な構成とする。
図１３に示すように、期間Ｔ₁ では、高速で入力される
多値情報からなる入力データ１を、各期間Ｔ₁₁〜Ｔ_1Jで
サンプリングし、一方の各バッファメモリ１２１Ａ〜１
２ＪＡに順次格納する。

【０００７】各バッファメモリ１２１Ａ〜１２ＪＡへの
格納が終了した時点、すなわち期間Ｔ₂ 開始時点におい
て、期間Ｔ₁ で格納した入力データを各バッファメモリ
１２１Ａ〜１２ＪＡから書込データ１３１〜１３Ｊとし
て出力する。そして、アドレス２に基づいてローデコー
ダ５０により選択されたメモリブロック１４０内のＪ個
のメモリセルに対して書き込みを行う。

【０００８】また期間Ｔ₂ では、メモリブロック１４０
への書き込み動作と並行して、順次入力される入力デー
タ１を各期間Ｔ₂₁〜Ｔ_2Jでサンプリングし、他方の各バ
ッファメモリ１２１Ｂ〜１２ＪＢに順次格納する。メモ
リブロック１４０への書き込み動作が終了した時点、す
なわち期間Ｔ₃ 開始時点において、期間Ｔ₂ で格納した
入力データを各バッファメモリ１２１Ｂ〜１２ＪＢから
書込データ１３１〜１３Ｊとして出力する。

【０００９】そして、期間Ｔ₃ で更新されたアドレス２
に基づきローデコーダ５０により新たに選択されたメモ
リブロック１４０内のＪ個のメモリセルに対して書き込
みを行う。また期間Ｔ₃ では、メモリブロック１４０へ
の書き込み動作と並行して、順次入力される入力データ
１を各期間Ｔ₃₁〜Ｔ_3Jでサンプリングし、一方の各バッ
ファメモリ１２１Ａ〜１２ＪＡに順次格納する。

【００１０】このようにして、各期間Ｔ₁ ，Ｔ₂ ，…ご
とに、バッファメモリ１２１Ａ〜１２ＪＡとバッファメ
モリ１２１Ｂ〜１２ＪＢとで、入力データ１の格納とメ
モリブロック１４０への書き込みデータ１３１〜１３Ｊ
の出力とを、交互に行うことにより、メモリプロック１
４０への書き込み中に高速で入力される入力データ１を
失うことなく、メモリブロック１４０へ書き込むことが
可能となる。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の不揮発性半導体多値メモリ装置では、対をな
すバッファメモリを多数設けて、入力データ１の格納と
メモリブロック１４０への書き込みデータ１３１〜１３
Ｊの出力とを、交互に行うものとなっているため、メモ
リブロック１４０への書き込み中に到着する入力データ
をすべて格納できる分の２倍の数だけ、バッファメモリ
１２１Ａ〜１２ＪＢが必要となり、メモリ装置内におい
て、これらバッファおよびその周辺回路のチップ占有面
積が増大するという問題点があった。本発明はこのよう
な課題を解決するためのものであり、比較的小さなチッ
プ占有面積で多値情報を高速に書き込み可能な不揮発性
半導体多値メモリ装置を提供することを目的としてい
る。

【００１２】

【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、不揮発性半導体多値メモ
リ装置において、多数のメモリセルからなり、そのうち
選択されたＮ（Ｎは正整数）個のメモリセルに対して同
時に書き込み可能なメモリブロックと、連続入力される
Ｎ個の入力データを順次保持する第１のバッファメモリ
と、第１のバッファメモリに保持されている各入力デー
タを書き込みデータとして保持する第２のバッファメモ
リと、所定サンプリング期間ごとに入力データをサンプ
リングして第１のバッファメモリに順次格納し、Ｎ個目
の入力データが格納された時点で、第１のバッファメモ
リに保持されている各入力データを書き込みデータとし
て第２のバッファメモリに転送して格納し、第２のバッ
ファメモリに保持されているＮ個の書き込みデータをメ
モリブロックに同時に書き込むとともに、この書き込み
と並行して後続の入力データを第１のバッファメモリに
順次格納し、以降、メモリブロックへの書き込みと、こ
の書き込みに並行して行われる第１のバッファメモリへ
の入力データの格納および第２のバッファメモリへの入
力データの転送とを繰り返し実行する制御部とを備える
ものである。

【００１３】したがって、外部から連続入力される入力
データが、所定サンプリング期間ごとにサンプリングさ
れて、第１のバッファメモリに順次格納され、Ｎ個目の
入力データが格納された時点で、第１のバッファメモリ
に格納されているＮ個の入力データが書き込みデータと
して第２のバッファメモリに転送されて保持され、これ
らＮ個の書き込みデータがメモリブロックに同時に書き
込まれるとともに、この書き込みと並列して後続の入力
データが第１のバッファメモリに順次格納され、以降、
メモリブロックへの書き込みと、この書き込みに並行し
て行われる第１のバッファメモリへの入力データの格納
および第２のバッファメモリへの入力データの転送とが
繰り返し実行される。

【００１４】また、請求項２の発明は、請求項１記載の
不揮発性半導体多値メモリ装置において、第１のバッフ
ァメモリは、連続入力されるＮ個の入力データのうちＮ
−１個を順次保持し、制御部は、所定サンプリング期間
ごとにＮ−１個の入力データをサンプリングして第１の
バッファメモリに順次格納し、Ｎ個目の入力データが入
力された時点で、第１のバッファメモリに保持されてい
るＮ−１個の入力データおよびＮ個目の入力データを書
き込みデータとして第２のバッファメモリに転送して格
納するようにしたものである。また、請求項３の発明
は、請求項１記載の不揮発性半導体多値メモリ装置にお
いて、メモリセルとして、所望電位を保持する容量素子
と、この容量素子に対して所望電位より高い書き込み電
圧で充電を行う書き込み手段と、充電中の容量素子の両
端電位を監視し、その両端電位が所望電位になった時点
で書き込み手段による充電を停止する書き込み停止手段
とを備えるものである。

【００１５】また、請求項４の発明は、請求項１記載の
不揮発性半導体多値メモリ装置において、第１のバッフ
ァメモリが、入力データに対して並列に接続され、所定
サンプリング期間ごとに１つの入力データを順次保持す
る複数のバッファメモリから構成されているものであ
る。また、請求項５の発明は、請求項１記載の不揮発性
半導体多値メモリ装置において、第１のバッファメモリ
が、入力データに対して直列に接続され、所定サンプリ
ング期間ごとに入力データを順次シフトして保持する複
数のバッファメモリから構成されているものである。ま
た、請求項６の発明は、請求項４記載の不揮発性半導体
多値メモリ装置において、制御部として、各バッファメ
モリごとに設けられ、所定サンプリング周波数で前段出
力を後段に出力するリング状に接続されたラッチを備
え、各ラッチの出力タイミングで入力データをサンプリ
ングして第１のバッファメモリに順次格納するようにし
たものである。

【００１６】また、請求項７の発明は、請求項１記載の
不揮発性半導体多値メモリ装置において、第１のバッフ
ァメモリにより、Ｋ（Ｋは正整数）個ずつ並列して連続
入力される入力データに対応してＫ個ずつ並列的に入力
データを保持するとともに、第２のバッファメモリによ
り、Ｋ個ずつ並列して連続入力される入力データに対応
してＫ×Ｎ個の書き込みデータを保持し、メモリブロッ
クにおいて、Ｋ×Ｎ個の書き込みデータを同時に書き込
むようにしたものである。また、請求項８の発明は、請
求項１記載の不揮発性半導体多値メモリ装置において、
外部から入力される複数の２値情報を、順次、多値情報
に変換し、第１のバッファメモリへ格納する入力データ
として出力するデータ変換部を備えるものである。ま
た、請求項９の発明は、請求項８記載の不揮発性半導体
多値メモリ装置において、外部から連続入力される多値
情報からなる入力データと、データ変換部から出力され
る入力データとのいずれかを切換選択し、第１のバッフ
ァメモリへ格納する入力データとして出力する信号切換
部を備えるものである。

【００１７】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明による第１の実施の形態で
ある不揮発性半導体多値メモリ装置のブロック図であ
る。同図において、４０はＮ（Ｎは正整数）個の多値情
報からなる書き込みデータ３２Ａ〜３２Ｎを同時に書き
込み可能なメモリブロックであり、その前段に直列に２
段接続されたバッファメモリが設けられている。

【００１８】２１Ａ〜２１Ｎは、高速で入力される多値
情報からなる入力データ１を順次サンプリングし、保持
データ２２Ａ〜２２Ｎを出力する１段目のバッファメモ
リ（第１のバッファメモリ）、３１Ａ〜３１Ｎは、バッ
ファメモリ２１Ａ〜２１Ｎからの保持データ２２Ａ〜２
２Ｎを同一タイミングでそれぞれ格納し、メモリブロッ
ク４０への書き込みデータ３２Ａ〜３２Ｎを出力する２
段目のバッファメモリ（第２のバッファメモリ）であ
る。

【００１９】１０は制御信号１１Ａ〜１１Ｎを出力する
ことにより、各バッファメモリ２１Ａ〜２１Ｎおよび３
１Ａ〜３１Ｎでのサンプリング動作を制御するととも
に、メモリブロック４０への書き込み動作を制御する制
御部である。制御部１０には、サンプリング期間に対応
したクロック（ＣＬＫ）信号３、動作開始設定（ＳＥ
Ｔ）信号４および動作初期化（ＲＥＳＥＴ）信号５が入
力されている。

【００２０】５０は外部から入力されるアドレス２に基
づいて、各メモリブロックのうち所定列のＭ個のメモリ
セルを選択する選択信号５１を出力するローデコーダで
ある。以下の説明において、アドレス２は、入力データ
１がＮ個分入力された時点で、順次更新されるものとす
る。

【００２１】なお、メモリブロック４０の書き込み所要
時間をｔ_W とし、入力データ１のサンプリング周波数を
ｆ_S （サンプリング期間：ｔ_S ）とした場合、書き込み
所要時間ｔ_W 内に到着する入力データ１の数Ｓは、 Ｓ＝ｆ_S ×ｔ_W となる。したがって、１段目および２段目のバッファメ
モリ数、すなわちメモリブロック４０への同時書き込み
数Ｎは、Ｓ個以上設ける必要があり、 Ｎ≧Ｓ＝ｆ_S ×ｔ_W となる。

【００２２】次に、図２を参照して、第１の実施の形態
の動作について説明する。図２は本発明の第１の実施の
形態の動作を示すタイミングチャートであり、期間Ｔ
₁ ，Ｔ₂ ，…は、メモリブロック４０に対して書き込む
Ｎ個の多値情報をサンプリングするための入力データ格
納期間を示している。まず、期間Ｔ₁ では、各サンプリ
ング期間Ｔ_1A〜Ｔ_1Nごとに、制御部１０から制御信号１
１Ａ〜１１Ｎが出力される。

【００２３】図３は制御部の内部構成例を示すブロック
図であり、１０Ａ〜１０Ｎは、各制御信号１１Ａ〜１Ｎ
ごとに設けられたラッチであり、それぞれカスケード接
続されてリングカウンタを構成している。動作開始設定
信号４に入力があった場合、クロック信号３ごとに各ラ
ッチ１０Ａ〜１０Ｎの出力Ｑ、すなわち各サンプリング
期間Ｔ_1A〜Ｔ_1Nにそれぞれ有効（アクティブ）となる制
御信号１１Ａ〜１１Ｎが順に出力される。

【００２４】最後のラッチ１０Ｎの出力Ｑすなわち制御
信号１１Ｎは、最初のラッチ１０Ａの入力Ｉｎに接続さ
れており、制御信号１１Ｎの出力終了後、制御信号１１
Ａが出力される。なお、初期設定信号５の入力に応じ
て、各ラッチ１０Ａ〜１０Ｎの出力Ｑすなわち制御信号
１１Ａ〜１１Ｎがリセットされる。

【００２５】また、図４はバッファメモリの内部構成例
を示すブロック図であり、２０２は多値情報からなる入
力データ１（電圧値）を保持する容量素子、２０３は容
量素子２０２の保持内容を保持データ２２Ａとして出力
するバッファ、２０１は制御信号１１Ａの出力に応じて
オン／オフ動作し、入力データ１を容量素子２０１へ供
給するスイッチ（ＦＥＴ）である。なお、ここではバッ
ファメモリ２１Ａについて説明したが、各バッファメモ
リ２１Ａ〜２１Ｎ−１およびバッファメモリ３１Ａ〜３
１Ｎは図４と同一構成をなしている。

【００２６】このようにして、各サンプリング期間Ｔ_1A
〜Ｔ_1Nでは、各制御信号１１Ａ〜１１Ｎに基づいて、バ
ッファメモリ２１Ａ〜２１Ｎにより入力データ１がサン
プリングされて格納され、それぞれ保持データ２２Ａ〜
２２Ｎが保持出力される。また、サンプリング期間Ｔ_1N
では、バッファメモリ２１Ｎでのサンプリング動作と並
行して、制御信号１１Ｎに基づき、保持データ２２Ａ〜
２２Ｎがバッファメモリ３１Ａ〜３１Ｎに格納される。

【００２７】これにより、各バッファメモリ３１Ａ〜３
１Ｎから書き込みデータ３２Ａ〜３２Ｎが出力される。
続く期間Ｔ₂ では、各バッファメモリ３１Ａ〜３１Ｎに
よる書き込みデータ３２Ａ〜３２Ｎの保持が終了したこ
とから、メモリブロック４０への書き込みが開始され
る。

【００２８】図５はメモリブロックの内部構成例を示す
ブロック図である。同図において、４０１は制御信号１
１Ｍに基づいて、Ｎ個の書き込みデータ３２Ａ〜３２Ｎ
を一括して書き込む書き込み回路、４０２はマトリクス
状に配置された多値情報を記憶するメモリセルである。
この場合、メモリセル４０２は、ローデコーダ５０から
の選択信号５１のうちのいずれかが有効（アクティブ）
となった場合、メモリブロックでの同時書き込み数Ｎ個
だけ選択され、書き込み回路４０１により多値情報が書
き込まれる。

【００２９】したがって、メモリブロック４０では、制
御信号１１Ｎの後端に基づいて、書き込み動作を開始す
る。また、期間Ｔ₂ では、メモリブロック４０での書き
込み動作と並行して、サンプリング期間Ｔ_2A〜Ｔ_2Nごと
に、制御部１０から制御信号１１Ａ〜１１Ｎが出力さ
れ、バッファメモリ２１Ａ〜２１Ｎおよびバッファメモ
リ３１Ａ〜３１Ｎにより入力データ１がサンプリングさ
れて格納され、それぞれ書き込みデータ３２Ａ〜３２Ｎ
が保持出力される。

【００３０】このようにして、期間Ｔ_M （Ｍ＝１，２，
…）のサンプリング期間Ｔ_M1〜Ｔ_MNでは、高速で入力さ
れる入力データ１がクロック信号３に同期して、１段目
のバッファメモリ２１Ａ〜２１Ｎにより保持されるとと
もに、これと並行してメモリブロック４０に対して、こ
れらバッファメモリ３１Ａ〜３１Ｎに保持されている書
き込みデータ３２Ａ〜３２Ｎの書き込みが行われる。

【００３１】ここで、メモリブロック４０への書き込み
動作が終了するまでに、入力される入力データ１を保持
するのに十分な数だけバッファメモリ２１Ａ〜２１Ｎが
設けられているため、期間Ｔ_M の最後のサンプリング期
間Ｔ_MNでは、メモリブロック４０への書き込みが終了し
ており、入力データ１から新たにサンプリングされたＮ
個の多値情報が、１段目のバッファメモリ２１Ａ〜２１
Ｎを介して２段目のバッファメモリ３１Ａ〜３１Ｎに格
納され、新たなアドレス２に対応する次の期間Ｔ_M+1 に
おける書き込みデータ３２Ａ〜３２Ｎとして保持出力さ
れる。

【００３２】このように、本発明は、多値情報からなる
入力データ１を複数（Ｎ個）同時に書き込み可能なメモ
リブロック４０への書き込みデータを保持するバッファ
メモリ３１Ａ〜３１Ｎを、それぞれ同時書き込み数分
（Ｎ個）設けるとともに、メモリブロック４０の書き込
み所要時間内に到達する入力データ１を十分保持できる
数分だけ、各バッファメモリ３１Ａ〜３１Ｎの前段にＮ
個の各バッファメモリ２１Ａ〜２１Ｎを設けたものであ
る。

【００３３】そして、高速で入力されるＮ個の入力デー
タ１を１段目の各バッファメモリ２１Ａ〜２１Ｎへ順次
格納するとともに、Ｎ個目の入力データ１が格納される
時点で、これらバッファメモリ２１Ａ〜２１Ｎからの保
持データ２２Ａ〜２２Ｎを２段目のバッファメモリ３１
Ａ〜３１Ｎへ転送し、これらバッファメモリ３１Ａ〜３
１Ｎに保持された書き込みデータ３２Ａ〜３２Ｎのメモ
リブロックへの書き込みを開始するようにしたものであ
る。

【００３４】したがって、従来のように、対となるバッ
ファメモリを多数設けて、これらバッファメモリを切替
制御することにより、入力データの格納とメモリブロッ
クへの書き込みデータの出力とを、各バッファメモリで
交互に行うものと比較して、バッファメモリを切替制御
するための周辺回路およびその配線パターンが不要とな
り、チップ占有面積を削減でき、不揮発性半導体多値メ
モリ装置の小型化を実現できる。

【００３５】なお、以上の説明において、メモリブロッ
ク内のメモリセルについては、多値情報を記憶できるメ
モリセルであれば、各種構成のメモリセルを用いること
ができ、Ｆ−Ｎ法やホットエレクトロン注入法などを利
用したメモリセルを用いることができる。特に、書き込
み動作中に容量素子への書き込み電圧を常時監視し、所
望の電圧値に到達した時点で、書き込み電圧の印加を遮
断して書き込み動作を停止する手段を有するメモリセル
構成を用いることにより、さらに高速で多値情報を記憶
することが可能となる（例えば、特開平７−２１２０８
４号公報，特開平８−１９５０９１号公報，あるいは国
際公開番号ＷＯ９６／３０９４８の公報など参照）。

【００３６】また、以上の説明において、制御部１０、
バッファメモリ２１Ａ〜２ＮＭ、メモリブロック４０〜
４Ｎの構成について、図３〜５を用いて説明したが、こ
れら構成に限定されるものではなく、他の構成により、
同等な機能を実現してもよい。また、入力データ１を書
き込むアドレス値を入力データ１に同期して外部から更
新入力する場合を例に説明したが、装置内部で自動的に
更新するようにしてもよい。

【００３７】次に、図６を参照して、本発明の第２の実
施の形態について説明する。図６は本発明の第２の実施
の形態による不揮発性半導体多値メモリ装置を示すブロ
ック図であり、前述（図１）と同じまたは同等部分には
同一符号を付してある。ここでは、第１の実施の形態に
おける１段目のバッファメモリ２１Ａ〜２１Ｎの代わり
に、多値情報を順にシフトするアナログシフトレジスタ
２３が設けられている。

【００３８】このアナログシフトレジスタ２３では、シ
リアルで高速入力される多値情報からなる入力データ１
が順次シフトされ、これら多値情報が書き込みデータ３
２Ａ〜３２Ｎとして所定のタイミングで出力される。制
御部１５では、クロック信号３に基づいて、アナログシ
フトレジスタ２３を制御するための制御信号１６，１７
が生成される。

【００３９】また、制御部１５では、前述（図３参照）
の制御信号１１Ｎが有効となる期間の次のサンプリング
期間に有効となる制御信号１１Ｎ＋１が生成され、この
制御信号１１Ｎ＋１の後端に同期して、書き込みデータ
３２Ａ〜３２Ｎがメモリブロック４０に書き込まれる。
なお、アナログシフトレジスタ２３から出力された保持
データ２２Ａ〜２２Ｎを２段目バッファメモリ３１Ａ〜
３１Ｎへ格納するタイミングを規定する制御信号１９
は、制御信号１６と制御信号１１Ｎ＋１との論理積とし
てＡＮＤゲート１８により生成される。

【００４０】図７はアナログシフトレジスタの内部構成
例を示すブロック図である。同図において、バッファメ
モリ２４Ａ〜２４Ｎおよびバッファメモリ２５Ａ〜２５
Ｎは、それぞれ交互に直列接続されている。なお、アナ
ログシフトレジスタ２３内のバッファメモリの内部構成
は、すべて、前述した図４と同一構成となっている。

【００４１】このうち、バッファメモリ２４Ａ〜２４Ｎ
は、入力された多値情報を、制御信号１６に基づくタイ
ミングで取り込んで保持出力する。また、バッファメモ
リ２５，２５Ａ〜２５Ｎは、入力された多値情報を、制
御信号１６と逆位相の制御信号１７に基づくタイミング
で取り込んで保持出力する。

【００４２】なお、これら制御信号１６，１７は、後述
する図８に示すように、対応するバッファメモリでの入
力取り込みタイミングを示す期間、すなわち有効期間が
互いにオーバーラップしないように、互いの有効期間の
間に閉鎖時間ｔ_D が設けられている。これにより、直列
接続された各バッファメモリ間で多値情報をシフトする
場合、次のバッファメモリにのみ確実にシフトされる。

【００４３】次に、図８を参照して、第２の実施の形態
の動作について説明する。図８は本発明の第２の実施の
形態の動作を示すタイミングチャートであり、同図にお
いて、前述の説明（図２参照）と同じまたは同等部分に
は同一符号を付してある。なお、動作説明を容易にする
ため、以下では、各サンプリング期間Ｔ_1A〜Ｔ_1Nのう
ち、制御信号１６の有効期間を期間Ｔ_X とし、制御信号
１７の有効期間を期間Ｔ_Y とする。

【００４４】まず、期間Ｔ₁ において、サンプリング期
間Ｔ_1Aの期間Ｔ_X では、多値情報からなる入力データ１
が制御信号１６の有効期間に基づきサンプリングされ、
バッファメモリ２４に格納され、バッファメモリ２５へ
保持出力される。次に、期間Ｔ_Y では、バッファメモリ
２４の出力が、制御信号１７の有効期間に基づき次段の
バッファメモリ２５に格納され、バッファメモリ２４Ａ
へ保持出力される。

【００４５】これにより、サンプリング期間Ｔ_1Aでは、
入力データ１がサンプリングされてシフトされ、バッフ
ァメモリ２４Ａへ保持出力されるものとなる。続いて、
サンプリング期間Ｔ_1Bの期間Ｔ_X では、期間Ｔ_1Aと同様
にして、入力データ１がサンプリングされてバッファメ
モリ２４Ａに格納されるが、これと並行してバッファメ
モリ２５Ａの出力がバッファメモリ２４Ｂに格納され
る。

【００４６】さらに、期間Ｔ_Y では、期間Ｔ_1Aと同様に
して、バッファメモリ２４Ａの出力がバッファメモリ２
５Ａに格納されるが、これと並行してバッファメモリ２
４Ｂの出力がバッファメモリ２５Ｂに格納される。この
ようして、期間Ｔ_1Nまで、入力データ１のサンプリング
およびシフトが繰り返し行われる。

【００４７】したがって、期間Ｔ₁ では、サンプリング
期間Ｔ_1A〜Ｔ_1Nにおいて、入力データ１からＮ個の多値
情報がサンプリングされ、バッファメモリ２５Ａ〜２５
Ｎに保持されるものとなる。次に、期間Ｔ₂ の先頭のサ
ンプリング期間Ｔ_2Aでは、期間Ｔ_X において、バッファ
メモリ２５Ａ〜２５Ｎに保持されたＮ個の多値情報（図
８斜線部）が、制御信号１９に基づいて、２段目のバッ
ファメモリ３１Ａ〜３１Ｎに転送され格納される。

【００４８】そして、続く期間Ｔ_Y において、２段目の
バッファメモリ３１Ａ〜３１Ｎから書き込みデータ３２
Ａ〜３２Ｎが出力され、制御信号１９の後端に基づき、
メモリブロック４０において書き込み動作が開始され
る。これにより、ローデコーダ５０からの選択信号５１
により選択されたＮ個のメモリセルに、各書き込みデー
タ３２Ａ〜３２Ｎが同時に書き込まれる。

【００４９】また、期間Ｔ₂ では、この書き込み動作と
並行して、アナログシフトレジスタ２３において、前述
の期間Ｔ₁ と同様に、後続の入力データ１が順次サンプ
リングされ、次の期間Ｔ₃ における書き込みデータとし
て保持される。ここで、図８において、アナログシフト
レジスタ２３の各バッファメモリで多値情報が保持され
る期間は、２段目のバッファメモリ３１Ａ〜３１Ｎの保
持期間に比較して、１／（２×Ｎ−１）でよいことがわ
かる。

【００５０】前述の図４で示したように、バッファメモ
リ内の容量素子でアナログ電圧値などの多値情報を保持
する場合、その漏れ電流と保持期間との関係により、バ
ッファメモリのチップ占有面積の大部分を占める容量素
子の容量が左右される。特に、長い保持期間が必要な場
合には大きな容量を必要とし、短い保持期間でよい場合
には小さな容量でよい。

【００５１】したがって、１段目のバッファメモリの代
わりにアナログシフトレジスタ２３を用いた場合、バッ
ファメモリ数は２倍に増えるものの、各バッファメモリ
２４Ａ〜２４Ｎ，２５Ａ〜２５Ｎについては、１／（２
×Ｎ−１）の保持期間でよく容量素子の容量も小さくて
済む。これにより、第１の実施の形態に比較して、同時
書き込み数Ｎが増加するほど、全体としてチップ占有面
積を大幅に削減できる。

【００５２】次に、図９を参照して、本発明の第３の実
施の形態について説明する。図９は本発明の第３の実施
の形態による不揮発性半導体多値メモリ装置を示すブロ
ック図であり、前述（図１）と同じまたは同等部分には
同一符号を付してある。ここでは、多値情報からなる入
力データ１が並列して複数入力される場合について説明
する。

【００５３】第３の実施の形態では、図９に示すよう
に、各入力データ１ごとに並列的にバッファメモリを設
けて、各制御信号１１Ａ〜１１Ｎに基づき、各バッファ
メモリで一括してサンプリングするようにしたものであ
る。例えば、入力データ１がＫ本並列して入力される場
合、図１のバッファメモリ（バッファメモリ群）２１Ａ
に対応して、Ｋ個のバッファメモリが各入力データ１ご
とに設けられている。

【００５４】これらＫ個のバッファメモリには、制御信
号１１Ａが並列して入力されており、各バッファメモリ
で一括してサンプリングされる。したがって、メモリブ
ロック４０では、制御信号１１Ｎの後端に同期して、Ｎ
×Ｋ個の書き込みデータ３２Ａ〜３２Ｎが、同時に書き
込まれることになり、これが、前述した図２と同様のタ
イミングで、各バッファメモリへの格納と各メモリブロ
ックへの書き込みとが並列して実行される。

【００５５】このように、並列入力される入力データ１
に対応して、並列的にバッファメモリを設け、同一タイ
ミングで各入力データをサンプリングするようにしたの
で、入力データが並列入力される場合でも、前述と同様
に、高速入力される入力データを、比較的少ないバッフ
ァメモリ数で記憶できる。

【００５６】次に、図１０を参照して、本発明の第４の
実施の形態について説明する。図１０は本発明の第４の
実施の形態による不揮発性半導体多値メモリ装置を示す
ブロック図であり、前述（図１）と同じまたは同等部分
には同一符号を付してある。ここでは、２値情報からな
る入力データを記憶する場合について説明する。

【００５７】第４の実施の形態では、図１０に示すよう
に、外部から入力される並列複数ビットの２値情報１Ｄ
Ａ〜１ＤＨを多値情報１Ａ’に変換するＤ−Ａ変換部９
を設けて、この多値情報１Ａ’をメモリブロック４０に
順次記憶するようにしたものである。これにより、前述
の第１の実施の形態と同様に、並列複数ビットの２値情
報を高速で書き込むことができる。

【００５８】また、Ｄ−Ａ変換器９から出力される多値
情報１Ａ’と外部から入力される多値情報１Ａとのいず
れかを選択し、入力データとして出力する信号切換部８
を設けてもよい。図１１は信号切換部の内部構成例を示
すブロック図であり、８０１制御信号１Ｂによりオンし
て外部からの多値情報１Ａを入力データ１として出力す
るスイッチ（ＦＥＴ）である。

【００５９】一方、８０２はインバータ８０３の出力す
なわち制御信号１Ｂの反転論理によりオンしてＤ−Ａ変
換部９からの多値情報１Ａ’を入力データ１として出力
するスイッチ（ＦＥＴ）である。これにより、Ｄ−Ａ変
換器９から出力される多値情報１Ａ’と外部から入力さ
れる多値情報１Ａとのいずれかが、外部からの切換信号
１Ｂにより選択され、メモリブロック４０に記憶され
る。

【００６０】したがって、切換信号１Ｂを制御すること
により、多値情報１Ａと並列複数ビットの２値情報１Ｄ
Ａ〜１ＤＨを混在させて記憶できる。特に、画像情報で
は、各画素の色や階調を示す多値情報と、２値情報から
なる制御情報とが混在しており、前述のように、信号切
換部８を設けることにより、２値情報部分だけを分離す
ることなく、１つの画像情報すべてを同一の記憶装置に
効率よく記録できる。

【００６１】なお、第４の実施の形態では、２値情報を
多値情報に変換した後に、各メモリブロックに書き込む
ようにした場合について説明したが、２値情報を多値情
報と見なして、直接メモリブロックに書き込むようにし
てもよい。この場合、２値情報の「Ｈｉｇｈ」レベルお
よび「Ｌｏｗ」レベルを示す電圧値が多値情報として見
なされて書き込まれる。

【００６２】また、２値情報が複数ビット並列して入力
される場合には、前述の第３の実施の形態（図９参照）
を応用して、各入力データに並列複数ビットの２値情報
を並列して入力すればよい。これにより、Ｄ−Ａ変換部
９を用いることなく、並列複数ビットの２値情報を書き
込むことができる。

【００６３】なお、第３および第４の実施の形態では、
第１の実施の形態を元にして説明したが、第２の実施の
形態に適用することも可能であり、前述と同様の作用効
果が得られる。また、以上の説明において、第１，第
３，第４の実施の形態では、１段目のバッファメモリと
して、Ｎ個のバッファメモリ（バッファメモリ群）２１
Ａ〜２１Ｎを設けた場合について説明したが、Ｎ−１個
のバッファメモリ（バッファメモリ群）２１Ａ〜２１Ｎ
−１でもよい。

【００６４】例えば図２に示されているように、期間Ｔ
₁ のサンプリング期間Ｔ_1Nでは、バッファメモリ２１Ｎ
でＮ個目の入力データ１の格納および保持出力が同時に
行われている。ここで、入力データ１の信号線を２段目
のバッファメモリ３１Ｎに直接接続しておき、サンプリ
ング期間Ｔ_1NではＮ個目の入力データ１をバッファメモ
リ３１Ｎへ直接格納しても、前述と同様の作用が得られ
る。これにより、このバッファメモリ２１Ｎがなくても
よく、１段目のバッファメモリを１つ削減できる。

【００６５】

【発明の効果】以上説明したように、本発明は、連続入
力されるＮ（Ｎは正整数）個の入力データを順次保持す
る第１のバッファメモリと、第１のバッファメモリに保
持されている各入力データを書き込みデータとして保持
する第２のバッファメモリとを設けて、所定サンプリン
グ期間ごとに入力データをサンプリングして第１のバッ
ファメモリに順次格納し、Ｎ個目の入力データが格納さ
れた時点で、第１のバッファメモリに保持されている各
入力データを書き込みデータとして第２のバッファメモ
リに転送して格納し、第２のバッファメモリに保持され
ているＮ個の書き込みデータをメモリブロックに同時に
書き込むとともに、この書き込みと並行して後続の入力
データを第１のバッファメモリに順次格納し、以降、メ
モリブロックへの書き込みと、この書き込みに並行して
行われる第１のバッファメモリへの入力データの格納お
よび第２のバッファメモリへの入力データの転送とを繰
り返し実行するようにしたものである。

【００６６】したがって、従来のように、対となるバッ
ファメモリを多数設けて、入力データの格納とメモリブ
ロックへの書き込みデータの出力とを、各バッファメモ
リで切替制御するものと比較して、バッファメモリを切
替制御するための周辺回路およびその配線パターンが不
要となり、チップ占有面積を削減でき、不揮発性半導体
多値メモリ装置の小型化を実現できる。また、第１のバ
ッファメモリにより、連続入力されるＮ個の入力データ
のうちＮ−１個を順次保持し、所定サンプリング期間ご
とにＮ−１個の入力データをサンプリングして第１のバ
ッファメモリに順次格納し、Ｎ個目の入力データが入力
された時点で、第１のバッファメモリに保持されている
Ｎ−１個の入力データおよびＮ個目の入力データを書き
込みデータとして第２のバッファメモリに転送して格納
するようにしたので、第１のバッファメモリで保持すべ
き入力データ数を１つ削減できる。

【００６７】また、メモリセルとして、所望電位を保持
する容量素子と、この容量素子に対して所望電位より高
い書き込み電圧で充電を行う書き込み手段と、充電中の
容量素子の両端電位を監視し、その両端電位が所望電位
になった時点で書き込み手段による充電を停止する書き
込み停止手段とを備えるものを用いたので、所望電位よ
り低い書き込み電位を用いた容量素子への充電と、その
容量素子の両端電位のモニタとを繰り返し実施するメモ
リセルと比較して、書き込み所要時間を大幅に短縮で
き、その分、必要となるバッファメモリ数を削減でき
る。

【００６８】また、第１のバッファメモリを、入力デー
タに対して並列に接続され、所定サンプリング期間ごと
に１つの入力データを順次保持する複数のバッファメモ
リから構成したので、極めて簡単な回路構成により実現
できる。また、第１のバッファメモリを、入力データに
対して直列に接続され、所定サンプリング期間ごとに入
力データを順次シフトして保持する複数のバッファメモ
リから構成したので、第１のバッファメモリで入力デー
タを保持する期間が短縮されて、バッファメモリの容量
素子の容量を削減でき、全体としてチップ占有面積を大
幅に削減できる。

【００６９】また、制御部として、各バッファメモリご
とに設けられ、所定サンプリング周波数で前段出力を後
段に出力するリング状に接続されたラッチを備え、各ラ
ッチの出力タイミングで入力データをサンプリングして
第１のバッファメモリに順次格納するようにしたもので
ある。また、第１のバッファメモリにより、Ｋ（Ｋは正
整数）個ずつ並列して連続入力される入力データに対応
してＫ個ずつ並列的に入力データを保持し、第２のバッ
ファメモリにより、Ｋ個ずつ並列して連続入力される入
力データに対応してＫ×Ｎ個の書き込みデータを保持
し、メモリブロックに対して、Ｋ×Ｎ個の書き込みデー
タを同時に書き込むようにしたので、入力データが複数
並列して入力される場合であっても、比較的少ない回路
規模で、多値情報を高速に書き込みできる。

【００７０】また、データ変換部を設けて、外部から入
力される複数の２値情報を、順次、多値情報に変換し、
第１のバッファメモリへ格納する入力データとして出力
するようにしたので、複数並列入力される２値情報を比
較的少ない数のメモリセルで記憶できる。また、信号切
換部を設けて、外部から連続入力される多値情報からな
る入力データと、データ変換部から出力される入力デー
タとのいずれかを切換選択し、第１のバッファメモリへ
格納する入力データとして出力するようにしたので、多
値情報と２値情報とが混在するようなデータ、例えば画
像データなどを同一記憶媒体に記憶することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態による不揮発性半
導体多値メモリ装置を示すブロック図である。

【図２】 本発明の第１の実施の形態の動作を示すタイ
ミングチャートである。

【図３】 制御部の内部構成例を示すブロック図であ
る。

【図４】 バッファメモリの内部構成例を示すブロック
図である。

【図５】 メモリブロックの内部構成例を示すブロック
図である。

【図６】 本発明の第２の実施の形態による不揮発性半
導体多値メモリ装置を示すブロック図である。

【図７】 アナログシフトレジスタの内部構成例を示す
ブロック図である。

【図８】 本発明の第２の実施の形態の動作を示すタイ
ミングチャートである。

【図９】 本発明の第３の実施の形態による不揮発性半
導体多値メモリ装置を示すブロック図である。

【図１０】 本発明の第４の実施の形態による不揮発性
半導体多値メモリ装置を示すブロック図であ

【図１１】 信号切換部の内部構成例を示すブロック図
である。

【図１２】 従来の不揮発性半導体多値メモリ装置例を
示すブロック図である。

【図１３】 従来の不揮発性半導体多値メモリ装置の動
作を示すタイミングチャートである。

【符号の説明】

１，１Ａ…入力データ（多値情報）、１ＤＡ〜１ＤＨ…
入力データ（並列２値データ）、１Ａ’…多値情報、１
Ｂ…切換信号、１０，１５…制御部、１０Ｍ，１１Ａ〜
１１Ｎ，１１Ｎ＋１，１６，１７，１９…制御信号、１
０Ａ〜１０Ｎ…ラッチ、１８ＡＮＤゲート、２…アドレ
ス信号、２１Ａ〜２１Ｎ…バッファメモリ（第１のバッ
ファメモリ）、２０１…スイッチ、２０２…容量素子、
２０３…バッファ、２２Ａ〜２２Ｎ…保持データ、２３
…アナログシフトレジスタ、２４Ａ〜２４Ｎ，２５Ａ〜
２５Ｎ…バッファメモリ、３…クロック信号（ＣＬ
Ｋ）、３１Ａ〜３１Ｎ…バッファメモリ（第２のバッフ
ァメモリ）、３２Ａ〜３２Ｎ…書き込みデータ、４…動
作開始設定信号（ＳＥＴ）、４０…メモリブロック、４
０１…書き込み回路、４０２…メモリセル、５…動作初
期化信号（ＲＥＳＥＴ）、５０…ローデコーダ、５１…
選択信号、８…信号切換部、８０１，８０２…スイッ
チ、８０３…インバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 文孝 茨城県つくば市大字市之台155番地34 ニ ューコアテクノロジー株式会社内 (72)発明者 北川 崇二 茨城県つくば市大字市之台155番地34 ニ ューコアテクノロジー株式会社内 (72)発明者 笹井 俊博 京都府宇治市宇治妙薬173−１

Claims (9)

【特許請求の範囲】
1. 【請求項１】 多値情報を記憶するメモリセルであっ
   て、かつ比較的長い書き込み所要時間を必要とする多数
   のメモリセルを有し、外部から連続入力される多値情報
   からなる入力データをサンプリングして順次記憶する不
   揮発性半導体多値メモリ装置において、 多数のメモリセルからなり、そのうち選択されたＮ（Ｎ
   は正整数）個のメモリセルに対して同時に書き込み可能
   なメモリブロックと、 連続入力されるＮ個の入力データを順次保持する第１の
   バッファメモリと、 第１のバッファメモリに保持されている各入力データを
   書き込みデータとして保持する第２のバッファメモリ
   と、 所定サンプリング期間ごとに入力データをサンプリング
   して第１のバッファメモリに順次格納し、Ｎ個目の入力
   データが格納された時点で、第１のバッファメモリに保
   持されている各入力データを書き込みデータとして第２
   のバッファメモリに転送して格納し、第２のバッファメ
   モリに保持されているＮ個の書き込みデータをメモリブ
   ロックに同時に書き込むとともに、この書き込みと並行
   して後続の入力データを第１のバッファメモリに順次格
   納し、以降、メモリブロックへの書き込みと、この書き
   込みに並行して行われる第１のバッファメモリへの入力
   データの格納および第２のバッファメモリへの入力デー
   タの転送とを繰り返し実行する制御部とを備えることを
   特徴とする不揮発性半導体多値メモリ装置。
2. 【請求項２】 請求項１記載の不揮発性半導体多値メモ
   リ装置において、 第１のバッファメモリは、 連続入力されるＮ個の入力データのうちＮ−１個を順次
   保持し、 制御部は、 所定サンプリング期間ごとにＮ−１個の入力データをサ
   ンプリングして第１のバッファメモリに順次格納し、Ｎ
   個目の入力データが入力された時点で、第１のバッファ
   メモリに保持されているＮ−１個の入力データおよびＮ
   個目の入力データを書き込みデータとして第２のバッフ
   ァメモリに転送して格納することを特徴とする不揮発性
   半導体多値メモリ装置。
3. 【請求項３】 請求項１記載の不揮発性半導体多値メモ
   リ装置において、 メモリセルは、 所望電位を保持する容量素子と、 この容量素子に対して所望電位より高い書き込み電圧で
   充電を行う書き込み手段と、 充電中の容量素子の両端電位を監視し、その両端電位が
   所望電位になった時点で書き込み手段による充電を停止
   する書き込み停止手段とを備えることを特徴とする不揮
   発性半導体多値メモリ装置。
4. 【請求項４】 請求項１記載の不揮発性半導体多値メモ
   リ装置において、 第１のバッファメモリは、 入力データに対して並列に接続され、所定サンプリング
   期間ごとに１つの入力データを順次保持する複数のバッ
   ファメモリからなることを特徴とする不揮発性半導体多
   値メモリ装置。
5. 【請求項５】 請求項１記載の不揮発性半導体多値メモ
   リ装置において、 第１のバッファメモリは、 入力データに対して直列に接続され、所定サンプリング
   期間ごとに入力データを順次シフトして保持する複数の
   バッファメモリからなることを特徴とする不揮発性半導
   体多値メモリ装置。
6. 【請求項６】 請求項４記載の不揮発性半導体多値メモ
   リ装置において、 制御部は、 第１のバッファメモリの各バッファメモリごとに設けら
   れ、所定サンプリング周波数で前段出力を後段に出力す
   るリング状に接続されたラッチを備え、各ラッチの出力
   タイミングで入力データをサンプリングして第１のバッ
   ファメモリに順次格納することを特徴とする不揮発性半
   導体多値メモリ装置。
7. 【請求項７】 請求項１記載の不揮発性半導体多値メモ
   リ装置において、 第１のバッファメモリは、 Ｋ（Ｋは正整数）個ずつ並列して連続入力される入力デ
   ータに対応してＫ個ずつ並列的に入力データを保持し、 第２のバッファメモリは、 Ｋ個ずつ並列して連続入力される入力データに対応して
   Ｋ×Ｎ個の書き込みデータを保持し、 メモリブロックは、 Ｋ×Ｎ個の書き込みデータを同時に書き込むことを特徴
   とする不揮発性半導体多値メモリ装置。
8. 【請求項８】 請求項１記載の不揮発性半導体多値メモ
   リ装置において、 外部から入力される複数の２値情報を、順次、多値情報
   に変換し、第１のバッファメモリへ格納する入力データ
   として出力するデータ変換部を備えることを特徴とする
   不揮発性半導体多値メモリ装置。
9. 【請求項９】 請求項８記載の不揮発性半導体多値メモ
   リ装置において、 外部から連続入力される多値情報からなる入力データ
   と、データ変換部から出力される入力データとのいずれ
   かを切換選択し、第１のバッファメモリへ格納する入力
   データとして出力する信号切換部を備えることを特徴と
   する不揮発性半導体多値メモリ装置。