KR100918592B1 - 동적 열 블럭 선택 - Google Patents

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KR100918592B1
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Abstract

메모리 셀의 어레이중 열에 대한 회로를 선택하는 것은 메모리 셀의 판독 데이터 또는 기록 데이터를 유지하는데 사용된다. 어레이의 열에 대한 스테이지를 갖는 시프트 레지스터 체인이 있다. 스트로브 펄스는 이러한 시프트 레지스터를 통하여 시프트된다. 스트로브는 각 클럭으로 포인트를 하며 서로 다른 선택 회로를 순차적으로 인에이블하게 한다. 스트로브에 의해 인에이블되었던 특정 선택 회로는 일정한 기능을 수행한다. 판독 모드에서, 선택된 선택 회로는 저장된 정보를 집적회로로부터 출력을 위한 출력 버퍼에 전달한다. 그리고 프로그래밍 모드에서, 선택된 선택 회로는 입력 버퍼로부터 데이터를 수신한다. 이러한 데이터가 메모리 셀에 기록되어질 것이다

Description

동적 열 블럭 선택{DYNAMIC COLUMN BLOCK SELECTION}
본 발명은 소거가능하고 프로그램가능한 비휘발성 메모리에 관한 것으로서, 더 상세하게는 이러한 유형들의 메모리에 관한 데이터를 판독 및 기록하기 위한 기술에 관한 것이다.
메모리 및 기억장치는 정보화 시대에 성장할 수 있는 주요 기술영역 중 하나이다. 인터넷, 월드 와이드 웹(WWW), 무선전화, 개인용 디지털 보조장치, 디지털 카메라, 디지털 캠코더, 디지털 뮤직 플레이어, 컴퓨터, 네트워크 등의 빠른 성장으로, 더 우수한 메모리 및 저장 기술에 대한 필요성이 지속되고 있다. 특정 유형의 메모리는 비휘발성 메모리이다. 비휘발성 메모리는 전원이 꺼진 후에도 기억 또는 저장된 상태를 유지한다. 소거가능하고 프로그램가능한 비휘발성 메모리 중 몇몇 유형은 플래시, EEPROM, EPROM, MRAM, FRAM, 강유전체 및 자기 메모리를 포함한다. 몇몇 비휘발성 기억장치 제품은 CF(CompactFlash) 카드, MMC(MultiMedia) 카드, 플래시 PC 카드(예를 들면, ATA 플래시 카드), SM(SmartMedia) 카드 및 메모리 스틱을 포함한다.
폭넓게 사용되는 유형의 반도체 메모리 기억장치 셀은 플로팅 게이트 메모리 셀이다. 플로팅 게이트 메모리 셀 중 몇몇 유형은 플래시, EEPROM 및 EPROM을 포함한다. 메모리 셀은 바람직한 구성 상태로 구성되거나 프로그래밍된다. 특히, 전하는 플래시 메모리 셀의 플로팅 게이트에 위치되거나 이로부터 제거되어 메모리를 2개 이상의 저장 상태로 만든다. 한 가지 상태는 소거 상태이며 1개 이상의 프로그래밍 상태가 있을 수 있다. 이와 달리, 기술 및 전문용어에 따라, 프로그래밍 상태 및 1개 이상의 소거 상태가 있을 수 있다. 플래시 메모리 셀은 적어도 2개의 이진 상태, 0 또는 1을 나타내는데 사용될 수 있다. 플래시 메모리 셀은 2개 이상의 이진 상태, 이를 테면 00, 01, 10 또는 11을 저장할 수 있다. 이 셀은 다중상태를 저장할 수 있으며 다중상태 메모리 셀로서 언급된다. 상기 셀은 1개 이상의 프로그래밍 상태를 가질 수 있다. 만일 한 가지 상태가 소거 상태(00)라면, 상태의 실제 인코딩이 변동할지라도, 프로그래밍 상태는 01, 10 및 11일 수 있다.
비휘발성 메모리의 성공에도 불구하고, 상기 기술을 개선할 필요성이 또한 지속되고 있다. 이러한 메모리의 밀도, 속도, 내구성 및 신뢰성을 개선시키는 것이 바람직하다. 또한, 전원 소모를 감소시키는 것이 바람직하다.
위에서 알 수 있는 것처럼, 비휘발성 메모리의 작동을 개선할 필요성이 있다. 특히, 메모리 셀의 동적 열 블럭 선택(dynamic column block selection)의 기술을 사용함으로써, 집적회로의 작동에서 잡음을 감소시킬 것이고, 이것은 집적회로를 더 신뢰성 있게 작동할 수 있게 한다. 게다가, 상기 기술은 또한 블럭 선택 회로에 의해 요구되는 영역을 감소시켜서 제조 비용을 감소시킬 것이다.
본 발명은 메모리 셀에 기록되거나 또는 판독된 데이터를 유지하기 위해 메모리 셀 어레이의 열에 할당된 선택 회로에 접근하는 기술을 제공한다. 선택 회로는 래치일 수 있다. 특정 실시예에서, 메모리 셀은 다중상태 메모리 셀이다. 포인터로서 역할을 하는 시프트 레지스터가 있으며, 이는 어레이의 각 열 블럭에 대한 스테이지를 갖는다. 스트로브 펄스는 이러한 시프트 레지스터를 통하여 시프트된다. 스트로브는 각 클럭에 따라 서로 다른 신호를 포인트하고 순차적으로 인에이블한다. 스트로브에 의해 인에이블된 특정의 선택 회로는 그 후 일정한 작동을 실행할 것이다. 판독 모드에서, 선택된 선택 회로는 저장된 정보를 출력 라인을 통하여 집적회로로부터 출력용 출력 버퍼로 전달한다. 그리고 프로그래밍 모드에 있는 동안, 선택된 선택 회로는 데이터를 입력 버퍼로부터 수신한다. 이 데이터가 메모리 셀에 기록될 것이다.
한가지 특정 실시예에서, 발명은 행 및 열로 배열된 다수의 비휘발성 메모리 셀을 포함하는 집적 회로이다. 다수의 판독/기록 회로는 다수의 메모리 셀의 어레이 열에 연결된다. 실시예에서, 판독/기록 회로는 감지 증폭기 회로를 포함한다. 다수의 제1 래치 회로는 동일 세트의 판독/기록 회로 및 제1 I/O 라인에 연결된다. 다수의 제2 래치 회로는 1개 이상의 감지 증폭기 및 제2 I/O 라인에 연결된다. 포인터로서 역할을 하는 다수의 시프트 레지스터 스테이지를 포함하는 시프트 레지스터 체인이 있다. 각 스테이지는 데이터 입력부와 데이터 출력부를 갖는다. 각 스테이지는 클럭 입력부를 갖는다. 각 시프트 레지스터는 이전 시프트 레지스터 출력부에 연결되는 입력부와 다음 시프트 레지스터 입력부에 연결되는 출력부를 갖는다.
따라서 그러한 셀들은 플로팅 게이트 디바이스이다. 플래시, EEPROM, 또는 ERPOM 메모리 셀이 플로팅 게이트 디바이스의 몇 가지 예들이다. 제1 래치는 한 쌍의 교차교합된(cross-coupled) 인버터를 사용하여 구현된다. 제2 래치는 한 쌍의 교차교합된 인버터를 사용하여 구현된다. 래치를 구현하기 위한 다른 기술은 이를 테면 NAND 및 NOR를 포함하는 기타 로직 게이트를 사용하여 사용될 수 있다. 각 스테이지의 시프트 레지스터는 마스터-슬레이브형 레지스터이다. 각 메모리 셀은 다수의 데이터 비트를 저장한다. 메모리 셀은 다중상태 메모리 셀이다. 제1 래치 회로 중 1개와 제2 래치 회로 중 1개는 데이터가 메모리 셀의 열에 대한 단일 메모리 셀에 기록되거나 단일 메모리 셀에서 판독되도록 유지시킨다. 제1 래치는 제1 I/O 라인과 판독/기록 회로의 다른 하나 간에 연결된다. 또한, 제2 래치는 제2 I/O 라인과, 감지 증폭기의 제1 래치 회로와 동일한 판독/기록 회로 간에 연결된다.
제 1 및 제 2 래치는 시프트 레지스터의 일부분이 아니다. 제 1 래치 회로는 시프트 레지스터를 형성하지 않는다. 제 2 래치 회로는 시프트 레지스터를 형성하지 않는다. 따라서, 데이터는 제 1 래치 회로중 하나에서 제 1 래치 회로중 다음 회로로 연속적으로 통과되지 않는다. 데이터는 제 2 래치 회로중 하나에서 제 2 래치 회로중 다음 회로로 연속적으로 통과되지 않는다.
다른 실시예에서, 본 발명은 집적 회로를 작동시키는 방법을 제공한다. 제 1 래치는 메모리 셀의 제 1 열과 연관된 데이터를 유지시키도록 제공된다. 제 2 래치 는 메모리 셀의 제 2 열과 연관된 데이터를 유지시키도록 제공된다. 시프트 레지스터가 제공되며, 이는 제 1 래치의 인에이블 입력에 연결되는 출력을 지닌 제 1 스테이지, 및 제 2 래치의 인에이블 입력에 연결되는 출력을 지닌 제 2 스테이지를 구비한다. 스트로브 비트는 시프트 레지스터의 제 1 스테이지에 로드되어 I/O 라인에 제 1 래치의 연결을 가능하게 한다. 시프트 레지스터는 스트로브 비트를 시프트 레지스터의 제 1 스테이지로부터 진척시키도록 클럭되어 I/O 라인에 제 2 래치의 연결을 가능하게 한다. I/O 라인에 제 1 래치의 연결은 시프트 레지스터를 클럭시 가능하지 않다.
본 발명의 다른 목적, 특색 및 이점들은 하기의 상세한 설명과, 유사한 참조번호 지정이 도면의 유사한 특색을 나타내는 첨부 도면의 고려시 명백해질 것이다.
도 1은 메모리에 기록 및 판독되도록 데이터를 유지하기 위한 시프트 레지스터를 지닌 집적 회로를 나타낸다.
도 2는 마스터-슬레이브 레지스터의 구현을 나타낸다.
도 3은 메모리에 기록 및 판독되도록 데이터를 유지하기 위한 래치를 지닌 집적 회로를 나타낸다.
도 4는 래치의 구현을 나타낸다.
도 5는 1을 시프트 레지스터의 제 1 단계에 둠으로써 제 1 데이터 래치를 I/O 라인에 연결함을 나타낸다.
도 6은 1을 시프트 레지스터의 제 2 단계에 둠으로써 제 2 데이터 래치를 I/O 라인에 연결함을 나타낸다.
도 7은 다중 입력 라인과 단일 출력 라인을 지닌 발명의 실시예를 나타낸다.
도 8은 단일 입력 라인과 단일 출력 라인을 지닌 발명의 실시예를 나타낸다.
비휘발성 기억장치를 제공하는 집적회로는 비휘발성의 소거가능-프로그램가능한 메모리 셀을 포함한다. 비휘발성 메모리 셀을 구비하는 수많은 유형의 집적회로는 메모리, 마이크로컨트롤러, 마이크로프로세서 및 프로그램가능한 로직을 포함한다. 비휘발성 메모리 집적회로는 다른 비휘발성 메모리 집적회로와 결합되어 대형 메모리를 형성한다. 비휘발성 메모리 집적회로는 다른 집적회로 또는 컨트롤러, 마이크로프로세서, 랜덤 액세스 메모리(RAM), 또는 I/O 디바이스 같은 구성요소와 또한 결합되어 비휘발성 메모리 시스템을 형성한다. 플래시 EEPROM 시스템의 예는 미국특허 제5,602,987호에 개시되어 있으며, 이는 본원에 인용된 모든 인용문헌과 함께 참조로 채용된다.
또한 비휘발성 셀과 기억장치의 논의가 미국특허 제5,094,344호, 제5,270,979호, 제5,380,672호, 제5,712,180호, 제6,222,762호 및 제6,230,233호에 개시되어 있으며, 이는 참조로 본문에 채용된다.
몇몇 유형의 비휘발성 기억장치 또는 메모리 셀은 플래시, EEPROM 및 EPROM을 포함한다. 수많은 다른 유형의 비휘발성 메모리 기술이 있으며, 본 발명은 이러한 기술 이외에 다른 기술에 적용될 수 있다. 다른 비휘발성 기술의 몇 가지 예는 MRAM 및 FRAM 셀을 포함한다. 본 발명은 플래시 또는 EEPROM 기술에 적용되는 것과 같은 발명의 몇 가지 실시예를 논의한다. 그러나 이 논의는 본 발명의 활용의 특정 예를 단순히 제공하기 위한 것이며 본 발명을 플래시 또는 EEPROM 기술로 제한하고자 하는 것은 아니다.
도 1은 메모리 셀(101)을 지닌 메모리 집적 회로를 나타낸다. 상기 집적회로는 플래시 칩과 같은 메모리이거나, 또는 메모리를 지닌 마이크로프로세서 또는 ASIC 와 같은 내장형 메모리 부분을 지닌 집적 회로이다. 메모리 셀은 이진 정보를 저장한다. 특정 실시예에서, 상기 메모리 셀은 비휘발성 메모리 셀이다. 몇몇 비휘발성 메모리 셀의 예들은 플로팅 게이트 셀이며, 이는 플래시, EEPROM, 또는 EPROM 셀을 포함한다. 메모리 셀은 행과 열의 어레이로 배열된다. 임의 개수의 행과 열이 있을 수 있다. 판독/기록 회로(106)는 메모리 셀의 열에 커플링된다. 실시예에서는, 메모리 셀의 각 열에 대해 1개의 판독/기록 회로(106)가 있다. 다른 실시예에서, 하나의 판독/기록 회로는 메모리 셀의 2개 이상의 열간에 공유된다. 감지 증폭기는 메모리 셀의 상태를 판독하는데 사용된다. 상기 감지 증폭기는 데이터를 메모리 셀에 기록 또는 저장하기 위해서 다른 회로와 또한 조합될 수 있다. 상기 조합은 판독/기록 회로로서 언급된다.
특정 실시예에서, 메모리 셀은 셀 당 다수 비트의 데이터를 저장할 수 있는 다중상태 셀이다. 도 1에서, 메모리 셀은 2개 비트의 데이터를 저장한다. 이러한 이중-비트 메모리 셀은 본 발명의 원리를 설명하기 위해서 선택되었다. 다중상태 메모리 셀은 2비트 이상, 이를 테면 3, 4 및 그 이상의 데이터를 저장할 수 있다.
도 1은 4개의 시프트 레지스터(109, 114, 117 및 122)를 나타낸다. 각 시프 트 레지스터 스테이지는 IN의 입력부 및 OUT의 출력부를 갖는다. 데이터는 CLK 입력부에서 클럭 입력을 사용하여 레지스터로 및 레지스터 밖으로 클럭된다. 클럭 입력은 모든 레지스터에 연결되어 있다.
시프트 레지스터의 레지스터의 특정 회로 구현의 예가 도 2에 나타나있다. 이는 마스터-슬레이브 레지스터로서 공지되어 있다. 사용될 수 있는 레지스터에 대한 다른 회로 구현이 있을 수 있다. 입력부(202)는 시프트 레지스터로의 입력부이거나 또는 시프트 레지스터의 이전 스테이지에 연결된다. 출력부(206)는 시프트 레지스터로의 출력부이거나 또는 시프트 레지스터의 다음 스테이지에 연결된다.
4개의 시프트 레지스터의 각각은 특정한 판독-기록(RW) 회로와 연관있으며 이에 연결된 하나의 레지스터를 구비한다. 각각의 판독-기록 회로는 메모리 셀의 상태를 판독하는 회로 및 데이터를 메모리 셀에 기록하는 회로를 포함한다. 상기 회로는 단일 블럭으로서 나타나있지만, 또한 2개의 블럭, 즉 기록 회로용 블럭과 판독 회로용 블럭으로서 도시될 수 있다. 판독 회로의 예는 감지 증폭기(SA) 회로이다. 즉, 각 판독-기록 회로는 그와 연결된 4개의 레지스터를 구비한다. 이들 레지스터중 2개는 메모리 셀에 기록되여지는 데이터를 유지하는데 사용된다. 2개의 레지스터는, 성능 개선을 위해 프로그래밍이 진행되는 중에 기록되여질 다음 데이터를 로드하는데 사용된다. 예를 들면, 레지스터(109 및 114)는 기록 데이터를 유지하는데 사용되며, 레지스터(117 및 122)는 기록 데이터를 로드하는데 사용된다. 기록 데이터는 IN을 사용하는 시프트 레지스터에 직렬로 스트리밍되고 그후 판독-기록 회로(즉, 기록 회로)를 사용하여 메모리 셀에 기록된다. 메모리 셀로부터의 데이터는 판독-기록 회로(즉, 판독 회로 또는 감지 증폭기)를 사용하여 판독되고 레지스터에 저장된다. 감지 증폭기는 시프트 레지스터에서 병렬로 감지하고 병렬로 데이터를 덤프(dump)할 수 있다.
셀 당 2 비트 이상을 보유하는 메모리 셀에 대해, 각각의 부가적인 비트에 대해 부가적인 레지스터가 있을 수 있다. 예를 들면, 셀 당 3 비트에 대해, 부가적인 2개의 시프트 레지스터가 있을 수 있다. 판독 데이터용의 3개 레지스터, 및 기록 데이터용의 3개 레지스터.
도 1의 실시예는 실제 판독 및 기록 데이터와 로딩/언로딩용 레지스터의 개별 세트를 나타낸다. 다른 실시예에서, 레지스터중 1개 세트는 로드와 기록 또는 판독 그리고 언로드 모두를 처리하도록 공유될 것이다. 이는 집적 회로 영역을 절감시킬 수 있다. 그러나, 로드와 기록 또는 판독 그리고 언로드를 위한 레지스터의 개별 세트를 구비함으로써, 이는 양측 유형의 작동이 동시에 발생할 수 있기 때문에 성능을 개선시킨다. 또한, 다른 실시예에서는, 판독 및 기록 레지스터용으로 판독 블럭 및 기록 블럭과 같은 개별 블럭이 있다. 이는 각각의 판독 또는 기록 데이터 시프트 레지스터에 데이터의 독립적인 입력을 허용한다.
데이터의 특정한 패턴에 따라, 비트들이 시프트 레지스터에 그리고 레지스테 밖으로 클럭되더라도, 상당량의 스위칭 잡음이 있을 수 있다. 예를 들면, 상기 패턴이 교번하는 0과 1의 스트링(즉, 01010101...0101)이라면, 이는 많은 스위칭 잡음을 발생시킬 수 있는데 왜냐하면 각 클럭에서 발생하는 풀 레일(full rail) 전이가 있기 때문이다. 그리고 잡음은 동시에 스위칭하는 시프트 레지스터의 개수에 좌 우한다.
도 1에서의 접근법에 대해 요약하면, 회로는 데이터를 시프트 레지스터에 의해 저장 및 전달한다; 판독 모드에서, 판독 회로 또는 감지 증폭기는 데이터를 시프트 레지스터로 덤프하고 그후 데이터가 스트리밍된다. 프로그래밍중, 데이터는 시프트되어 시프트 레지스터에 저장된다. 시프트 레지스터는 2개의 래치, "마스터" 및 "슬레이브"로 이루어진다. 데이터를 마스터 및 슬레이브를 통하여 시프트시키는 것은 데이터 패턴에 따라 많은 잡음을 생성시킨다. 예를 들면, 데이터가 주로 교번하는 0과 1이라면, 그후 수천개의 마스터와 슬레이브는 그 출력을 토글할 것이다.
도 3은 데이터를 집적회로의 메모리 셀(301)에 기록 및 판독하기 위한 다른 회로 아키텍처를 나타낸다. 이 아키텍처는 작은 집적회로 면적을 요구하며 도 1에서보다, 특히 고밀도의 다중상태 메모리 셀에 대해 적은 잡음을 발생시킨다. 상기 집적회로는 플래시 칩과 같은 메모리이거나, 메모리를 지닌 마이크로프로세서 또는 ASIC과 같은 내장형 메모리부를 지닌 집적회로이다. 상기 메모리 셀은 이진 정보를 저장한다. 특정 실시예에서, 메모리 셀은 비휘발성 메모리 셀이다. 몇몇 비휘발성 메모리 셀의 예들은 플로팅 게이트, 플래시 또는 EEPROM 셀이다. 메모리 셀은 행과 열의 어레이로 배열된다. 임의 개수의 행과 열이 있을 수 있다.
판독-기록(RW) 회로(306)는 메모리 셀의 열에 커플링된다. 일 실시예에서, 메모리 셀의 각 열에 대해 1개의 판독-기록 회로가 있다. 다른 실시예에서, 1개의 판독-기록 회로는 메모리 셀의 2개 이상의 열 사이에 공유된다. 상기 판독-기록 회로는 메모리 셀의 상태를 판독하는데 사용된다. 판독-기록 회로는 데이터를 메모리 셀에 기록 또는 저장하는데 사용될 수 있다. 상기 판독-기록 회로는 전술한 바와 같은 감지 증폭기 회로를 포함한다.
특정 실시예에서, 메모리 셀은 셀당 다중비트의 데이터를 저장할 수 있는 다중상태 셀이다. 도 1의 실시예와 마찬가지로 예시적인 실시예로서 역할하기 위해, 도 3의 메모리 셀(301)은 이중-비트 다중비트 메모리 셀이다. 이러한 이중-비트 메모리 셀은 본 발명의 원리를 도시하기 위해 선택되었다. 다중상태 메모리 셀은 2비트 이상 이를 테면, 3, 4 및 그 이상의 데이터를 저장할 수 있다. 그리고 본 발명의 원리가 또한 적용될 수 있다. 단일 다중상태 셀에 저장될 수 있는 비트의 수가 증가함에 따라, 도 1의 아키텍처보다 도 3의 아키텍처의 이점이 또한 증가한다.
임시 기억장치 회로 또는 각 판독-기록 회로와 연관되며 이에 연결된 4개의 데이터 래치(306, 309, 314 및 322)가 있다. 임시 기억장치 회로는 메모리 셀에 데이터를 유지시키는데 사용된 임의의 회로이다. 특정 구현에서, 임시 기억장치 회로는 래치이다. 그러나, 다른 유형의 로직이 사용될 수 있다. 상기 연결은 도시되어 있지 않다. 각 래치는 4개의 입력 라인(333, 336, 338 및 340)중 하나에 연결된다. 이러한 입력 라인은 데이터를 래치에 입력시키는데 사용된 라인이다. 데이터는 각 래치의 인에이블(ENABLE) 신호 입력에 기초하여 특정 래치로 로드된다. 로드(LOAD) 신호가 특정 래치에 대해 어써트될 때(활성 로우 또는 활성 하이 신호), 그 래치가 로드된다.
본 도면에서, 입력 라인들은 래치 위로 이어지는 것으로 도시되어 있다. 그것들은 또한 상기 래치 옆으로 이어질 수 있다. 또한, 본 발명의 다른 실시예에서, 단일 입력 라인이 있으며 입력 라인으로부터의 데이터가 래치로 직렬로 시프트된다.
래치의 특정 회로 구현의 예가 도 4에 도시되어 있다. 래치에 대한 다른 회로 구현이 또한 사용될 수 있다. 입력부(402)는 래치의 입력부이며 입력 라인에 연결된다. ENABLE 신호는 데이터가 입력부(402)에 연결되거나 또는 이로부터 단절되게하는 패스 트랜지스터 또는 패스 게이트에 연결된다. 이 래치 회로는 데이터를 유지하기 위해 교차-교합된 인버터를 포함한다. 상기 래치는 데이터가 회로간에 통과되도록(이를 테면 패스 트랜지스터(408)를 사용하여) 판독-기록 회로에 연결한다. 상기 래치는 또한 패스 트랜지스터(413)를 통하여 출력에 또한 연결된다. 또한 다른 가능한 구현이 있을 수 있다. 예를 들면, 입력/출력(I/O) 라인이 사용되어, 패스 트랜지스터(402 또는 413)중 하나만이 필요하다. 단일 패스 트랜지스터는 상기 래치를 I/O 라인에 연결시킨다. 또한, 인버터 대신에 다른 로직 게이트, 이를 테면 NAND, NOR, XOR, AND, 및 OR 게이트, 그리고 그 조합이 사용될 수 있다.
이러한 회로는 도 2에 도시된 것처럼 마스터-슬레이브 레지스터의 회로의 반을 포함함에 유의한다. 마스터-슬레이브 레지스터의 마스터 부분은 하나의 래치이고, 슬레이브 부분은 또 다른 래치이다.
또한, 상기 구현은 NMOS 또는 n-채널 패스 트랜지스터를 나타낸다. 패스 게이트를 형성하는 수많은 방법들이 있으며, 이러한 기술중 하나가 사용될 수 있다. 예를 들면, 고전압 NMOS 패스 게이트는 VCC 이상의 고전압을 상기 게이트 또는 제어 전극에 위치시킴으로써 인에이블 또는 턴온된다(또는 온 상태로 위치된다). NMOS 패스 게이트는 상기 제어 전극을 VSS 또는 그라운드에 위치시킴으로써 턴오프 또는 오프 상태로 된다.
도 3의 회로는 시프트 레지스터(346), 각 판독-기록 회로를 위한 하나의 스테이지를 더 포함한다. 이 시프트 레지스터는 도 1의 시프트 레지스터에 유사하다. 각 시프트 레지스터 스테이지의 출력은 스테이지가 연관된 특정 래치의 ENABLE 신호 입력에 연결된다.
이러한 특정 실시예에서, 각각의 판독-기록 회로는 그 관련 래치에 연결되며 4개의 래치를 갖는다. 이들 래치중 2개는 메모리 셀에 기록되여지는 데이터를 유지시키는데 사용된다. 2개 래치는 다음 기록 사이클중에 메모리 셀에 기록되여지는 데이터를 로드하는데 사용된다. 예를 들면, 래치(309와 314)는 기록 데이터를 유지시키는데 사용되며, 래치(317과 322)는 로드된 새로운 데이터를 유지시키는데 사용된다. 따라서, 판독 모드중에, 2개의 래치는 현재 데이터를 유지 및 언로드하는데 사용되며, 새로운 데이터는 다른 2개의 래치에서 준비된다.
기록 데이터는 적절한 입력라인을 통하여 래치에 입력되고 그 후 적절한 판독-기록 회로를 사용하여 메모리 셀에 기록된다. 메모리 셀로부터의 데이터는 감지 증폭기를 사용하여 판독되며 상기 래치에 저장된다. 판독 데이터는 적절한 출력라인을 사용하여 상기 래치로부터 출력된다. 래치와 판독-기록 회로 간의 통신라인과 출력라인은 도시되어 있지 않다.
데이터는 입력 라인을 사용하여 한번에 하나씩 상기 래치로부터 입력된다. 이는 ENABLE 신호를 사용하여 수행되므로, 어레이의 열 또는 판독-기록 회로와 연 관된 래치가 한번에 하나씩 입력 라인에 연결된다. 상기 래치를 위한 ENABLE 신호는 시프트 레지스터로부터 온다. 상기 시프트 레지스터는 하나가 1인 것을 제외하고 모두 0인 패턴(예를 들면, 0001000000)(활성 하이 로직에 대해)으로 로드된다. 이 비트는 스트로브 비트로서 언급될 것이다. 예를 들면, 제 1 열과 연관된 시프트 레지스터는 1을 가지며, 시프트 레지스터의 리셋은 0을 포함한다. 이 1은 제 1 열을 위한 래치의 ENABLE 입력에 연결되며, 이는 이들 래치중 한개 이상을 I/O 라인(333, 336, 338 및 340)에 연결시킨다. 데이터는 이 열에 기록되거나 판독된다. 상기 시프트 레지스터로의 입력은 0에 연결되며 상기 시프트 레지스터는 클럭된다. 1은 다음 시프트 레지스터 스테이지로 전달한다. 상기 1은 제 2 열을 위한 래치의 ENABLE 입력에 연결되며, 이는 이들 래치를 I/O 라인에 연결시킨다. 이 작동은 소정의 데이터가 래치로부터 기록 및 판독될 때 까지 지속한다.
도 5와 도 6은 래치와 시프트 레지스터의 작동을 더 명확히 나타낸다. 도 5에서, 제 1 시프트 레지스터는 1을 갖는다; 열 및 상기 시프트 레지스터와 연관된 데이터 래치가 I/O 라인에 연결된다. 도 6에서, 시프트 레지스터가 클럭되었으며, 다음 시프트 레지스터는 1을 갖는다; 열 및 상기 시프트 레지스터와 연관된 데이터 래치가 I/O 라인에 연결된다.
상기 회로는 또한 활성 로우 LOAD 신호용으로 설계될 수 있다. 그후, 시프트 레지스터는 특정 래치가 인에이블되게 하는 0이 하나이고 모두가 1인 것을 포함할 것이다(예를 들면, 1110111111).
셀 당 2비트 이상을 유지하는 다중상태(또는 다중비트) 메모리 셀에 대해, 각각의 부가적인 비트를 위해 부가적인 래치가 있을 수 있다. 예를 들면, 셀 당 3비트에 대해, 2개의 부가 래치가 있을 수 있다. 데이터를 출력하기 위한 3개의 래치와, 데이터를 준비하기 위한 3개의 래치, 기록하기 위해 3개, 다음 사이클을 위해 새로운 데이터를 입력하기 위한 3개. 단지 하나의 시프트 레지스터가 인에이블 신호를 제공하는데 사용된다.
도 3의 실시예는 실제 작동과 데이터를 시프트(로딩/언로딩)하기 위한 래치의 개별 세트를 나타낸다. 다른 실시예에서, 래치의 한개 세트는 시프팅을 직렬로 처리하는데 공유되며 이는 집적 회로 면적을 절감시킨다. 그러나, 판독 및 기록을 위한 레지스터의 개별 세트를 구비함으로써, 이는 성능을 개선시키는데 왜냐하면 양측 유형의 데이터가 동시에 입력 및 출력될 수 있기 때문이다.
도 1에 비하여, 도 3의 회로는 동일한 기능성을 획득하기 위해 적은 집적 회로 면적을 요구한다. 그리고, 집적 회로 면적 절감은 메모리 셀 당 저장된 비트의 개수가 증가함에 따라 증가한다. 이는 래치가 마스터-슬레이브 레지스터 처럼 약 1/2의 면적을 차지하기 때문이다. 도 1에 대해, 열 당 사용된 래치의 개수는 열 당 A=d*4이며, 여기서 d는 단일 메모리 셀에 저장된 비트의 개수이다. 도 3에 대해, 열 당 사용된 래치의 개수는 B=d*2+2이다. 하기 표는 래치의 개수에 따른 집적 회로 면적 절감을 개괄하고 있다. 보아서 알수 있는 것처럼, d가 증가함에 따라, 접근법 B의 집적 회로 면적 절감이 접근법 A에 비하여 증가한다. 그리고, 열의 개수에 따라 집적 회로 면적 절감이 더 있을 수 있다.
표
d 셀 당 비트 개수 A 시프트 레지스터를 사용하는 래치 개수 B 동적 열 블럭 선택을 사용하는 래치 개수
2 8 6
3 12 8
4 16 10
5 20 12
6 24 14
7 28 16
8 32 18
도 1의 접근법을 넘어서는 도 3의 접근법의 또 다른 이점은 발생하는 잡음량의 감소이다. 래치의 1개 세트를 인에이블하기 위해 시프트 레지스터를 통하여 1(또는 활성 로우를 위한 0)을 전달할 때, 하나의 비트만이 각 클럭에 대해 스위칭된다. 또한, 래치의 한 세트만이 한번에 I/O 라인에 연결된다. 이 모두는 메모리 셀로부터 데이터를 출력 및 입력할 때 잡음량을 감소시키는데 기여한다. 잡음량을 감소시키는 것은 집적회로의 신뢰성을 증가시키는데, 왜냐하면 데이터가 잡음에 의해 방해를 덜 받기 때문이다.
도 3의 접근법을 요약하면, 데이터는 시프트 레지스터 대신에 래치에 저장된다. 데이터 래치 이외에, 마스터-슬레이브 시프트 레지스터의 한개 회로가 있다. 스트로브 펄스는 이러한 레지스터를 통하여 시프트되고 각 클럭에 따라 서로 다른 래치에서 순차적으로 포인트한다. 특정 래치는 그후 입력 또는 출력 라인에 연결될 것이다. 그래서, 판독시, 선택된 래치는 저장된 정보를 출력 버퍼로 전달하고 프로그래밍시, 선택된 래치는 입력 버퍼로부터 데이터를 수신한다.
셀 당 2비트로 시작하면, 도 3의 접근법으로 면적이 절감될 수 있다. 도 1의 접근법에서, 4개의 마스터-슬레이브 시프트 레지스터, 또는 8개 래치의 세트가 사 용된다. 2개 세트/리세트 레지스터(4개 래치)는 판독 또는 프로그래밍 데이터를 저장하는데 사용되며, 2개 세트/리세트 레지스터(4개 래치)는 쓰기 스트림중에 데이터에서 시프트하는데 사용되며, 이는 성능 증가를 고려한다.
도 3의 접근법으로는, 단지 6개의 래치가 필요하다: 2개 래치(시프트 레지스터)는 스트로브를 시프트시키기 위해 사용된다. 2개 래치는 예전 데이터를 저장하기 위해 사용되며, 2개 래치는 새로운 데이터를 로딩하기 위해 사용된다.
또한, 도 3의 회로는 비교적 매우 단조롭다: 6개의 클럭과 수천개의 래치에 비하여, 구동되여지는 1개의 클럭 신호와 1개의 래치 출력 스위칭(스트로브를 위한) 플러스 2개의 I/O가 한번에 스위칭한다.
본 발명의 수많은 가능한 실시예들이 있다. 하나의 실시예는 결합된 입력/출력(I/O) 라인을 사용하여 데이터를 래치에 입력 및 출력한다. 각 래치를 위한 한개의 I/O 라인이 있거나 또는 2개 이상의 래치를 위한 하나의 I/O 라인이 있을 수 있다. 예를 들면, 4개의 래치에 의해 공유되는 하나의 I/O 라인이 있일 수 있다. 또는, 4개의 I/O 라인과 4개의 래치가 있을 수 있다.
도 7은 본 발명의 다른 실시의 상세한 사항을 나타낸다. 4개의 래치(306, 309, 314 및 322)를 위한 4개의 입력 라인(333, 336, 338 및 340)이 각각 있다. 단일의 출력 라인(711)이 있다. 래치의 특정 열이 시프트 레지스터로부터 ENABLE 신호를 사용하여 인에이블될 때, 입력 라인상의 데이터는 각각의 래치에 연결 및 저장되다. 상기 래치의 데이터는 데이터를 메모리 셀에 기록하기 위한 판독-기록 회로(106)에 연결된다.
이러한 구현은 래치로부터 데이터가 출력되는 단일 출력 라인을 포함한다. 다른 실시예는 각각의 래치를 위한 출력 라인, 4개를 구비한다. 그러나, 더 많은 라인을 가질수록 다이 사이즈(die size)에 강한 영향을 끼치며, 적은 라인을 가질수록 더 컴팩트한 레이아웃을 산출한다.
이러한 특정 실시예에 의해 도시된 것처럼, 본 발명의 다수의 변경이 있을 수 있다. 예를 들면, 2개 이상의 래치를 위한 단일의 I/O 라인이 있을 수 있다. 각 래치를 위한 단일의 I/O 라인이 있을 수 있다. 2개 이상의 래치를 위한 하나의 입력 라인이 있을 수 있다. 2개 이상의 래치를 위한 하나의 출력 라인이 있을 수 있다. 각 래치를 위한 단일의 출력 라인이 있을 수 있다. 그리고 각각의 실시예는 서로 결합될 수 있다. 예를 들면, 하나의 출력 라인과 하나의 입력 라인이 있을 수 있다. 하나의 입력 라인과 4개의 출력 라인이 있을 수 있다.
본 발명의 이러한 설명은 도시 및 설명을 위해 제시되어져 왔다. 또한 발명을 기술된 명확한 형태로 제한하고자 하는 것이 아니며, 수많은 변형 및 변경이 상기 교시에 비추어 가능하다. 상기 실시예들은 발명의 원리 및 그 실제 활용을 가장 잘 설명하기 위해 선택 및 기술되었다. 이러한 설명은 당업자가 본 발명의 다양한 실시예로 이용 및 실행가능하게 한다. 따라서 본 발명의 범위는 하기 청구범위에 의해 정하여 진다.

Claims (34)

  1. 행들과 열들로 배열된 다수의 메모리 셀들;
    상기 메모리 셀들의 열들에 커플링된 다수의 프로그래밍 회로들;
    상기 메모리 셀들의 열들에 커플링된 다수의 감지 증폭기들;
    데이터를 임시로 저장할 수 있는 다수의 래치 회로들;
    다수의 포인터 시프트 레지스터 스테이지들을 포함하는 포인터 시프트 레지스터;
    를 포함하는 집적회로에 있어서,
    상기 메모리 셀들은 비휘발성 메모리 셀들이고,
    제1 세트의 래치 회로들이 상기 프로그래밍 회로들에 커플링되고, 제2 세트의 래치 회로들이 상기 감지 증폭기들에 커플링되며,
    입력 회로가 상기 제1 세트의 래치 회로들에 커플링되고, 출력 회로가 상기 제2 세트의 래치 회로에 커플링되며,
    상기 포인터 시프트 레지스터의 각 스테이지는, 연속적인 시간 단계에서 상기 입력 및 출력 회로들에 대한 상기 래치 회로 세트들의 서로 다른 세트들의 각각의 연결을 인에이블하기 위해 클럭 신호에 접속된 클럭 입력을 가진 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 메모리 셀들은 플로팅 게이트, 플래시, EEPROM 또는 EPROM 메모리 셀들인 것을 특징으로 하는 집적회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1 세트의 래치 회로들은 한 쌍의 교차교합된 로직 게이트들을 포함하는 것을 특징으로 하는 집적회로.
  4. 제1항 또는 제2항에 있어서, 상기 제2 세트의 래치 회로들은 한 쌍의 교차교합된 인버터들을 포함하는 것을 특징으로 하는 집적회로.
  5. 제1항 또는 제2항에 있어서, 상기 포인터 시프트 레지스터의 각 스테이지는 마스터-슬레이브 레지스터를 포함하는 것을 특징으로 하는 집적회로.
  6. 제1항 또는 제2항에 있어서, 각각의 상기 메모리 셀은 다수 비트의 데이터를 저장하는 것을 특징으로 하는 집적회로.
  7. 제1항 또는 제2항에 있어서, 각각의 상기 메모리 셀은 적어도 1 비트의 정보를 저장하는 것을 특징으로 하는 집적회로.
  8. 제1항 또는 제2항에 있어서, 상기 메모리 셀들은 2 상태 메모리 셀들인 것을 특징으로 하는 집적회로.
  9. 제1항 또는 제2항에 있어서, 상기 메모리 셀들은 다중 상태 메모리 셀들인 것을 특징으로 하는 집적회로.
  10. 제1항 또는 제2항에 있어서, 상기 래치 회로들 중 어느 하나는 1 비트의 정보를 임시로 저장하는 것을 특징으로 하는 집적회로.
  11. 제1항 또는 제2항에 있어서, 다수의 래치 회로들의 조합들이 다수 비트의 정보를 저장하는데 할당되는 것을 특징으로 하는 집적회로.
  12. 제10항에 있어서, 클럭된 포인터 시프트 레지스터의 각 스테이지는 입력 회로를 상기 래치 회로들 모두 또는 일부에 커플링하는 것을 특징으로 하는 집적회로.
  13. 제10항에 있어서, 클럭된 포인터 시프트 레지스터의 각 스테이지는 입력 회로를 상기 래치 회로들 모두 또는 일부에 커플링하는 것을 특징으로 하는 집적회로.
  14. 제11항에 있어서, 클럭된 포인터 시프트 레지스터의 각 스테이지는 출력 회로를 상기 래치 회로들 모두 또는 일부에 커플링하는 것을 특징으로 하는 집적회로.
  15. 삭제
  16. 제1항 또는 제2항에 있어서, 상기 제1 세트의 래치 회로들 중 하나와 상기 제2 세트의 래치 회로들 중 하나는 상기 메모리 셀들의 열의 단일 메모리 셀에 기록되는 데이터를 보유하는 것을 특징으로 하는 집적회로.
  17. 제1항 또는 제2항에 있어서, 상기 제1 세트의 래치 회로들 중 하나와 상기 제2 세트의 래치 회로들 중 하나는 상기 메모리 셀들의 열의 단일 메모리 셀로부터 판독된 데이터를 보유하는 것을 특징으로 하는 집적회로.
  18. 제1항 또는 제2항에 따른 집적회로를 작동시키는 방법에 있어서,
    상기 포인터 시프트 레지스터의 제1 스테이지에 스트로브 비트를 로딩하는 단계; 및
    상기 스트로브 비트를 상기 포인터 시프트 레지스터의 한 스테이지로부터 다른 스테이지로 어드밴드하도록 상기 포인터 시프트 레지스터를 클럭하는 단계로서, 이에 의해 상기 제1 세트의 래치 회로들과 상기 제2 세트의 래치 회로들을 순차적으로 인에이블하는 단계;
    를 포함하는 것을 특징으로 하는 집적회로 작동 방법.
  19. 제18항에 있어서, 상기 포인터 시프트 레지스터를 클럭하는 동안 I/O 라인에 대한 상기 제1 세트의 래치 회로들의 커플링을 디스에이블하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 작동 방법.
  20. 제1항 또는 제2항에 있어서, 데이터가 상기 제1 세트의 래치 회로들 중 하나로부터 상기 제1 세트의 래치 회로들 중 다음 하나로 서로 다른 열로 연속적으로 통과되지 않는 것을 특징으로 하는 집적회로.
  21. 제1항에 있어서, 상기 제1 세트의 래치 회로들은 시프트 레지스터를 형성하지 않는 것을 특징으로 하는 집적회로.
  22. 제1 열의 메모리 셀들과 연관된 데이터를 보유하도록 제1 래치를 제공하는 단계;
    제2 열의 메모리 셀들과 연관된 데이터를 보유하도록 제2 래치를 제공하는 단계;
    상기 제1 래치의 인에이블 입력에 커플링된 출력을 갖는 제1 스테이지와 상기 제2 래치의 인에이블 입력에 커플링된 출력을 갖는 제2 스테이지를 구비한 시프트 레지스터를 제공하는 단계;
    입력 라인에 대한 상기 제1 래치의 커플링을 인에이블하기 위해 상기 시프트 레지스터의 상기 제1 스테이지에 스트로브 비트를 로딩하는 단계;
    상기 입력라인에 대한 상기 제2 래치의 커플링을 인에이블하기 위해 상기 스트로브 비트를 상기 시프트 레지스터의 상기 제1 스테이지로부터 상기 제2 스테이지로 어드밴스하도록 상기 시프트 레지스터를 클럭하는 단계; 및
    상기 시프트 레지스터를 클럭하는 동안 I/O 라인에 대한 상기 제1 래치의 커플링을 디스에이블하는 단계;
    를 포함하는 집적회로 작동 방법.
  23. 제22항에 있어서, 각각의 상기 메모리 셀들은 다수 비트의 데이터를 저장하는 것을 특징으로 하는 집적회로 작동 방법.
  24. 제22항에 있어서, 상기 메모리 셀들은 다중 상태 메모리 셀들인 것을 특징으로 하는 집적회로 작동 방법.
  25. 삭제
  26. 메모리 셀당 2 비트 이상의 데이터를 저장하도록 작동되며 다수의 비트 라인들과 연결된 재프로그래밍 가능한 비휘발성 메모리 셀들의 어레이;
    상기 다수의 비트 라인들의 개개의 비트 라인들과 연결된 어드레스된 메모리 셀들로 데이터를 이송하기 위해 상기 개개의 비트 라인들과 연결가능한 2 이상의 임시 데이터 저장소자들;
    하나 이상의 데이터 입력-출력 라인;
    상기 임시 데이터 저장소자들과 커플링된 다수의 직렬연결 스테이지들을 포함하는 시프트 레지스터로서, 상태의 변화가 상기 시프트 레지스터의 한 스테이지로부터 다른 스테이지로 전달될 때 연속적인 시간 단계에서 상기 임시 데이터 저장소자들의 서로 다른 것들과 상기 적어도 하나의 데이터 입력-출력 라인들의 연결을 인에이블하기 위한 시프트 레지스터; 및
    상기 상태의 변화가 상기 시프트 레지스터의 상기 스테이지들을 따라 순차적으로 전달되게 하도록 상기 시프트 레지스터와 연결된 클럭 소스;
    를 포함하는 것을 특징으로 하는 메모리 시스템.
  27. 제26항에 있어서, 상기 적어도 하나의 데이터 입력-출력 라인은 다수의 데이터 입력-출력 라인들을 포함하는 것을 특징으로 하는 메모리 시스템.
  28. 제27항에 있어서, 상기 임시 데이터 저장소자들은 상기 다수의 데이터 입력-출력 라인들과 병렬로 연결되는 것을 특징으로 하는 메모리 시스템.
  29. 제28항에 있어서, 상기 임시 데이터 저장소자들은 상기 다수의 비트 라인들의 서로 다른 것들과 또한 연결되는 것을 특징으로 하는 메모리 시스템.
  30. 제26항 내지 제29항 중 어느 한 항에 있어서, 상기 임시 데이터 저장소자들은 데이터 래치들인 것을 특징으로 하는 메모리 시스템.
  31. 제30항에 있어서, 상기 데이터 래치들은 1 비트의 데이터를 개별적으로 저장하는 것을 특징으로 하는 메모리 시스템.
  32. 제30항에 있어서, 상기 데이터 래치들 사이에서 데이터가 연속적으로 통과되지 않는 것을 특징으로 하는 메모리 시스템.
  33. 제30항에 있어서, 상기 메모리 셀들의 어레이는 플래시 메모리 셀들의 NAND 어레이를 포함하는 것을 특징으로 하는 메모리 시스템.
  34. 제30항에 있어서, 상기 메모리 셀들은 플로팅 게이트들을 포함하는 것을 특징으로 하는 메모리 시스템.
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