KR20070020137A - Ａｌ₂Ｏ₃ 유전체를 이용하는 메모리 셀용 격리 구조체 - Google Patents

Ａｌ₂Ｏ₃ 유전체를 이용하는 메모리 셀용 격리 구조체 Download PDF

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Abstract

본 발명은 일 실시예에서 기판을 바이어스하고 예를 들면 DRAM 메모리 셀과 같은 집적 회로 구조체의 인접 액티브 영역들 사이에 격리를 제공하기 위하여 기판 위에 형성된 격리 게이트를 제공한다. 트렌치 격리 영역 아래 및 주변에 홀-고농도 축적 영역을 생성하기 위하여 종래 기술의 게이트 산화물층 대신에 알루미나(Al2O3)가 게이트 유전체로서 이용된다. 본 발명의 다른 실시예에서는 격리 영역의 유효성을 증가시키기 위해서 STI 영역내의 라이너로서 이용되는 알루미나층을 제공한다. 실시예는 격리 영역에서 함께 이용될 수 있다.

Description

Ａｌ₂Ｏ₃ 유전체를 이용하는 메모리 셀용 격리 구조체{ISOLATION STRUCTURE FOR A MEMORY CELL USING Al2O3 DIELECTRIC}
본 발명은 고밀도 집적 회로 제조를 위한 개선된 반도체 구조에 관한 것이고, 특히 메모리 장치를 위한 개선된 격리 영역 및 그 형성 공정에 관한 것이다.
랜덤 억세스 메모리 셀은 동적 및 정적 2개의 주요 유형이 있다. 동적 랜덤 억세스 메모리(DRAM)는 2개의 바이너리 값 중 하나를 나타내는 전압을 저장하도록 프로그램될 수 있으나, 매우 짧은 기간 이상 동안 이 전압을 유지하기 위해서는 주기적 재프로그래밍 또는 "리프레싱(refreshing)"을 필요로 한다. 정적 랜덤 억세스 메모리는 주기적 리플레싱이 필요하지 않아 이러한 의미에서 명명되었다.
DRAM 메모리 회로는 단일 반도체 웨이퍼 상에 DRAM 셀이라 칭하는 수백만개의 동일한 회로 소자들을 복제함에 의해 제조된다. 각각의 DRAM 셀은 1비트(이진 디지트)의 데이터를 저장할 수 있는 어드레스 가능한 위치이다. 가장 일반적인 형태에서, DRAM 셀은 2개의 회로 성분 즉, 전계 효과 트랜지스터(FET) 및 커패시터로 구성된다.
도 1a는 2개의 종래 기술의 DRAM 셀(10)을 도시하며, 각각의 셀(10)은 커패시터(14) 및 억세스 트랜지스터(12)를 포함한다. 각각의 셀(10)에 대해, 커패시 터(14)는 커패시터(14)의 서로 대향하는 측에 위치한 2개의 접속부를 갖는다. 제1 접속부는 일반적으로 메모리 회로의 내부 동작 전압(논리 "1"에 해당하는 전압)의 1/2인 기준 전압(Vr)으로 향하는 것이다. 제2 커패시터 접속부는 트랜지스터(12)의 드레인으로 향하는 것이다. 트랜지스터(12)의 게이트는 워드 라인(18)에 접속되고, 트랜지스터의 소스는 비트 라인(16)에 접속된다. 이러한 접속은 커패시터(14)로부터 1 비트 라인(16) 상의 신호(논리 "0" 또는 논리 "1")를 커패시터(14)에 기록하도록 하거나 1 비트 라인(16) 상의 신호(논리 "0" 또는 논리 "1")가 커패시터(14)로부터 판독되도록 하는 것을 허락하거나 방지함에 의해, 워드라인(18)이 커패시터(14)로의 억세스를 제어하는 것을 가능하게 한다. 도 1c는 DRAM 셀(10)의 횡단면도를 도시한다. 도 1b는 DRAM 셀(10)을 포함하는 DRAM 메모리 어레이의 일부를 도시한다. 도 1b에서, 주어진 비트 라인(16)을 공유하는 각각의 셀(10)은 공통 워드라인(18)을 공유하지는 않고, 공통 워드 라인(18)을 공유하는 각각의 셀(10)은 공통 비트 라인(16)을 공유하지 않는다.
DRAM 제조는 고도의 경쟁 사업이다. 단일 메모리 칩에 더 많은 메모리를 채워넣기 위해서 개별 셀의 크기를 감소시키고 메모리 셀 밀도를 증가시키는 것이 끊임없이 요구되고 있다. 셀 크기는 6 피쳐 제곱 면적(6F2) 내지 4 피쳐 제곱 면적(4F2)이 바람직하다(여기서 F는 포토리소그라피 공정에 의해 구현 가능한 최소 배선폭을 나타냄). DRAM 메모리 상의 소자 격리는 각각의 셀의 크기가 감소됨에 따라 점점 더 중요해져서, 각각의 셀의 액티브 영역(예를 들면, 도 1b의 영역(13))을 다른 장치의 액티브 영역에 인접하게 위치시킬 수 있다. 격리는 다른 집적 회로 구조에서도 또한 필요하다.
STI(shallow trench isolation)는 DRAM 어레이 또는 다른 집적 구조 상의 액티브 영역을 서로 격리시키는데 이용될 수 있는 하나의 기술이다. 도 1c에 도시된 것처럼, 기판 표면(1)에 형성되는 격리 트렌치(17)는 각각이 커패시터(14), 트랜지스터(12), 및 관련 소스/드레인 영역(19)을 갖는 2개의 인접 DRAM 메모리셀을 격리하는데 이용될 수 있다. 통상의 STI 격리 구조에서, 트렌치(17)는 인접 액티브 영역 사이에서 물리적 전기적 장벽을 제공하는데 이용될 수 있다. 그러므로, STI 구조는 트렌치를 에칭하고 이를 화학 기상 증착(CVD) 또는 고밀도 플라즈마(HDP) 실리콘 산화물 또는 실리콘 이산화물(SiO2)과 같은 유전체로 충전(充塡)함에 의해 형성된다. 충전된 트렌치는 화학 기계적 연마(CMP) 또는 에치-백 공정(etch-back process)에 의해 평탄화되어, 유전체는 트렌치내에서만 남아있고, 그 상부 표면은 실리콘 기판의 것과 동일한 레벨로 유지된다.
격리를 더욱 강화하기 위하여, 트렌치 바로 아래의 영역(도시 없음)의 실리콘 기판으로 이온이 주입될 수 있다. 그러나, 트렌치 아래의 이온 주입과 관련해서는 문제점이 있다. 예를 들면, S. Nag et al. "Comparative Evalution of Gap-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25micron Technologies," IEEE IEDM, pp. 841-844(1996)에서 주지된 것처럼, 트렌치 아래의 이온 주입은 높은 전류 누설을 초래할 수 있다. 특히, 이온이 트렌치의 에지에 가 까운 기판에 주입되는 경우, 액티브 소자 영역과 트렌치 사이의 접합에서 전류 누설이 발생할 수 있다.
또한, 도 1c를 참조하면, 더 깊은 STI 영역이 더 우수한 격리를 제공할 수는 있지만, STI 영역을 깊게 하는 것에는 한계가 있다. STI 영역이 너무 깊다면, 트렌치(17)를 산화물층(15)으로 충전하는 것은 트렌치내에 보이드(void; 11) 또는 크랙(crack)을 초래할 것이다. 그러므로, 트렌치 영역의 깊이나 농도에 상관하지 않고 메모리 소자의 액티브 영역을 격리할 필요가 있다.
고밀도 집적 회로에서 소자 격리를 제공하기 위하여 격리 게이트가 제안되어 왔다. 이러한 게이트는 실리콘 이산화물과 같은 두꺼운 산화물층을 이용하나, 기판 표면에 강한 축적층을 제공하기 위하여 여전히 종래의 주입 방법에 의존하고 있다. 그러므로, 종래의 격리 게이트는 게이트 유기 드레인 누설(GIDL; gate induced drain leakage)의 존재를 여전히 촉진한다.
그러므로, DRAM 메모리 장치와 같은 고밀도 응용물에서 이용될 수 있는 격리 구조가 필요하다. 또한, 그러한 격리 구조를 제작할 수 있는 간편한 방법이 필요하다.
본 발명의 일 실시예는 기판을 바이어스하고 예를 들면 DRAM 메모리 셀과 같은 집적 회로 구조의 인접 액티브 영역들 사이에 격리를 제공하기 위하여 기판 위에 형성된 격리 게이트를 제공한다. 알루미나(Al2O3)는 게이트 유전체로 이용되고, 종래의 게이트 산화물층에 비해, 트렌치 격리 영역 아래 및 주변에 홀 고농도(hole-rich) 축적 영역을 생성하게 된다. 본 발명의 다른 실시예는 격리 영역의 효과를 증가시키기 위하여 STI 영역내의 라이너(liner)로서 이용되는 알루미나층을 제공한다. 또한, 이 실시예들은 격리 영역에서 동시에 이용될 수 있다.
도 1a는 2개의 종래 기술의 DRAM 셀을 개략적인 형태로 도시하는 도면.
도 1b는 도 1a에 따라 구성된 DRAM 셀을 갖는 종래 기술의 DRAM 어레이의 일부에 대한 상면도.
도 1c는 도 1a의 메모리 셀 회로에 도시된 것과 같이 구성된 메모리 셀의 횡단면도.
도 2a는 본 발명의 제1 실시예에 따라 구성된 2개의 인접 메모리 셀의 부분 횡단면도.
도 2b는 도 2a에 따라 구성된 메모리 셀을 갖는 메모리 어레이의 일부에 대한 도면.
도 3은 제조 초기 단계에서의 본 발명의 예시적 메모리 셀의 횡단면도.
도 4는 도 3의 메모리 셀의 다음 제조 단계의 도면.
도 5는 도 4의 메모리 셀의 다음 제조 단계의 도면.
도 5a는 도 4의 메모리 셀의 다음 제조 단계의 본 발명에 따라 구성된 예시적 메모리 셀의 도면.
도 6은 도 5의 메모리 셀의 다음 제조 단계의 도면.
도 7은 도 6의 메모리 셀의 다음 제조 단계의 도면.
도 8은 본 발명의 제2 실시예에 따라 구성된 2개의 인접 메모리 셀의 횡단면도.
도 9는 본 발명에 따라 구성된 DRAM 메모리 셀을 채용하는 처리 시스템의 개략도.
이하 설명에서, 본 발명이 실시되는 다양한 특정 예시적 실시예가 참조된다. 이들 실시예는 당해 분야의 숙련자라면 본 발명을 실시하기에 충분히 상세하게 기술되었으며, 다른 실시예가 채용될 수도 있음이 이해될 것이며, 구조적, 논리적 및 전기적 변경도 가능하다.
이하 설명에서 이용되는 용어인 "웨이퍼" 또는 "기판"은 반도체 표면을 갖는 임의의 반도체-기반 구조물을 포함한다. 웨이퍼 및 구조물은 실리콘, 실리콘-온 인슐레이터(SOI), 실리콘 온 사파이어(SOS), 도핑 및 비도핑 반도체, 베이스 반도체 파운데이션(base semiconductor foundation)에 의해 지지되는 실리콘의 에피텍셜층, 및 다른 반도체 구조체를 포함한다. 반도체가 실리콘-기반일 필요는 없다. 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨 아세나이드(GaAs) 일 수 있다.
도면을 참조할 때, 동일 구성 요소에 대해서는 동일 참조 번호가 지정되어있으며, 본 발명의 제1 실시예가 도 2a 및 도 2b를 참조로 설명된다. 도 2a는 2개의 예시적 DRAM 메모리 셀(200)의 부분 횡단면도를 나타내고, 도 2b는 본 발명의 제1 실시예에 따라 형성되는 격리 게이트(110)를 구비하는 DRAM 어레이의 일부(201)의 상면도를 나타낸다.
후술하는 것처럼, 제1 실시예의 격리 게이트(110)는 양호하게는 적층형 게이트스택(gatestack)으로서 형성된다. 격리 게이트(110)는 알루미나층(112) 위에 있는 도전체층(113) 위에 절연층(114)을 가진다. 실리콘 이산화물(SiO2) 유전층을 포함하는 전형적인 그라운드형 게이트 장치와는 상이하게, 본 발명은 알루미나(Al2O3) 게이트 유전체층(112)을 제안한다. Al2O3은 실리콘 이산화물(k~3.9)에 비해 높은 k 유전체 상수 재료(k~9.0)이다. 알루미나는 게이트 유전체내에서 높은 네가티브 전하 밀도를 생성한다. 그러므로, 게이트/p-형 기판 인터페이스 주변에 알루미나를 위치시킴으로써, 기판의 표면 주변에 홀 축적층을 생성하게 된다. 절연층(114)은 질화물과 같은 적절한 재료가 될 수 있다. 도전체층(113)용으로 적절한 재료는 예를 들면, 폴리실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 및 폴리/MoSi2을 포함한다. 산화물, 질화물 또는 다른 절연 스페이서(111)가 격리 게이트(110) 각 측면에 제공된다.
도 2a를 참조하면, 실리콘층(100, 102) 및 예를 들면 SiO2로 형성된 절연층(101)으로 설계된 SOI(silicon on insulator)를 이용하는 메모리 셀(200)의 부분이 도시된다. 그러나, 각각의 메모리 셀(200)은 임의의 반도체 표면상에 형성될 수 있으며, 본 발명은 SOI 설계에만 국한되지 않으며, 예시를 목적으로 도시되었을 뿐이다.
도 2a에 도시된 것처럼, STI 영역(103)은 기판층(100)내에 생성된다. 포지티브 전하 홀 고농도 영역(120)은 게이트 도전체층(113)이 격리 전압(VISO)에 의해 바이어스되는 경우에 STI 측벽(115)을 따라 STI 영역(103) 아래에 형성된다. 이 영역(120)은 STI 영역(103) 위에 본 발명에 따라 구성된 격리 게이트(110)를 제공하고 이를 이용함에 의해 생성된다.
격리 게이트(110) 외에도, 각각의 메모리 셀(200)은 트랜지스터(104 및 105) 및 도식적으로 커패시터(108 및 109)로 나타낸 용량성 구조와 같은 메모리 셀 부품을 포함한다. 트랜지스터(104 및 105)는 메모리 셀(200)을 관련 워드 라인에 접속시키고, 커패시터(108 및 109)는 트랜지스터(104 및 105)를 통해 관련 비트 라인에 전기적으로 접속된다. 그러나, 본 발명은 도 2a에 도시된 셀(200)의 실시예에 국한되지 않는다. 본 발명의 격리 게이트(110)는 임의의 집적 회로 장치내의 다른 메모리 셀 구성을 갖는 인접 액티브 영역들 사이에 격리를 제공하기 위해 이용될 수 있다.
동작에 있어서, 격리 게이트에 그라운드 전위 또는 약 전위를 인가함에 의해 격리 게이트(110)가 바이어스된다. 도 2a 및 2b에 도시된 것처럼, 전위(VISO)는 충분한 격리를 얻기 위한 소정 인가 전압을 나타낸다. 전위(VISO)는 게이트의 도전성에 따라 약 포지티브 또는 네가티브일 수 있음에 주목해야 한다. NMOS 격리 게이트에 있어서, 알루미나는 약 네가티브 전하로 바이어스되어, STI 영역(103)내의 게이트(110) 아래의 홀 고농도 축적 영역(120)을 유도한다. -50mV에서 -400mV 범위, 일반적으로는 약 -100mV의 전위가 게이트스택에 인가되어야 한다. PMOS 격리 게이트가 이용되는 경우, 약 +50mV 내지 약 +400mV 범위, 일반적으로는 약 +100mW의 약 포지티브 전위가 인가될 것이다. 격리 게이트(110)를 바이어스하는 경우, 격리 게이트(110) 및 대응된 격리 영역(103)에 의해 분리된 인접 셀들 또는 셀내의 액티브 영역 사이에 전기적 격리를 제공한다. 이러한 전기적 격리는 STI 영역 측벽(115)을 따라 아래에 전자 홀이 축적됨에 의한 결과로서, 이 영역에 걸쳐 네가티브 전하의 흐름을 방지한다.
본 발명의 제1 양호한 실시예에서, 알루미나 유전층(112)은 격리 게이트스택(110) 아래에 강한 축적층을 유지하기 위하여 충분한 네가티브 전하를 생성하여, 게이트는 그라운드 전위로 유지될 것이다. 따라서, 게이트가 그라운드 전위로 유지되는 경우, 게이트(110) 아래의 기판층(10)의 표면에 인접하게 강한 축적층이 생성되도록 본 발명의 격리 게이트(110)는 높은 임계 전압을 가진다. 예를 들면, DRAM 셀에서의 실리콘 이산화물 유전체층을 갖는 통상의 전계 효과 트랜지스터는 약 0.5V의 임계 전압을 갖는다. 알루미나층(112)을 이용함으로써 격리 게이트(110)의 임계 전압을 거의 1.3V로 증가시킨다. 실시예에서 높은 임계 전압이 항상 바람직한 것은 아니지만, 높은 임계 전압은 유효 홀 축적 영역(120)을 제공하는데 있어 효과적이다.
더욱이, 본 발명에 따른 격리 게이트(110)가 이용되는 경우에 트렌치 격리 영역(103)의 깊이(D)는 감소될 수 있다. 일반적으로, 격리 트렌치는 약 2500Å의 깊이를 갖는다. 그러나, 본 발명에 따른 격리 게이트(110)의 이용은 약 2000Å 미 만의 깊이(D)를 갖는 트렌치(103)의 이용을 가능하게 하고, 다르게는 일부 경우에 있어서, 격리 트렌치의 이용이 모두 제거되고, 기판 표면(100) 바로 위에 형성된 격리 게이트만에 의해 충분한 소자 격리가 제공된다.
도 3-7을 참조로, 본 발명의 제1 실시예에 따라 수행되는 예시적 제조 방법이 설명된다. 실리콘 기판층(100)이 제공된다. 상술한 것처럼, 본 발명은 도 2a에 도시된 것과 같이 SOI 설계물로서 이용될 수 있지만, 간략하게, 이하 설명 및 도면에서는 실리콘 기판 반도체 설계에 대해 기술한다.
도 3을 참조로 제조 초기 단계가 설명된다. 트랜지스터(104, 105)의 형성 이전에 기판(100)내에 STI 영역(103)이 형성되는 것이 바람직하다; 따라서, 격리 트렌치(103)에 인접하게 위치한 하부 소스/드레인 영역(106, 107)이 형성 이후에 격리 게이트(110)가 형성되는 것이 바람직하다. 건식 이방성 에칭에 의해 또는 다른 에칭 공정에 의해 트렌치를 에칭하는 것과 같은 임의의 적절한 방법에 의해 격리 트렌치(103)가 형성될 수 있다. 에칭한 이후에, 트렌치는 예를 들면 실리콘 산화물 또는 실리콘 이산화물의 화학 기상 증착(CVD) 또는 고밀도 플라즈마(HDP) 증착에 의해 유전체로 충전된다. 다음으로, 충전된 트렌치(103)는 화학 기계적 연마(CMP) 또는 에치백 공정에 의해 평탄화되어, 유전체는 트렌치내에서만 남아 있고, 그 상부 표면은 실리콘 기판(100)과 동일 레벨을 유지한다. 소스 드레인 영역(106, 107)은 종래 기술의 주입 공정을 이용하여 주입된 영역일 수 있다. 다음으로, 매우 얇은 게이트 산화물층(130)은 기판(100)의 표면 전역에 걸쳐 성장되어 버퍼층으로서의 역할을 한다.
도 4는 메모리 셀(200) 제조의 다음 단계를 설명한다. 알루미나층(112)은 버퍼층(130) 위에 소망된 두께로 증착된다. 알루미나층(112)의 증착은 화학 기상 증착(CVD), 플라즈마 기상 증착 또는 원자층 증착을 포함하나 이에 국한되지 않는 적절한 방법에 의해 수행될 수 있다. 알루미나가 종래 기술의 게이트 산화물에 비해 높은 k 재료이므로, 종래 기술의 DRAM 셀과 동일한 유효 산화물 두께를 제공하기 위해서는 더 두꺼운 막층이 이용될 수 있다. 두꺼운 막을 증착하는 것은 대형 웨이퍼에 걸쳐 막 두께의 변이를 감소함으로 인해 공정 제어성을 더욱 높여주므로 효과적이다. 알루미나 막의 두께는 일반적으로는 약 50Å 내지 약 150Å이고, 양호하게는 100Å-115Å이다.
도 5는 알루미나층(112) 위에 선택적으로 증착되는 도전체층(113)을 도시한다. 패터닝 이후에, 도전체층(113)이 격리 트렌치(103) 위에 위치된다. 도전체층(113)은 종래 기술의 게이트 구조체에서 이용되는 도전체의 임의 유형일 수 있으며, 바람직하게는 메모리 셀(200)의 다른 트랜지스터 게이트(104, 105)와 동일한 재료로 형성된다.
다르게는 도 5a에 도시된 것처럼 도전체층(113)이 증착되기 이전에 알루미나층(112) 위에 부가 게이트 유전체(117)가 증착될 수 있음에 주목한다. 이러한 부가 유전체층(117)은 실리콘 이산화물층을 포함하나 이에 국한되지 않는 임의의 적절한 게이트 유전체일 수 있다. 도전체층(113)과 유사하게, 이러한 부가 유전체층(117)은 게이트(110)가 형성될 영역 위에만 증착을 위해 패터닝될 수 있다. 이러한 단계는 어레이 상의 다른 트랜지스터(104, 105)의 게이트를 위한 제1 유전체 층의 증착과 동시에 수행될 수 있다. 그러한 경우에는, 유전체 재료(117) 또한 트랜지스터(104, 105)를 위한 게이트스택이 형성될 곳에 선택적으로 증착될 수 있다.
도 6은 도 5에 도시된 단계의 완료 이후의 메모리 셀(200)을 다시 참조하여 격리 게이트(110)를 형성하는 다음 단계를 도시한다. 유전체층(114)은 도전체층(113) 위에 선택적으로 증착된다. 유전체층(114)은 게이트스택의 다른 층들과 호환되는 적절한 임의의 게이트 절연층일 수 있으며, 예를 들면, 질화물 또는 산화물일 수 있다. 유전체층은 전극층(113) 위에 패턴-증착된다.
도 7은 도전체층 및 유전체층(113 및 114) 각각의 아래만 제외하고 전역에 알루미나(112)을 에칭하기 위하여 게이트스택(110)위에 마스크를 사용하여 적절한 에칭제로 알루미나(112)가 에칭됨을 도시한다. 이로써, 격리 게이트 스택(110)이 완성된다. 절연 측벽(111)은 격리 게이트 스택(110)의 일측면 또는 양측면에 형성될 수 있다. 측벽(111)은 산화물, 질화물 또는 다른 적절한 절연 재료로 형성될 수 있다.
메모리 셀의 형성을 완성하기 위해 종래 기술의 처리 단계가 수행될 수 있다. 예를 들면, 도 2a의 예시적 셀(200)을 참조하면, 트랜지스터(104, 105)는 임의의 적절한 방법 및 게이트스택내에 종래 기술의 게이트 산화물층 예를 들면, 실리콘 이산화물을 이용하여 형성될 수 있다. 트랜지스터 게이트스택은 소스 드레인 영역(106, 107) 위에 위치되고 전기적으로 접속된다. 가능한 한, 트랜지스터(104 및 105)의 게이트스택의 도전체 및 제2 유전체 층이 격리 게이트(110)의 형성과 동시에 형성될 수 있다. 그럴 경우, 증착되자마자, 도 7을 참조로 설명된 것처럼 알 루미나가 선택적으로 에칭될 필요가 있다. 다음으로, 도전체층(113) 및 유전체층(114)은 각각의 트랜지스터(104, 105) 게이트스택에 대해 또한 격리 게이트스택의 일부로서 선택적으로 증착될 수 있다. 커패시터(108, 109)는 임의의 적절한 방법을 이용하여 형성되며, 트랜지스터(104, 105)를 통해 메모리 어레이(201)(도 2b) 상의 관련 비트 라인에 전기적으로 접속된다.
전술한 격리 게이트(110)는 다양한 트랜지스터 및 커패시터 구조를 갖는 메모리 셀 어레이내에 주입될 수 있다. 또한, 본 발명은 상술한 것과 같은 6F2 또는 4F2와 같은 매우 높은 밀도의 메모리 셀에 대해 격리를 제공하기 위하여 이용될 수 있다. 본 발명은 메모리 셀의 특정 설계에 국한되지 않는다.
도 8은 본 발명의 제2 실시예를 도시한다. 여기서, 2개의 메모리 셀(300)의 액티브 영역은 격리 트렌치내에서 알루미나를 얇은 라이닝(304)으로 이용하는 트렌치 격리 영역(303)에 의해 분리된다. 트렌치는 이방성 에칭, 또는 다른 임의의 적절한 방법에 의해 약 1,000Å 내지 약 4,000Å의 깊이까지 형성될 수 있다. 알루미나층(304)은 트렌치를 라이닝하기 위하여 증착된다. 알루미나는 트렌치의 측벽 및 하부가 코팅될 수 있도록 기판(301)의 전체 표면에 걸쳐 증착될 수 있다. 알루미나층(304)을 약 30Å 내지 500Å, 양호하게는 약 50Å 내지 100Å 두께로 증착하기 위하여, 화학 기상 증착, 플라즈마 기상 증착, 또는 다른 적절한 기술이 이용될 수 있다. 다르게는, 알루미늄 질화물 또는 다른 실리콘 고농도 알루미나와 같은 적절한 높은-k의 유전체 재료가 알루미나 대신에 이용될 수 있다.
다음으로, 유전체 재료(305)가 트렌치 영역(303)내에 증착된다. 임의의 적절한 유전체 재료가 이용될 수 있어서 예를 들면, 트렌치는 실리콘 이산화물, 실리콘 질화물, 산화물-질화물 또는 산화물-질화물-산화물로 충전될 수 있다. 기판(301)의 표면으로부터 알루미나(304) 외에도 잉여 유전체 재료(305)를 제거함에 의해 전체 기판(301)이 평탄화된다. 커패시터(308, 309), 트랜지스터(310, 311) 및 다른 메모리 셀 소자를 소망하는데로 형성하는 단계를 포함하는 종래 기술의 처리 단계들이 메모리 셀의 형성을 완료하기 위하여 이용된다.
도 2a를 참조로 논의된 메모리 셀(200)과 유사하게, 메모리 셀(300)은 고도의 유효 격리 영역(303)에 의해 격리된다. 알루미나를 트랜치 라이너(304)로 이용함으로써 영역(303)에 걸친 전류 누설을 최소화할 것이고, 이에 따라 메모리 셀(300)의 액티브 영역을 더 잘 격리시킨다.
그라운드 게이트(110)(도 2a에 도시)와 유사하게, 제2 실시예의 트렌치 격리 영역(303)은 메모리 셀(300)의 설계 또는 구성에 국한되지 않는다. 본 발명에 따라 구성된 트렌치 격리 영역(303)은 특정 구성에 국한되지 않고 인접 메모리 셀들 사이에서 액티브 영역을 격리하기 위하여 이용될 수 있다.
본 발명의 제1 및 제2 실시예에 의해 제공된 격리 영역은 서로 관련하여 및 다른 격리 구조 및 기술과 관련하여 이용될 수 있음에 주목한다. 예를 들면, 격리 게이트스택(110)은 상술한 것처럼 알루미나 라이너를 갖는 격리 트렌치 영역(303) 위에 구성될 수 있다. 본 발명은 또한 본 명세서에서는 상술하지 않은 메모리 셀에 대한 공지된 다른 격리 기술과 결합될 수 있다.
도 9는 상술한 것처럼 격리된 DRAM 메모리셀(200 또는 300)의 어레이(201)를 포함하는 메모리 장치(840)를 이용하는 예시적 프로세싱 시스템(900)을 도시한다. 프로세싱 시스템(900)은 로컬 버스(904)에 결합된 하나 이상의 프로세서(901)를 포함한다. 메모리 제어기(902) 및 1차 버스 브리지(903)도 또한 로컬 버스(904)에 결합된다. 프로세싱 시스템(900)은 다중 메모리 제어기(902) 및/또는 다중 1차 버스 브리지(903)를 포함한다. 메모리 제어기(902) 및 1차 버스 브리지(903)는 단일 장치(906)로 집적될 수 있다.
메모리 제어기(902)는 또한 하나 이상의 메모리 버스(907)에 결합된다. 각각의 메모리 버스는 본 발명에 따른 개선된 격리 영역을 갖는 적어도 하나의 메모리 장치(840)를 포함하는 메모리 구성 요소(908)를 수용한다. 다르게는, 간략화된 시스템에서, 메모리 제어기(902)는 생략될 수 있고, 메모리 구성 요소는 하나 이상의 프로세서(901)에 직접 결합될 수 있다. 메모리 구성 요소(908)는 메모리 카드 또는 메모리 모듈일 수 있다. 메모리 구성 요소(908)는 하나 이상의 추가 장치(909)를 포함할 수 있다. 예를 들면, 추가 장치(909)는 컨피규레이션 메모리일 수 있다. 메모리 제어기(902)는 또한 캐시 메모리(905)에 결합될 수 있다. 캐시 메모리(905)는 프로세싱 시스템내에서 유일한 캐시 메모리일 수 있다. 다르게는, 다른 장치 예를 들면 프로세서(901)가 캐시 메모리를 포함할 수 있고, 이는 캐시 메모리(905)와 함께 캐시 계층을 형성한다. 프로세싱 시스템(900)이, 버스 마스터이거나 또는 DMA(direct memory access)를 지원하는, 주변 장치 또는 제어기를 포함하는 경우, 메모리 제어기(902)는 캐시 코히런시 프로토콜(cache coherency protocol)을 이행한다. 메모리 제어기(902)가 복수개의 메모리 버스(907)에 결합되는 경우, 각각의 메모리 버스(907)가 병렬로 동작되거나 또는 상이한 메모리 버스(907)에 대해 상이한 어드레스 범위가 매핑될 수 있다.
1차 버스 브리지(903)는 적어도 하나의 주변 장치 버스(910)에 결합된다. 주변 또는 부가 버스 브리지와 같은 다양한 장치가 주변 장치 버스(910)에 결합될 수 있다. 이들 장치들은 저장 제어기(911), 다양한 I/O 장치(914), 2차 버스 브리지(915), 멀티미디어 프로세서(918), 및 레거시(legacy) 장치 인터페이스(920)를 포함할 수 있다. 1차 버스 브리지(903)는 하나 또는 그 이상의 특수 용도의 고속 포트(922)에 결합될 수 있다. 개인용 컴퓨터에서 특수 용도의 포트는, 예를 들면, AGP(Accelerated Graphics Port)일 수 있으며, 이는 고성능 비디오 카드를 프로세싱 시스템(900)에 연결하기 위하여 이용된다.
저장 제어기(911)는 하나 이상의 저장 장치(913)를 저장 버스(912)를 통해 주변 장치 버스(910)에 연결한다. 예를 들면, 저장 제어기(911)는 SCSI 제어기일 수 있으며, 저장 장치(913)는 SCSI 디스크일 수 있다. I/O 장치(914)가 주변 장치의 한 종류일 수 있다. 예를 들면, I/O 장치(914)는 이더넷 카드와 같은 LAN(local area network) 인터페이스일 수 있다. 부가 장치가 다른 버스를 통해 프로세싱 시스템과 인터페이스하기 위하여 2차 버스 브리지가 이용될 수 있다. 예를 들면, 2차 버스 브리지는 USB 장치(917)를 프로세싱 시스템(900)에 연결시키는 USB(universal serial port) 제어기일 수 있다. 멀티미디어 프로세서(918)는 사운드 카드, 비디오 캡쳐 카드 또는 다른 유형의 미디어 인터페이스일 수 있으며, 이 는 또한 스피커(919)와 같은 다른 추가 장치에 연결될 수 있다. 레거시 장치 예를 들면, 구형 키보드 및 마우스를 프로세싱 시스템(900)에 연결하기 위해서는 레거시 장치 인터페이스(920)가 이용된다.
도 9에 도시된 프로세싱 시스템(900)은 본 발명이 이용될 수 있는 예시적 프로세싱 시스템일 뿐이다. 도 9는 개인 컴퓨터나 워크스테이션과 같은 범용 컴퓨터에 특히 적합한 프로세싱 아키텍쳐를 도시하지만, 프로세싱 시스템(900)을 구성하는데 있어 공지된 개조가 가능하여 다양한 응용물의 사용에 보다 적합하게 된다. 예를 들면, 메모리 구성 요소(908) 및/또는 메모리 소자(200)에 연결된 CPU(901)에 의존하는 단순 아키텍쳐를 이용하여 프로세싱을 요하는 많은 전자 장치가 이행될 수 있다. 개조는 예를 들면 불필요한 구성 요소의 제거, 특수 장치 또는 회로의 추가, 및/또는 복수개의 장치의 집적을 포함한다.
전술한 설명 및 도면들은 본 발명의 특징 및 이점을 성취하는 많은 실시예 중 일부만을 설명하는 것이다. 특정 처리 조건 및 구조에 대한 변경 및 대체가 본 발명의 기술 사상 및 범위에서 벗어나지 않고 가능하다. 따라서, 본 발명은 전술한 설명 및 도면에 의해 국한되는 것이 아니라, 첨부된 청구 범위의 범위내에서만 제한된다고 할 것이다.

Claims (57)

  1. 메모리 어레이 형성 방법으로서,
    기판상에 각각이 적어도 하나의 액티브 영역을 포함하는 복수개의 메모리 셀을 형성하는 단계; 및
    2개의 인접 메모리 셀의 상기 액티브 영역들 사이에서 그들에 인접하게 알루미나층을 포함하는 격리 영역을 형성하는 단계
    를 포함하는, 메모리 어레이 형성 방법.
  2. 청구항 1에 있어서, 상기 격리 영역을 형성하는 단계는 상기 기판내에 트렌치를 형성하는 단계와 상기 트렌치를 상기 알루미나층으로 라이닝(lining)하는 단계를 포함하는, 메모리 어레이 형성 방법.
  3. 청구항 1에 있어서, 상기 격리 영역을 형성하는 단계는 상기 기판내에 트렌치를 형성하는 단계 및 상기 트렌치 위에 상기 알루미나층을 포함하는 게이트를 형성하는 단계를 포함하는, 메모리 어레이 형성 방법.
  4. 메모리 셀을 형성하는 방법으로서,
    기판내에 복수개의 액티브 영역을 형성하는 단계;
    상기 기판 내에 있으며 인접 액티브 영역들 사이에 위치한 트렌치 영역을 형 성하는 단계;
    상기 트렌치 영역을 절연 재료로 충전(filling)하는 단계; 및
    상기 트렌치 영역 위에 알루미나층을 제공하여 격리 영역을 형성하는 단계
    를 포함하는, 메모리 셀 형성 방법.
  5. 청구항 4에 있어서, 상기 알루미나층을 제공하는 단계는 상기 기판의 표면 위에 알루미나막을 증착하는 단계를 포함하는, 메모리 셀 형성 방법.
  6. 청구항 5에 있어서, 상기 알루미나막은 약 80Å 내지 약 120Å의 두께를 갖는, 메모리 셀 형성 방법.
  7. 청구항 5에 있어서, 상기 트렌치 영역 위의 선택된 영역을 제외하고 전역에서 상기 알루미나막을 에칭하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  8. 청구항 7에 있어서, 상기 알루미나막 위에 도전체층을 증착하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  9. 청구항 8에 있어서, 상기 도전체층 위에 질화물을 포함하는 절연층을 증착하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  10. 청구항 5에 있어서, 상기 알루미나막을 증착하는 단계는:
    상기 기판의 상부 표면 위에 얇은 버퍼층을 증착하는 단계; 및
    상기 얇은 버퍼층 위에 상기 알루미나막을 증착하는 단계
    를 포함하는, 메모리 셀 형성 방법.
  11. 청구항 10에 있어서, 상기 알루미나막을 증착하는 단계는 상기 알루미나막을 형성하기 위하여 화학 기상 증착 공정(CVD)을 수행하는 단계를 포함하는, 메모리 셀 형성 방법.
  12. 청구항 11에 있어서, 상기 알루미나막 위에 도전체층을 제공하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  13. 청구항 12에 있어서, 격리 게이트스택을 형성하기 위하여 상기 도전체층 위에 질화물 및 알루미나 중 하나를 포함하는 절연층을 증착하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  14. 청구항 13에 있어서, 상기 격리 게이트스택이 형성되는 영역 아래를 제외하고 전역에서 상기 알루미나막을 에칭하는 단계를 더 포함하는, 메모리 셀 형성 방법.
  15. 청구항 13에 있어서, 상기 도전체층은 폴리실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 및 폴리/MoSi2 중 하나를 포함하는, 메모리 셀 형성 방법.
  16. 메모리 셀 어레이의 액티브 영역을 격리하는 방법으로서,
    메모리 셀 어레이를 제공하는 단계 - 상기 어레이의 각각의 메모리 셀은 적어도 하나의 액티브 영역과, 알루미나층을 포함하는, 격리 게이트를 포함하며, 상기 게이트는 상기 적어도 하나의 액티브 영역에 인접함 - ;
    상기 격리 게이트를 전압 전위를 수신하기 위한 단자에 접속시키는 단계; 및
    상기 단자를 통해 상기 전위를 상기 격리 게이트에 인가하는 단계
    를 포함하는, 메모리 셀 어레이 액티브 영역 격리 방법.
  17. 청구항 16에 있어서, 상기 인가된 전위는 네가티브인, 메모리 셀 어레이 액티브 영역 격리 방법.
  18. 청구항 17에 있어서, 상기 인가된 전위는 약 -50mV 내지 -400mV 범위내인, 메모리 셀 어레이 액티브 영역 격리 방법.
  19. 청구항 16에 있어서, 상기 인가된 전위는 상기 게이트를 그라운드가 되도록 하는, 메모리 셀 어레이 액티브 영역 격리 방법.
  20. 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법으로서,
    기판 상에 형성된 복수개의 액티브 영역을 갖는 메모리 셀 어레이를 제공하는 단계;
    상기 어레이의 2개의 인접 액티브 영역 사이에서 기판내에 얕은 트렌치를 에칭하는 단계; 및
    상기 트렌치를 알루미나층으로 라이닝하는 단계
    를 포함하는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  21. 청구항 20에 있어서, 상기 트렌치는 약 1000Å 내지 약 4000Å의 깊이로 에칭되는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  22. 청구항 20에 있어서, 상기 트렌치를 라이닝하는 단계는 측벽과 트렌치의 저부 위 및 기판 표면 위에 알루미나를 증착하는 단계를 포함하는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  23. 청구항 22에 있어서, 상기 트렌치를 라이닝하는 단계는 상기 알루미나층을 선택적으로 증착하기 위한 마스킹 단계를 포함하는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  24. 청구항 22에 있어서, 기판 표면을 평탄화하여 상기 기판 표면으로부터 잉여 알루미나를 제거하면서 상기 트렌치내의 알루미나는 남겨놓는 단계를 더 포함하는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  25. 청구항 22에 있어서, 상기 알루미나층은 약 30Å 내지 약 500Å의 두께를 갖는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  26. 청구항 25에 있어서, 상기 알루미나층은 약 50Å 내지 약 100Å의 두께를 갖는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  27. 청구항 22에 있어서, 상기 라이닝된 트렌치를 유전체 재료로 충전하는 단계를 더 포함하는, 메모리 셀 어레이 상의 액티브 영역들 사이에 격리 영역을 형성하는 방법.
  28. 메모리 셀 어레이로서,
    기판 상에 형성되고 행 및 열로 배열된 복수개의 메모리 셀;
    상기 행에 전기적으로 접속된 복수개의 워드 라인;
    상기 열에 전기적으로 접속된 복수개의 비트 라인을 포함하며,
    각각의 메모리 셀은
    상기 셀을 각각의 워드 라인에 접속시키기 위한 적어도 하나의 억세스 트랜지스터;
    상기 적어도 하나의 억세스 트랜지스터를 통해 각각의 비트 라인에 전기적으로 접속되는 적어도 하나의 커패시터; 및
    상기 적어도 하나의 커패시터에 인접하게 위치하고 알루미나층을 포함하는 격리 영역
    을 포함하는, 메모리 셀 어레이.
  29. 청구항 28에 있어서, 상기 격리 영역은 상기 기판내의 트렌치이고, 상기 트렌치를 둘러싸는 홀 축적 영역을 형성할 수 있는, 메모리 셀 어레이.
  30. 청구항 29에 있어서, 상기 알루미나층은 상기 기판내에 형성된 상기 트렌치의 라이너를 포함하는, 메모리 셀 어레이.
  31. 청구항 28에 있어서, 상기 격리 영역은:
    상기 기판내에 형성된 트렌치; 및
    상기 트렌치 위에 위치하며 상기 알루미나층을 포함하는 게이트스택(gatestack)
    을 포함하는, 메모리 셀 어레이.
  32. 청구항 31에 있어서, 상기 격리 영역은 상기 트렌치를 둘러싸는 홀 축적 영역을 형성할 수 있는, 메모리 셀 어레이.
  33. 청구항 28에 있어서, 상기 어레이는 고 밀도의 DRAM 어레이인, 메모리 셀 어레이.
  34. 메모리 셀에 있어서,
    기판;
    상기 기판 위에 형성된 용량성 구조체;
    상기 기판 상에 적어도 부분적으로 형성되며, 상기 용량성 구조체에 전기적으로 접속된 억세스 트랜지스터; 및
    상기 기판의 상부 표면 위에 상기 기판의 적어도 하나의 액티브 영역에 인접하게 형성된 알루미나층을 포함하는 격리 게이트
    를 포함하는, 메모리 셀.
  35. 청구항 34에 있어서, 상기 셀은 DRAM 셀인, 메모리 셀.
  36. 청구항 35에 있어서, 상기 셀은 6F2 DRAM 셀인, 메모리 셀.
  37. 청구항 34에 있어서, 상기 격리 게이트는 상기 기판내에 형성된 트렌치 영역 위에 위치되는, 메모리 셀.
  38. 청구항 34에 있어서, 상기 격리 게이트는 상기 알루미나층 위에 증착된 도전체층을 더 포함하는, 메모리 셀.
  39. 메모리 셀에 있어서,
    기판,
    상기 기판내의 액티브 영역;
    상기 기판 위에 형성되고, 상기 액티브 영역에 전기적으로 접속된 용량성 구조체;
    상기 용량성 구조체에 전기적으로 접속된 억세스 트랜지스터; 및
    상기 액티브 영역에 인접하게 상기 기판내에 형성된 트렌치 격리 영역 - 상기 트렌치 영역은 알루미나 박층으로 라이닝됨 -
    을 포함하는, 메모리 셀.
  40. 청구항 39에 있어서, 상기 억세스 트랜지스터는 NMOS 트랜지스터인, 메모리 셀.
  41. 청구항 39에 있어서, 상기 트렌치 격리 영역은 유전체 절연 재료를 더 포함하는, 메모리 셀.
  42. 청구항 39에 있어서, 상기 알루미나층은 상기 격리 트렌치의 측벽과 접촉하는, 메모리 셀.
  43. 청구항 39에 있어서, 상기 트렌치 격리 영역은 상기 용량성 구조체에 인접하여 위치하는, 메모리 셀.
  44. 집적 회로 메모리 셀에 있어서,
    기판;
    상기 기판내의 액티브 영역 위에 형성된 커패시터;
    상기 커패시터에 전기적으로 접속된 억세스 트랜지스터; 및
    알루미나층 및 트렌치 영역을 포함하고 상기 액티브 영역에 인접하게 형성된 격리 영역
    을 포함하는, 집적 회로 메모리 셀.
  45. 청구항 44에 있어서, 상기 격리 영역은 상기 알루미나층을 포함하는 게이트 스택을 더 포함하는, 집적 회로 메모리 셀.
  46. 청구항 45에 있어서, 상기 게이트스택은 전압 전위를 받아들이기 위한 단자에 접속하게 되어 있는, 집적 회로 메모리 셀.
  47. 청구항 46에 있어서, 상기 게이트스택은 상기 트렌치 영역 위에 형성되는, 집적 회로 메모리 셀.
  48. 청구항 47에 있어서, 얕은 트렌치 격리 영역에 인접한 소스/드레인 영역을 더 포함하는, 집적 회로 메모리 셀.
  49. 청구항 48에 있어서, 상기 소스/드레인 영역은 약하게 네가티브 도핑된 영역(slightly negatively-doped regions)을 포함하는, 집적 회로 메모리 셀.
  50. 청구항 44에 있어서, 상기 알루미나층은 상기 트렌치 영역내에 위치된, 집적 회로 메모리 셀.
  51. 청구항 50에 있어서, 상기 알루미나층은 상기 측벽 및 상기 트렌치의 저부를 라이닝하는, 집적 회로 메모리 셀.
  52. 메모리 셀 어레이에 있어서,
    기판내에 형성된 복수개의 메모리 셀로서, 상기 어레이의 상기 복수개의 셀은:
    기판내의 적어도 하나의 액티브 영역;
    상기 기판 표면 위에 형성되고 용량성 구조체에 전기적으로 접속된 억세스 트랜지스터; 및
    어레이내의 액티브 영역들 사이의 기판내에서 전하 누설을 감소하기 위한 격리 게이트 - 상기 게이트는 알루미나층을 포함함 -
    을 포함하는, 메모리 셀 어레이.
  53. 청구항 52에 있어서, 상기 메모리 셀은 DRAM 메모리 셀인, 메모리 셀 어레이.
  54. 청구항 53에 있어서, 상기 메모리 셀은 6F2 DRAM 셀인, 메모리 셀 어레이.
  55. 청구항 53에 있어서, 상기 격리 게이트는 상기 기판내에 형성된 격리 트렌치 위에 위치된, 메모리 셀 어레이.
  56. 컴퓨터 시스템에 있어서,
    프로세서; 및
    상기 프로세서와 통신하는 반도체 칩 상에 제조된 DRAM 어레이
    를 포함하되, 상기 DRAM 어레이는:
    각각이 적어도 하나의 액티브 영역을 갖는 복수개의 DRAM 메모리 셀; 및
    상기 액티브 영역을 격리하기 위하여 상기 칩내에 형성되는 격리 장치 - 상기 격리 장치는 알루미나층을 갖는 게이트스택을 포함함 -
    을 포함하는, 컴퓨터 시스템.
  57. 컴퓨터 시스템에 있어서,
    프로세서; 및
    상기 프로세서와 통신하는 반도체 기판내에 제조된 DRAM 어레이
    를 포함하되,
    상기 DRAM 어레이는
    각각의 셀이 적어도 하나의 액티브 영역을 갖는 복수개의 DRAM 메모리 셀; 및
    상기 메모리 셀의 다른 영역으로부터 상기 적어도 하나의 액티브 영역을 격리하기 위한 격리 영역 - 상기 격리 영역 각각은 상기 기판내에 에칭되고 알루미나층으로 라이닝된 트렌치 영역을 포함함 -
    을 포함하는, 컴퓨터 시스템.
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