KR100822630B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

Info

Publication number
KR100822630B1
KR100822630B1 KR1020060059569A KR20060059569A KR100822630B1 KR 100822630 B1 KR100822630 B1 KR 100822630B1 KR 1020060059569 A KR1020060059569 A KR 1020060059569A KR 20060059569 A KR20060059569 A KR 20060059569A KR 100822630 B1 KR100822630 B1 KR 100822630B1
Authority
KR
South Korea
Prior art keywords
film
forming
metal
titanium
flow rate
Prior art date
Application number
KR1020060059569A
Other languages
English (en)
Other versions
KR20080001720A (ko
Inventor
홍승희
정철모
조휘원
김은수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059569A priority Critical patent/KR100822630B1/ko
Publication of KR20080001720A publication Critical patent/KR20080001720A/ko
Application granted granted Critical
Publication of KR100822630B1 publication Critical patent/KR100822630B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 반도체 기판 상부에 콘택 플러그가 형성된 층간 절연막 상부에 확산 방지막, Ti-리치 TiN막, 금속막을 형성한 후 이를 패터닝하여 금속배선을 형성하는 단계를 포함함으로써, 금속막인 알루미늄(Al) 형성시 발생하는 웨이퍼 표면 거칠기(roughness)를 개선할 수 있다.
표면 거칠기, Ｎ₂유량, Ｔｉ-리치 ｉＮ막, Al

Description

반도체 소자의 금속 배선 형성방법{Method of forming a metal wire in a semiconductor device}
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2는 티타늄 질화막(TiN) 형성시 사용되는 N2 가스 유량의 변화에 따른 반사율(reflectivity) 및 RMS(Root Mean Square)를 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 층간 절연막
104 : 콘택 플러그 106 : 확산 방지막
108 : Ti-리치 TiN막 110 : 제2 금속막
112 : 반사 방지막
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히, 알루미늄(Al) 형성시 발생하는 웨이퍼 표면 거칠기(roughness)를 개선하기 위한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
현재 개발 중인 플래시 메모리 소자의 경우, 텅스텐(W)을 이용한 RIE(Reactive Ion Etching) 공정을 실시하여 금속 배선을 형성하고 있다. 텅스텐(W)을 이용한 RIE 공정을 실시하여 금속 배선을 형성할 경우, 텅스텐(W)막 증착 높이를 낮게 하여 캐패시턴스 값이 증가하지 않도록 고려해야 한다.
반도체 소자가 고집적화되어감에 따라 선폭이 감소하게 되고 이에 따라 텅스텐(W)막을 금속 배선으로 이용하는 기존의 방법에서 알루미늄(Al)을 금속 배선으로 이용하고자 하는 새로운 방안이 계속 연구되고 있다. 만약, 알루미늄(Al)을 금속 배선으로 이용할 경우 텅스텐(W)막의 경우와 마찬가지로 캐패시턴스 값이 증가하지 않도록 알루미늄(Al) 증착 두께를 낮게 해야 한다.
그러나, 알루미늄(Al)을 금속 배선으로 이용할 경우 RIE(Reactive Ion Etching) 방법을 이용할 때에 웨이퍼 표면 거칠기 문제로 인해 금속 배선을 형성하기 위한 식각 공정시 원하는 피치(pitch)를 구현하기가 어렵다. 표면 거칠기가 개선되지 않을 경우, 알루미늄(Al)을 증착한 후 티타늄(Ti) 및 티타늄 질화막(TiN)으로 이루어진 반사방지막 형성시 알루미늄(Al)층의 그레인바운더리(grainboundary) 부분으로 반사방지막이 침투하는 현상이 발생하게 된다. 이는 알루미늄(Al) 증착시 발생하는 표면 거칠기 문제로 인해 발생하는 알루미늄(Al) 넥킹(necking) 현상이 며, 이 상태에서 식각 공정이 진행될 경우 그레인바운더리를 따라 식각 공정이 이루어져 원하는 피치의 금속 배선을 형성하기가 어려울 뿐만 아니라 후속 공정인 절연막 증착 공정도 취약하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 알루미늄(Al) 형성시 발생하는 웨이퍼 표면 거칠기를 개선하기 위한 반도체 소자의 금속 배선 형성방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 반도체 기판 상부에 콘택 플러그가 형성된 층간 절연막을 형성하는 단계와, 전체 구조 상부에 확산 방지막, Ti-리치 TiN막, 금속막 및 반사 방지막을 순차적으로 형성하는 단계와, 상기 반사 방지막, 금속막, Ti-리치 TiN막 및 확산 방지막을 순차적으로 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형 성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 게이트, 소스 콘택, 드레인 콘택 등의 구조가 형성된 반도체 기판(100) 상부에 층간 절연막(102)을 형성한 후 반도체 기판(100) 상부의 일부가 노출되도록 층간 절연막(102)을 식각하여 콘택홀을 형성한다. 콘택홀이 매립되도록 전체 구조 상부에 제1 금속막을 형성한 후 층간 절연막(102) 상부가 노출될 때까지 연마 공정을 실시하여 콘택 플러그(104)를 형성한다. 이때, 제1 금속막은 텅스텐(W)으로 형성한다.
도 1b를 참조하면, 전체 구조 상부에 확산 방지막(106)을 형성한다. 이때, 확산 방지막(106)은 물리적 기상 증착법(Physical Vapor Deposition; PVD)을 이용하여 티타늄(Ti)을 형성한다. 인-시튜(in-situ)로
그런 다음, 확산 방지막(106) 상부에 Ti-리치 TiN막(108)을 형성한다. 이때, Ti-리치 TiN막(108)은 물리적 기상 증착법(PVD)을 이용하여 티타늄 질화막(TiN) 증착시 티타늄(Ti) 타겟과 반응하게 하는 N2 가스의 유량을 낮게 조절하여 인-시튜 또는 익스-시튜(ex-situ)로 형성하거나, TiCl4를 이용하여 티타늄(Ti) 및 티타늄 질화막(TiN) 증착시 NH3와 N2 가스의 유량을 조절하여 인-시튜 또는 익스-시튜로 형성한다. 여기서, N2 가스는 5sccm 내지 60sccm의 유량으로 하고, Ti-리치 TiN막(108) 형성시 Ti 대 N의 비율은 1:1 내지 7:1로 한다.
도 1c를 참조하면, Ti-리치 TiN막(108) 상부에 제2 금속막(110) 및 반사 방지막(112)을 순차적으로 형성한 후 소정의 마스크로 반사 방지막(112), 제2 금속 막(110), Ti-리치 TiN막(108), 확산 방지막(106)을 순차적으로 식각하여 금속배선을 형성한다. 이때, 제2 금속막(110)은 0℃ 내지 200℃의 온도 또는 200℃ 내지 500℃의 온도와 5KW 내지 12KW의 DC 파워에서 알루미늄(Al)으로 형성한다. 여기서, 200℃ 내지 500℃의 온도를 이용할 경우, 웨이퍼 온도가 충분히 증가하기 전에 제2 금속막(110) 증착을 완료하여 저온 증착 효과를 얻게 한다. 제2 금속막(110)은 Ti-리치 TiN막(108)에 의해서 (111) 방향의 결정학적 배향을 가진다. 제2 금속막(110)이 (111) 방향의 결정학적 배향을 강하게 가지며 형성되므로, 전자 충돌에 의한 알루미늄(Al) 원자의 이동이 잘 일어나지 않는다. 즉, 일렉트론 마이크레이션(electromigration; EM) 특성이 개선된다.
도 2는 티타늄 질화막(TiN) 형성시 사용되는 N2 가스 유량의 변화에 따른 반사율(reflectivity) 및 RMS(Root Mean Square)를 나타낸 그래프이다.
곡선 a는 N2 가스의 유량이 0, 25, 55, 145로 변화함에 따라 달라지는 반사율을 나타낸 그래프이고, 곡선 b는 N2 가스의 유량이 0, 25, 55, 145로 변화함에 따라 달라지는 RMS를 나타낸 그래프이다. N2 가스의 유량이 0인 것은 확산 방지막인 티타늄(Ti)을 형성한 후 금속 배선인 알루미늄(Al)을 형성한 경우를 말하며, N2 가스의 유량이 145인 것은 확산 방지막으로 티타늄(Ti)과 티타늄 질화막(TiN)을 적층 구조로 형성한 후 금속 배선인 알루미늄(Al)을 형성한 경우를 말한다. 따라서, 금 속 배선인 알루미늄(Al)을 형성하기 전에 확산 방지막으로 티타늄(Ti)을 단독으로 형성하거나, 티타늄(Ti)과 티타늄 질화막(TiN)을 적층한 구조로 형성할 경우 웨이퍼 표면 거칠기는 다른 조건에 비해 좋지 않지만, N2 가스의 유량이 25일 경우 웨이퍼 표면 거칠기가 양호함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 제2 금속막인 알루미늄(Al)을 형성하기 전에 Ti-리치 TiN막을 형성함으로써 웨이퍼 표면 거칠기를 개선할 수 있다.
둘째, 웨이퍼 표면 거칠기를 개선함으로써 금속 배선을 형성하기 위한 식각 공정시 원하는 피치의 금속 배선을 형성할 수 있고, 후속 공정인 절연막 매립 공정을 안정적으로 실시할 수 있다.

Claims (7)

  1. 반도체 기판 상부에 콘택 플러그가 형성된 층간 절연막을 형성하는 단계;
    전체 구조 상부에 확산 방지막, Ti-리치 TiN막, 금속막 및 반사 방지막을 순차적으로 형성하는 단계; 및
    상기 반사 방지막, 금속막, Ti-리치 TiN막 및 확산 방지막을 순차적으로 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 제1항에 있어서, 상기 확산 방지막은 물리적 기상 증착법을 이용하여 티타늄으로 형성하는 반도체 소자의 금속 배선 형성방법.
  3. 제1항에 있어서, 상기 Ti-리치 TiN막은 물리적 기상 증착법을 이용하여 티타늄 질화막 증착시 티타늄 타겟과 반응하게 하는 N2 가스의 유량을 낮게 조절하여 인-시튜 또는 익스-시튜로 형성하거나, TiCl4를 이용하여 티타늄 및 티타늄 질화막 증착시 NH3와 N2 가스의 유량을 조절하여 인-시튜 또는 익스-시튜로 형성하는 반도체 소자의 금속 배선 형성방법.
  4. 제3항에 있어서, 상기 N2 가스는 5sccm 내지 60sccm의 유량으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제1항에 있어서, 상기 Ti-리치 TiN막 형성시 Ti 대 N의 비율은 1:1 내지 7:1로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제1항에 있어서, 상기 금속막은 0℃ 내지 200℃의 온도 또는 200℃ 내지 500℃의 온도와 5KW 내지 12KW의 DC 파워에서 알루미늄으로 형성하는 반도체 소자의 금속 배선 형성방법.
  7. 제6항에 있어서, 상기 금속막 형성 공정시 상기 200℃ 내지 500℃의 온도를 이용할 경우 웨이퍼 온도가 충분히 증가하기 전에 상기 금속막 증착을 완료하는 반도체 소자의 금속 배선 형성방법.
KR1020060059569A 2006-06-29 2006-06-29 반도체 소자의 금속 배선 형성방법 KR100822630B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059569A KR100822630B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 금속 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059569A KR100822630B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 금속 배선 형성방법

Publications (2)

Publication Number Publication Date
KR20080001720A KR20080001720A (ko) 2008-01-04
KR100822630B1 true KR100822630B1 (ko) 2008-04-17

Family

ID=39213632

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059569A KR100822630B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 금속 배선 형성방법

Country Status (1)

Country Link
KR (1) KR100822630B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0137434B1 (ko) * 1994-10-27 1998-06-01 김주용 반도체 소자의 제조방법
KR20000022904A (ko) * 1998-09-03 2000-04-25 야스카와 히데아키 반도체 장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0137434B1 (ko) * 1994-10-27 1998-06-01 김주용 반도체 소자의 제조방법
KR20000022904A (ko) * 1998-09-03 2000-04-25 야스카와 히데아키 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
KR20080001720A (ko) 2008-01-04

Similar Documents

Publication Publication Date Title
KR100894769B1 (ko) 반도체 소자의 금속 배선 형성방법
CN108538712A (zh) 接触孔的制造方法
KR100707656B1 (ko) 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자
KR100338941B1 (ko) 반도체소자의 컨택 형성방법
KR100939773B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR100822630B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100914975B1 (ko) 반도체 소자의 금속배선 형성방법
KR100829363B1 (ko) 반도체 소자 및 그 제조 방법
KR100753416B1 (ko) 반도체 소자의 제조방법
KR100833424B1 (ko) 반도체 메모리 소자의 금속배선 제조방법
JP2007251135A (ja) 半導体装置およびその製造方法
KR20080000817A (ko) 반도체 메모리 소자의 금속 배선 형성 방법
KR100606544B1 (ko) 반도체 소자의 구리 배선 방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100642917B1 (ko) 반도체 소자의 금속배선 형성방법
KR101158059B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100395906B1 (ko) 반도체소자의 금속층 형성 방법
KR20080114228A (ko) 반도체 소자의 금속 배선 형성방법
KR100642908B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100219053B1 (ko) 반도체 장치의 금속막 형성방법
KR101006502B1 (ko) 반도체 소자의 제조방법
US20080160755A1 (en) Method of Forming Interconnection of Semiconductor Device
KR20080004303A (ko) 반도체 소자의 금속 배선 형성방법
KR100762877B1 (ko) 반도체 소자의 콘택플러그 형성방법
KR100695483B1 (ko) 반도체소자의 메탈콘택 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee