JP3014019B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3014019B2 JP3014019B2 JP5296493A JP29649393A JP3014019B2 JP 3014019 B2 JP3014019 B2 JP 3014019B2 JP 5296493 A JP5296493 A JP 5296493A JP 29649393 A JP29649393 A JP 29649393A JP 3014019 B2 JP3014019 B2 JP 3014019B2
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Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にコンタクト孔を充填する導電体膜の形成方法
に関する。
関し、特にコンタクト孔を充填する導電体膜の形成方法
に関する。
【0002】
【従来の技術】半導体装置の微細化が進むにつれて、配
線層が多層化されている。これに伴ない、異なる配線層
を接続するためのコンタクト孔の種類も増え、かつ、こ
れらのコンタクト孔の口径もそれぞれ小さくなってい
る。これらのコンタクト孔内にスパッタリングのみによ
り導電体膜を充填することは、困難である。この傾向に
対する製造工程の短縮,製造原価の低減の1つとして、
上層の配線層(例えば第3層)から異なる種類の下層の
配線層(例えば第1,および第2層の配線層)への深さ
の異なる(例えば2種類の)コンタクト孔を形成し、こ
れらのコンタクト孔に同時に導電体膜を充填する種々の
方法が提案されている。これらの方法の1つが、特開平
2−308524号公報に開示されている。
線層が多層化されている。これに伴ない、異なる配線層
を接続するためのコンタクト孔の種類も増え、かつ、こ
れらのコンタクト孔の口径もそれぞれ小さくなってい
る。これらのコンタクト孔内にスパッタリングのみによ
り導電体膜を充填することは、困難である。この傾向に
対する製造工程の短縮,製造原価の低減の1つとして、
上層の配線層(例えば第3層)から異なる種類の下層の
配線層(例えば第1,および第2層の配線層)への深さ
の異なる(例えば2種類の)コンタクト孔を形成し、こ
れらのコンタクト孔に同時に導電体膜を充填する種々の
方法が提案されている。これらの方法の1つが、特開平
2−308524号公報に開示されている。
【0003】半導体装置の製造工程の断面図である図3
を参照すると、上記公開公報記載の製造方法は、以下の
ようになっている。まず、半導体基板1表面にゲート酸
化膜2を形成し、ゲート酸化膜2上にゲート電極15を
形成した後、ゲート電極15の側壁に絶縁膜スペーサ3
を形成する。半導体基板1表面に拡散層4を形成した
後、全面に層間絶縁膜6を形成する。次に、公知のフォ
トリソグラフィ技術により、拡散層4に達する深さの深
いコンタクト孔17を層間絶縁膜6に形成する〔図3
(a)〕。次に、減圧CVD法により、全面に多結晶シ
リコン膜を形成する。この多結晶シリコン膜を異方性エ
ッチングすることにより、上記コンタクト孔17の側壁
に多結晶シリコン膜スペーサ12を形成する〔図3
(b)〕。続いて、ゲート電極15に達する深さの浅い
コンタクト孔18を形成する〔図3(c)〕。次に、タ
ングステンの選択CVD法により、コンタクト孔17,
18をそれぞれタングステン膜20により充填する〔図
3(d)〕。
を参照すると、上記公開公報記載の製造方法は、以下の
ようになっている。まず、半導体基板1表面にゲート酸
化膜2を形成し、ゲート酸化膜2上にゲート電極15を
形成した後、ゲート電極15の側壁に絶縁膜スペーサ3
を形成する。半導体基板1表面に拡散層4を形成した
後、全面に層間絶縁膜6を形成する。次に、公知のフォ
トリソグラフィ技術により、拡散層4に達する深さの深
いコンタクト孔17を層間絶縁膜6に形成する〔図3
(a)〕。次に、減圧CVD法により、全面に多結晶シ
リコン膜を形成する。この多結晶シリコン膜を異方性エ
ッチングすることにより、上記コンタクト孔17の側壁
に多結晶シリコン膜スペーサ12を形成する〔図3
(b)〕。続いて、ゲート電極15に達する深さの浅い
コンタクト孔18を形成する〔図3(c)〕。次に、タ
ングステンの選択CVD法により、コンタクト孔17,
18をそれぞれタングステン膜20により充填する〔図
3(d)〕。
【0004】
【発明が解決しようとする課題】上記公開公報記載の半
導体装置の製造方法は、深さの深いコンタクト孔の側壁
にのみ第1の導電体膜からなるスペーサを形成しておく
ことにより、このコンタクト孔への第2の導電体膜の選
択成長の時間を短縮する。その結果として、深さの異な
るコンタクト孔に、同時に第2の導電体膜を充填するこ
とが可能であるとしている。しかしながら、現実の半導
体装置では、さまざまな深さのコンタクト孔が存在する
ため、深さの異なる全てのコンタクト孔を同時に第2の
導電体膜で充填することは、極めて困難である。そのた
め、これらのコンタクト孔に接続する上層の配線が、こ
れらのコンタクト孔の上端近傍で断線しやすくなる。ま
たこの方法では、コンタクト孔の開口を2度に分けて行
なうため、フォトリソグラフィ工程の回数が増大し、製
造工期が長くなるという問題もある。
導体装置の製造方法は、深さの深いコンタクト孔の側壁
にのみ第1の導電体膜からなるスペーサを形成しておく
ことにより、このコンタクト孔への第2の導電体膜の選
択成長の時間を短縮する。その結果として、深さの異な
るコンタクト孔に、同時に第2の導電体膜を充填するこ
とが可能であるとしている。しかしながら、現実の半導
体装置では、さまざまな深さのコンタクト孔が存在する
ため、深さの異なる全てのコンタクト孔を同時に第2の
導電体膜で充填することは、極めて困難である。そのた
め、これらのコンタクト孔に接続する上層の配線が、こ
れらのコンタクト孔の上端近傍で断線しやすくなる。ま
たこの方法では、コンタクト孔の開口を2度に分けて行
なうため、フォトリソグラフィ工程の回数が増大し、製
造工期が長くなるという問題もある。
【0005】
【発明を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面からの上面の高さがそれぞ
れ異なる複数の種類の配線層を形成し、全面に層間絶縁
膜を形成し、口径が同じでこれらの配線層の上面に達す
る深さの異なる複数の種類のコンタクト孔をこの層間絶
縁膜に形成する工程と、全面に第1導電体膜を形成し、
それぞれの前記コンタクト孔が充填されるまで全面に第
2導電体膜を成長する工程と、上記第1導電体膜および
上記第1導電体膜よりエッチングレートの大きい上記第
2導電体膜を異方性エッチングにより、それぞれの上記
コンタクト孔における上記層間絶縁膜の上面から上記口
径の1/2の深さまでこの第1導電体膜が除去されるよ
うにエッチバックする工程と、第3導電体膜の選択成長
を行ない、それぞれの上記コンタクト孔の中にエッチン
グされずに残った上記第2導電体膜の上に上記第3導電
体膜を充填する工程とを有する。
造方法は、半導体基板の表面からの上面の高さがそれぞ
れ異なる複数の種類の配線層を形成し、全面に層間絶縁
膜を形成し、口径が同じでこれらの配線層の上面に達す
る深さの異なる複数の種類のコンタクト孔をこの層間絶
縁膜に形成する工程と、全面に第1導電体膜を形成し、
それぞれの前記コンタクト孔が充填されるまで全面に第
2導電体膜を成長する工程と、上記第1導電体膜および
上記第1導電体膜よりエッチングレートの大きい上記第
2導電体膜を異方性エッチングにより、それぞれの上記
コンタクト孔における上記層間絶縁膜の上面から上記口
径の1/2の深さまでこの第1導電体膜が除去されるよ
うにエッチバックする工程と、第3導電体膜の選択成長
を行ない、それぞれの上記コンタクト孔の中にエッチン
グされずに残った上記第2導電体膜の上に上記第3導電
体膜を充填する工程とを有する。
【0006】好ましくは、上記第1導電体膜がチタン膜
と窒化チタンとの積層膜からなり、上記第2、および第
3導電体膜がタングステン膜からなる。
と窒化チタンとの積層膜からなり、上記第2、および第
3導電体膜がタングステン膜からなる。
【0007】[参考例]次に、本発明の参考例について
図面を参照して説明する。
図面を参照して説明する。
【0008】半導体装置の製造工程の断面図である図1
を参照すると、本発明の参考例は、以下のようになって
いる。
を参照すると、本発明の参考例は、以下のようになって
いる。
【0009】まず、P型の半導体基板1表面にゲート酸
化膜2を形成し、ゲート酸化膜2上にポリサイドゲート
電極5を形成した後、ポリサイドゲート電極5の側壁に
絶縁膜スペーサ3を形成する。半導体基板1表面にN型
の拡散層4を形成した後、全面に層間絶縁膜6を形成す
る。次に、公知のフォトリソグラフィ技術により、拡散
層4に達する深さの深いコンタクト孔7と、ポリサイド
ゲート電極5に達する深さの浅いコンタクト孔8とを層
間絶縁膜6に同時に形成する。コンタクト孔7の口径
は、コンタクト孔8の口径と同じである〔図1
(a)〕。
化膜2を形成し、ゲート酸化膜2上にポリサイドゲート
電極5を形成した後、ポリサイドゲート電極5の側壁に
絶縁膜スペーサ3を形成する。半導体基板1表面にN型
の拡散層4を形成した後、全面に層間絶縁膜6を形成す
る。次に、公知のフォトリソグラフィ技術により、拡散
層4に達する深さの深いコンタクト孔7と、ポリサイド
ゲート電極5に達する深さの浅いコンタクト孔8とを層
間絶縁膜6に同時に形成する。コンタクト孔7の口径
は、コンタクト孔8の口径と同じである〔図1
(a)〕。
【0010】次に、PH3 ,SiH4 ガスを用いた温度
500〜600℃,圧力60〜100Paの減圧CVD
法により、全面に第1導電膜であるリンドープド多結晶
シリコン膜9を堆積する。このリンドープド多結晶シリ
コン膜9の膜厚は、コンタクト孔7,8の口径に比べて
薄く、所望の薄さになっている〔図1(b)〕。
500〜600℃,圧力60〜100Paの減圧CVD
法により、全面に第1導電膜であるリンドープド多結晶
シリコン膜9を堆積する。このリンドープド多結晶シリ
コン膜9の膜厚は、コンタクト孔7,8の口径に比べて
薄く、所望の薄さになっている〔図1(b)〕。
【0011】続いて、流量比0.3〜0.4のHBr/
Cl2 ガスを用いた圧力50〜70Pa,パワー200
〜300Wでのプラズマ異方性エッチングを行ない、コ
ンタクト孔7,8の側壁にのみに、それぞれリンドープ
ド多結晶シリコン膜スペーサ9aを残置させる。これら
リンドープド多結晶シリコン膜スペーサ9aの上端は層
間絶縁膜6の上面(コンタクト孔7,8の上端)より低
い。この間隔は所定の値であり、この値はコンタクト孔
7,8の口径の1/2であることが好ましい。上記エッ
チングにおいて、層間絶縁膜6上面のリンドープド多結
晶シリコン膜9が除去された後、さらに所定の時間この
エッチングを続行するすることにより、上記形状のリン
ドープド多結晶シリコン膜スペーサ9aが得られる〔図
1(c)〕。
Cl2 ガスを用いた圧力50〜70Pa,パワー200
〜300Wでのプラズマ異方性エッチングを行ない、コ
ンタクト孔7,8の側壁にのみに、それぞれリンドープ
ド多結晶シリコン膜スペーサ9aを残置させる。これら
リンドープド多結晶シリコン膜スペーサ9aの上端は層
間絶縁膜6の上面(コンタクト孔7,8の上端)より低
い。この間隔は所定の値であり、この値はコンタクト孔
7,8の口径の1/2であることが好ましい。上記エッ
チングにおいて、層間絶縁膜6上面のリンドープド多結
晶シリコン膜9が除去された後、さらに所定の時間この
エッチングを続行するすることにより、上記形状のリン
ドープド多結晶シリコン膜スペーサ9aが得られる〔図
1(c)〕。
【0012】次に、流量比1〜2のWF6 /SiH4 ガ
スを用いた温度200〜300℃,圧力0.1〜0.3
Paのタングステンの選択CVD法により、コンタクト
孔7,8内をそれぞれ第2導電体膜であるタングステン
膜10Aにより充填する。このタングステン膜10A
は、それぞれのコンタクト孔7,8の底面とリンドープ
ド多結晶シリコン膜スペーサ9aの表面とからほぼ同じ
成長速度で成長する。コンタクト孔7,8の口径が等し
く,リンドープド多結晶シリコン膜スペーサ9aの上端
が上述のようになっている場合には、タングステン膜1
0Aが成長してそれぞれのコンタクト孔7,8の上端に
到達するのは、ほぼ同時である。このとき、タングステ
ン膜10Aの上面は、それぞれ概ね平坦になっている
〔図1(d)〕。なお、リンドープド多結晶シリコン膜
スペーサ9aの上端とコンタクト孔7,8の上端とが一
致している場合には、これらの上端においても、タング
ステン膜10Aは成長初期の段階から成長するため、最
終的なタングステン膜10Aの上面が層間絶縁膜6の上
面より突出した形状になり、後工程での上層の配線の形
成に支障をきたすことになる。
スを用いた温度200〜300℃,圧力0.1〜0.3
Paのタングステンの選択CVD法により、コンタクト
孔7,8内をそれぞれ第2導電体膜であるタングステン
膜10Aにより充填する。このタングステン膜10A
は、それぞれのコンタクト孔7,8の底面とリンドープ
ド多結晶シリコン膜スペーサ9aの表面とからほぼ同じ
成長速度で成長する。コンタクト孔7,8の口径が等し
く,リンドープド多結晶シリコン膜スペーサ9aの上端
が上述のようになっている場合には、タングステン膜1
0Aが成長してそれぞれのコンタクト孔7,8の上端に
到達するのは、ほぼ同時である。このとき、タングステ
ン膜10Aの上面は、それぞれ概ね平坦になっている
〔図1(d)〕。なお、リンドープド多結晶シリコン膜
スペーサ9aの上端とコンタクト孔7,8の上端とが一
致している場合には、これらの上端においても、タング
ステン膜10Aは成長初期の段階から成長するため、最
終的なタングステン膜10Aの上面が層間絶縁膜6の上
面より突出した形状になり、後工程での上層の配線の形
成に支障をきたすことになる。
【0013】その後、それぞれのタングステン膜10A
(およびコンタクト孔7,8)を介して、それぞれ拡散
層4およびポリサイドゲート電極3に接続される上層の
配線層(図示せず)を層間絶縁膜6上面に形成する。
(およびコンタクト孔7,8)を介して、それぞれ拡散
層4およびポリサイドゲート電極3に接続される上層の
配線層(図示せず)を層間絶縁膜6上面に形成する。
【0014】なお、上記参考例はN型の拡散層のみを有
する場合の半導体装置の製造方法であるが、N型の拡散
層とP型の拡散層とを有する半導体装置の場合には、第
1導電体膜として減圧CVD法による低濃度のドープド
多結晶シリコン膜あるいはノンドープド多結晶シリコン
膜,もしくはスパッタリング等による所望の膜厚(コン
タクト孔を充填するのでなければ問題はない)の金属膜
等を用いてもよい。
する場合の半導体装置の製造方法であるが、N型の拡散
層とP型の拡散層とを有する半導体装置の場合には、第
1導電体膜として減圧CVD法による低濃度のドープド
多結晶シリコン膜あるいはノンドープド多結晶シリコン
膜,もしくはスパッタリング等による所望の膜厚(コン
タクト孔を充填するのでなければ問題はない)の金属膜
等を用いてもよい。
【0015】上記参考例は、1度のフォトリソグラフィ
工程により2種類の深さのコンタクト孔を開口しても、
これら2種類のコンタクト孔内に同時に導電体膜を充填
できる。充填された導電体膜の上面も概ねコンタクト孔
の上端と一致し、かつ、概ね平坦の面となる。その結
果、製造工程が短縮される。さらに、これらのコンタク
ト孔に接続される上層の配線のこれらコンタクト孔の上
端近傍での断線は、起りにくくなる。深さが異なる3種
類以上のコンタクト孔がある場合でも、本参考例を適用
することは可能である。
工程により2種類の深さのコンタクト孔を開口しても、
これら2種類のコンタクト孔内に同時に導電体膜を充填
できる。充填された導電体膜の上面も概ねコンタクト孔
の上端と一致し、かつ、概ね平坦の面となる。その結
果、製造工程が短縮される。さらに、これらのコンタク
ト孔に接続される上層の配線のこれらコンタクト孔の上
端近傍での断線は、起りにくくなる。深さが異なる3種
類以上のコンタクト孔がある場合でも、本参考例を適用
することは可能である。
【0016】
【実施例】 半導体装置の製造工程の断面図である図2を
参照すると、本発明の実施例は、以下のようになってい
る。
参照すると、本発明の実施例は、以下のようになってい
る。
【0017】まず、上記参考例と同様に、P型の半導体
基板1表面にゲート酸化膜2を形成し、ゲート酸化膜2
上にポリサイドゲート電極5を形成した後、ポリサイド
ゲート電極5の側壁に絶縁膜スペーサ3を形成する。半
導体基板1表面にN型の拡散層4を形成した後、全面に
層間絶縁膜6を形成する。次に、拡散層4に達する深さ
の深いコンタクト孔7と、ポリサイドゲート電極5に達
する深さの浅いコンタクト孔8とを層間絶縁膜6に同時
に形成する。コンタクト孔7の口径は、コンタクト孔8
の口径と同じである〔図2(a)〕。
基板1表面にゲート酸化膜2を形成し、ゲート酸化膜2
上にポリサイドゲート電極5を形成した後、ポリサイド
ゲート電極5の側壁に絶縁膜スペーサ3を形成する。半
導体基板1表面にN型の拡散層4を形成した後、全面に
層間絶縁膜6を形成する。次に、拡散層4に達する深さ
の深いコンタクト孔7と、ポリサイドゲート電極5に達
する深さの浅いコンタクト孔8とを層間絶縁膜6に同時
に形成する。コンタクト孔7の口径は、コンタクト孔8
の口径と同じである〔図2(a)〕。
【0018】次に、温度300〜400℃,圧力350
〜800Pa,パワー2〜3kWでのスパッタリングに
より、全面にチタン膜と窒化チタン膜とが積層されてな
る第1導電体膜であるところのチタン−窒化チタン膜1
1を形成する。このチタン−窒化チタン膜11の膜厚
も、コンタクト孔7,8の口径に比べて薄く、所望の薄
さになっている〔図2(b)〕。
〜800Pa,パワー2〜3kWでのスパッタリングに
より、全面にチタン膜と窒化チタン膜とが積層されてな
る第1導電体膜であるところのチタン−窒化チタン膜1
1を形成する。このチタン−窒化チタン膜11の膜厚
も、コンタクト孔7,8の口径に比べて薄く、所望の薄
さになっている〔図2(b)〕。
【0019】続いて、SiH4 還元,もしくはH2 還元
を用いたCVD法(いわゆるブランケットCVD法)に
より、全面に第2導電体膜であるところの膜厚が少なく
ともコンタクト孔7,8の口径の1/2のタングステン
膜を形成する。本実施例では、全面に上記チタン−窒化
チタン膜11が形成されているため、このタングステン
膜はコンタクト孔7,8の側壁にも十分に成長し,空洞
(キャビティ)の形成がなされることなくこれらコンタ
クト孔7,8を充填することができる。次に、流量比2
〜3のCF4 /O2 ガスを用いた圧力130〜270P
a,パワー200〜300Wのプラズマ異方性エッチン
グによるエッチバックにより、タングステン膜10Bと
チタン−窒化チタン膜11aとをそれぞれのコンタクト
孔7,8内に残置させる。このエッチングではチタン膜
および窒化チタン膜に比べてタングステン膜のエッチン
グ速度が高いため、タングステン膜10Bの上面はチタ
ン−窒化チタン膜11aの上端より低くなっている。チ
タン−窒化チタン膜11aの上端は層間絶縁膜6の上面
(コンタクト孔7,8の上端)より低く、この間隔は所
定の値であり、この値はコンタクト孔7,8の口径の1
/2であることが好ましい〔図2(c)〕。
を用いたCVD法(いわゆるブランケットCVD法)に
より、全面に第2導電体膜であるところの膜厚が少なく
ともコンタクト孔7,8の口径の1/2のタングステン
膜を形成する。本実施例では、全面に上記チタン−窒化
チタン膜11が形成されているため、このタングステン
膜はコンタクト孔7,8の側壁にも十分に成長し,空洞
(キャビティ)の形成がなされることなくこれらコンタ
クト孔7,8を充填することができる。次に、流量比2
〜3のCF4 /O2 ガスを用いた圧力130〜270P
a,パワー200〜300Wのプラズマ異方性エッチン
グによるエッチバックにより、タングステン膜10Bと
チタン−窒化チタン膜11aとをそれぞれのコンタクト
孔7,8内に残置させる。このエッチングではチタン膜
および窒化チタン膜に比べてタングステン膜のエッチン
グ速度が高いため、タングステン膜10Bの上面はチタ
ン−窒化チタン膜11aの上端より低くなっている。チ
タン−窒化チタン膜11aの上端は層間絶縁膜6の上面
(コンタクト孔7,8の上端)より低く、この間隔は所
定の値であり、この値はコンタクト孔7,8の口径の1
/2であることが好ましい〔図2(c)〕。
【0020】次に、上記参考例と同様に、流量比1〜2
のWF6 /SiH4 ガスを用いた温度200〜300
℃,圧力0.1〜0.3Paのタングステンの選択CV
D法により、コンタクト孔7,8内にそれぞれ第3導電
体膜であるタングステン膜10Cを形成する。この結
果、コンタクト孔7,8内はそれぞれタングステン膜1
0Bとタングステン膜10Cとにより充填される〔図2
(d)〕。
のWF6 /SiH4 ガスを用いた温度200〜300
℃,圧力0.1〜0.3Paのタングステンの選択CV
D法により、コンタクト孔7,8内にそれぞれ第3導電
体膜であるタングステン膜10Cを形成する。この結
果、コンタクト孔7,8内はそれぞれタングステン膜1
0Bとタングステン膜10Cとにより充填される〔図2
(d)〕。
【0021】なお、第1導電体膜(例えば、チタン膜,
窒化チタン膜等)と第2導電体膜(例えば、タングステ
ン膜)とのエッチング速度がほぼ等しくなる異方性エッ
チングが存在するならば、第1導電体膜の上端および第
2導電体膜の上面が層間絶縁膜の上面と一致するまでエ
ッチバックすればよいことになり、図2(d)に示した
ような第3導電体膜の形成は必要が無くなる。
窒化チタン膜等)と第2導電体膜(例えば、タングステ
ン膜)とのエッチング速度がほぼ等しくなる異方性エッ
チングが存在するならば、第1導電体膜の上端および第
2導電体膜の上面が層間絶縁膜の上面と一致するまでエ
ッチバックすればよいことになり、図2(d)に示した
ような第3導電体膜の形成は必要が無くなる。
【0022】上記実施例は、上記参考例と同じ効果を有
する。さらに本実施例は、コンタクト孔底部にバリアメ
タルとして機能するチタン−窒化チタン膜が残留形成さ
れているため、上記参考例よりコンタクト孔でのリーク
電流が低減される。
する。さらに本実施例は、コンタクト孔底部にバリアメ
タルとして機能するチタン−窒化チタン膜が残留形成さ
れているため、上記参考例よりコンタクト孔でのリーク
電流が低減される。
【0023】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、1度のフォトリソグラフィ工程に
より2種類以上の深さのコンタクト孔を開口しても、こ
れらのコンタクト孔内に同時に導電体膜を充填できる。
充填された導電体膜の上面も概ねコンタクト孔の上端と
一致し、かつ、概ね平坦の面となる。その結果、製造工
程が短縮される。さらに、これらのコンタクト孔に接続
される上層の配線のこれらコンタクト孔の上端近傍での
断線は、起りにくくなる。
の製造方法によると、1度のフォトリソグラフィ工程に
より2種類以上の深さのコンタクト孔を開口しても、こ
れらのコンタクト孔内に同時に導電体膜を充填できる。
充填された導電体膜の上面も概ねコンタクト孔の上端と
一致し、かつ、概ね平坦の面となる。その結果、製造工
程が短縮される。さらに、これらのコンタクト孔に接続
される上層の配線のこれらコンタクト孔の上端近傍での
断線は、起りにくくなる。
【図1】本発明の参考例の製造工程の断面図である。
【図2】本発明の実施例の製造工程の断面図である。
【図3】従来の半導体装置の製造工程の断面図である。
1 半導体基板 2 ゲート酸化膜 3 ポリサイドゲート電極 4 拡散層 5 絶縁膜スペーサ 6 層間絶縁膜 7,8,17,18 コンタクト孔 9 リンドープド多結晶シリコン膜 9a リンドープド多結晶シリコン膜スペーサ 10A,10B,10C,20 タングステン膜 11,11a チタン−窒化チタン膜 12 多結晶シリコン膜 12a 多結晶シリコン膜スペーサ 15 ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 21/90 D (56)参考文献 特開 平4−30426(JP,A) 特開 平4−320329(JP,A) 特開 平5−6942(JP,A) 特開 平4−287317(JP,A) 特表 平1−501588(JP,A)
Claims (2)
- 【請求項1】 半導体基板表面からの上面の高さがそれ
ぞれ異なる複数の種類の配線層を形成し、全面に層間絶
縁膜を形成し、同じ口径を有し,該配線層の上面に達す
る深さの異なる複数の種類のコンタクト孔を該層間絶縁
膜に形成する工程と、 全面に第1導電体膜を形成し、それぞれの前記コンタク
ト孔が充填されるまで全面に第2導電体膜を成長する工
程と、 前記第1導電体膜および前記第1導電体膜よりエッチン
グレートの大きい前記第2導電体膜を異方性エッチング
により、それぞれの前記コンタクト孔における前記層間
絶縁膜の上面から前記口径の1/2の深さまで該第1導
電体膜が除去されるようにエッチバックする工程と、 第3導電体膜の選択成長を行ない、それぞれの前記コン
タクト孔の中にエッチングされずに残った前記第2導電
体膜の上に該第3導電体膜を充填する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】 前記第1導電体膜がチタン膜と窒化チタ
ン膜との積層膜であり、 前記第2導電体膜および前記第3導電体膜がタングステ
ン膜であることを特徴とする請求項1記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5296493A JP3014019B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5296493A JP3014019B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07147321A JPH07147321A (ja) | 1995-06-06 |
JP3014019B2 true JP3014019B2 (ja) | 2000-02-28 |
Family
ID=17834273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5296493A Expired - Fee Related JP3014019B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3014019B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100376977B1 (ko) * | 2000-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
US9653353B2 (en) | 2009-08-04 | 2017-05-16 | Novellus Systems, Inc. | Tungsten feature fill |
US10256142B2 (en) | 2009-08-04 | 2019-04-09 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
US11437269B2 (en) | 2012-03-27 | 2022-09-06 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
US10381266B2 (en) | 2012-03-27 | 2019-08-13 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
US9748137B2 (en) | 2014-08-21 | 2017-08-29 | Lam Research Corporation | Method for void-free cobalt gap fill |
US9997405B2 (en) | 2014-09-30 | 2018-06-12 | Lam Research Corporation | Feature fill with nucleation inhibition |
US9953984B2 (en) | 2015-02-11 | 2018-04-24 | Lam Research Corporation | Tungsten for wordline applications |
US10170320B2 (en) | 2015-05-18 | 2019-01-01 | Lam Research Corporation | Feature fill with multi-stage nucleation inhibition |
US9754824B2 (en) | 2015-05-27 | 2017-09-05 | Lam Research Corporation | Tungsten films having low fluorine content |
US9978605B2 (en) | 2015-05-27 | 2018-05-22 | Lam Research Corporation | Method of forming low resistivity fluorine free tungsten film without nucleation |
US9972504B2 (en) | 2015-08-07 | 2018-05-15 | Lam Research Corporation | Atomic layer etching of tungsten for enhanced tungsten deposition fill |
US9978610B2 (en) | 2015-08-21 | 2018-05-22 | Lam Research Corporation | Pulsing RF power in etch process to enhance tungsten gapfill performance |
US10573522B2 (en) | 2016-08-16 | 2020-02-25 | Lam Research Corporation | Method for preventing line bending during metal fill process |
US10566211B2 (en) | 2016-08-30 | 2020-02-18 | Lam Research Corporation | Continuous and pulsed RF plasma for etching metals |
US10211099B2 (en) | 2016-12-19 | 2019-02-19 | Lam Research Corporation | Chamber conditioning for remote plasma process |
TWI757478B (zh) * | 2017-05-02 | 2022-03-11 | 美商應用材料股份有限公司 | 形成鎢支柱的方法 |
WO2019036292A1 (en) | 2017-08-14 | 2019-02-21 | Lam Research Corporation | METHOD FOR METAL CASTING FOR THREE-DIMENSIONAL NAND AND VERTICAL WORDS LINE |
KR20200140391A (ko) | 2018-05-03 | 2020-12-15 | 램 리써치 코포레이션 | 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR910006975B1 (ko) * | 1986-12-19 | 1991-09-14 | 휴우즈 에어크라프트 캄파니 | 도전성 플러그로 집적 회로 상의 접점 및 비아를 충전하는 방법 |
US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
JPH056942A (ja) * | 1990-10-31 | 1993-01-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH04287317A (ja) * | 1991-03-18 | 1992-10-12 | Hitachi Ltd | 成膜方法及び装置 |
JPH04320329A (ja) * | 1991-04-19 | 1992-11-11 | Toshiba Corp | 半導体装置の製造方法 |
-
1993
- 1993-11-26 JP JP5296493A patent/JP3014019B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07147321A (ja) | 1995-06-06 |
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