JPH08115984A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08115984A JPH08115984A JP6250371A JP25037194A JPH08115984A JP H08115984 A JPH08115984 A JP H08115984A JP 6250371 A JP6250371 A JP 6250371A JP 25037194 A JP25037194 A JP 25037194A JP H08115984 A JPH08115984 A JP H08115984A
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- tungsten
- forming
- silicon
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Abstract
(57)【要約】
【構成】タングステン膜を形成する工程が、シリコンと
六フッ化タングステンとの反応により１ｎｍ以上８ｎｍ
以下のタングステン膜を形成する第一の反応ステップ
と、還元性ガスと六フッ化タングステンとの反応により
さらにタングステン膜を積層する第二の反応ステップと
を順に連続して含む。 【効果】ＣＭＯＳ型トランジスタの拡散層及びゲート電
極を低抵抗化でき、同時にシリコンへの侵食が少ないの
で容易に浅接合化が可能である。その結果、ＣＭＯＳ型
トランジスタの微細化，動作速度の向上，消費電力の低
減化、及びプロセスコストの低下が可能である。
六フッ化タングステンとの反応により１ｎｍ以上８ｎｍ
以下のタングステン膜を形成する第一の反応ステップ
と、還元性ガスと六フッ化タングステンとの反応により
さらにタングステン膜を積層する第二の反応ステップと
を順に連続して含む。 【効果】ＣＭＯＳ型トランジスタの拡散層及びゲート電
極を低抵抗化でき、同時にシリコンへの侵食が少ないの
で容易に浅接合化が可能である。その結果、ＣＭＯＳ型
トランジスタの微細化，動作速度の向上，消費電力の低
減化、及びプロセスコストの低下が可能である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特に、選択ＣＶＤ−タングステン膜の形成方法に
関する。
方法、特に、選択ＣＶＤ−タングステン膜の形成方法に
関する。
【０００２】
【従来の技術】半導体装置の高性能化、特にＣＭＯＳ
（Complementary Metal OxideSemiconductor)型トラン
ジスタの動作の高速化が要求されている。この要求に応
えるためには、ＣＭＯＳ型トランジスタの拡散層および
ゲート電極の寄生抵抗を低減することが必要である。こ
のためチタンシリサイド(ＴｉＳｉ2）膜やタングステン
膜を拡散層及びゲート電極上に堆積する方法が提案さ
れ、実用化が検討されている。
（Complementary Metal OxideSemiconductor)型トラン
ジスタの動作の高速化が要求されている。この要求に応
えるためには、ＣＭＯＳ型トランジスタの拡散層および
ゲート電極の寄生抵抗を低減することが必要である。こ
のためチタンシリサイド(ＴｉＳｉ2）膜やタングステン
膜を拡散層及びゲート電極上に堆積する方法が提案さ
れ、実用化が検討されている。
【０００３】チタンシリサイド膜を拡散層上及びゲート
電極上に形成する方法として、アイ・イー・イー・イー
・トランザクションズ・オン・エレクトロン・デバイシ
ズ（IEEE Transactions on Electron Devices)の３２
巻，１９８５年，１４１から１４９ページに記載がある
ように、サリサイド（自己整合シリサイド）技術が用い
られている。他方、タングステン膜を用いた例は特開昭
61−144069号公報に記載がある。
電極上に形成する方法として、アイ・イー・イー・イー
・トランザクションズ・オン・エレクトロン・デバイシ
ズ（IEEE Transactions on Electron Devices)の３２
巻，１９８５年，１４１から１４９ページに記載がある
ように、サリサイド（自己整合シリサイド）技術が用い
られている。他方、タングステン膜を用いた例は特開昭
61−144069号公報に記載がある。
【０００４】
【発明が解決しようとする課題】しかし、チタンシリサ
イド膜のサリサイド技術では、加工寸法の微細化に伴
い、ゲート電極等の線幅が微細化し、またチタンシリサ
イド膜は薄膜化する。この場合には、チタンシリサイド
膜の抵抗率が異常に高くなることがジャーナル・オブ・
アプライド・フィジックス（Journal of Applied Physi
cs）の７１巻，1992年，４２６９から４２７６ページに
記載されている。
イド膜のサリサイド技術では、加工寸法の微細化に伴
い、ゲート電極等の線幅が微細化し、またチタンシリサ
イド膜は薄膜化する。この場合には、チタンシリサイド
膜の抵抗率が異常に高くなることがジャーナル・オブ・
アプライド・フィジックス（Journal of Applied Physi
cs）の７１巻，1992年，４２６９から４２７６ページに
記載されている。
【０００５】これによると低抵抗相（Ｃ５４相）のチタ
ンシリサイド膜を形成するためには、少なくとも１０ｎ
ｍのチタン膜が必要である。この場合、ゲート電極や拡
散層のシリコンの１５ｎｍ厚以上分が、シリサイド化反
応により消費され、１５ｎｍ厚のチタンシリサイド膜が
形成される。したがって、この技術により拡散層を低抵
抗化する場合、少なくとも１５ｎｍ厚のシリコンが侵食
されるため、拡散層の接合深さを１５ｎｍ以上にする必
要がある。
ンシリサイド膜を形成するためには、少なくとも１０ｎ
ｍのチタン膜が必要である。この場合、ゲート電極や拡
散層のシリコンの１５ｎｍ厚以上分が、シリサイド化反
応により消費され、１５ｎｍ厚のチタンシリサイド膜が
形成される。したがって、この技術により拡散層を低抵
抗化する場合、少なくとも１５ｎｍ厚のシリコンが侵食
されるため、拡散層の接合深さを１５ｎｍ以上にする必
要がある。
【０００６】ゲート長が０.１μｍ のＣＭＯＳ型トラン
ジスタに５Ω／□のチタンシリサイド膜を形成した例が
アイ・イー・ディー・エム・テクニカル・ダイジェスツ
（ＩＥＤＭ Technical Digests）の１９９３年，９０６
から９０８ページに記載されているが、この例ではシリ
コンが侵食されることへの対策としてダブルドレイン構
造を採用して拡散層の接合深さを深くして、プロセスを
複雑化させている。
ジスタに５Ω／□のチタンシリサイド膜を形成した例が
アイ・イー・ディー・エム・テクニカル・ダイジェスツ
（ＩＥＤＭ Technical Digests）の１９９３年，９０６
から９０８ページに記載されているが、この例ではシリ
コンが侵食されることへの対策としてダブルドレイン構
造を採用して拡散層の接合深さを深くして、プロセスを
複雑化させている。
【０００７】他方、タングステン膜はモノシラン等の還
元性ガスと六フッ化タングステンを原料ガスとして用い
る選択ＣＶＤ法により、ゲート電極や拡散層を構成する
シリコン上に自己整合的に形成される。この場合、タン
グステン膜がシリコンに一部侵食して形成される、いわ
ゆるエンクローチメントの問題と、ｐ+ 型シリコン上と
ｎ+ 型シリコン上とで形成されるタングステン膜厚が異
なるという問題がある。
元性ガスと六フッ化タングステンを原料ガスとして用い
る選択ＣＶＤ法により、ゲート電極や拡散層を構成する
シリコン上に自己整合的に形成される。この場合、タン
グステン膜がシリコンに一部侵食して形成される、いわ
ゆるエンクローチメントの問題と、ｐ+ 型シリコン上と
ｎ+ 型シリコン上とで形成されるタングステン膜厚が異
なるという問題がある。
【０００８】これらの問題についてはジャパニーズ・ジ
ャーナル・オブ・アプライド・フィジックス（Japanese
Journal of Applied Physics）の３０巻，１９９１
年， １５２５から１５２９ページに記載がある。
ャーナル・オブ・アプライド・フィジックス（Japanese
Journal of Applied Physics）の３０巻，１９９１
年， １５２５から１５２９ページに記載がある。
【０００９】シリコンへの侵食はｎ+ 型シリコン上で特
に著しく５０ｎｍ程度の侵食が認められている。また、
形成されるタングステン膜厚はｐ+ 型シリコン上ではｎ
+ 型シリコン上に比較して膜厚が薄いため、ＣＭＯＳ型
トランジスタの拡散層上にタングステン膜を形成した場
合には、ｐ型拡散層が充分に低抵抗化されないという問
題が生じる。逆にｐ+ 型シリコン上でのタングステン膜
厚が充分になるまで成膜時間を長くすると、ｎ+ 型シリ
コン上でのタングステン膜厚が過剰になるため、ゲート
電極と拡散層が短絡されるという問題が生じる。
に著しく５０ｎｍ程度の侵食が認められている。また、
形成されるタングステン膜厚はｐ+ 型シリコン上ではｎ
+ 型シリコン上に比較して膜厚が薄いため、ＣＭＯＳ型
トランジスタの拡散層上にタングステン膜を形成した場
合には、ｐ型拡散層が充分に低抵抗化されないという問
題が生じる。逆にｐ+ 型シリコン上でのタングステン膜
厚が充分になるまで成膜時間を長くすると、ｎ+ 型シリ
コン上でのタングステン膜厚が過剰になるため、ゲート
電極と拡散層が短絡されるという問題が生じる。
【００１０】以上のように、従来のチタンシリサイド膜
のサリサイド技術、あるいはタングステン膜の選択ＣＶ
Ｄ技術によっては、ＣＭＯＳ型トランジスタの拡散層あ
るいはゲート電極を５Ω／□以下に低抵抗化し、かつシ
リコンへの侵食が１５ｎｍ以下にするのは不可能であ
る。
のサリサイド技術、あるいはタングステン膜の選択ＣＶ
Ｄ技術によっては、ＣＭＯＳ型トランジスタの拡散層あ
るいはゲート電極を５Ω／□以下に低抵抗化し、かつシ
リコンへの侵食が１５ｎｍ以下にするのは不可能であ
る。
【００１１】本発明の目的は、選択ＣＶＤ−タングステ
ン膜の形成条件を工夫することにより、シリコンへの侵
食が１５ｎｍ以下、かつｐ+ 型とｎ+ 型シリコン上での
膜厚差が１５ｎｍ以下のタングステン膜を自己整合的に
形成する方法を提供し、また、この方法によりゲート抵
抗あるいは拡散層抵抗が５Ω／□以下のＣＭＯＳ型トラ
ンジスタを形成する方法を提供することにある。
ン膜の形成条件を工夫することにより、シリコンへの侵
食が１５ｎｍ以下、かつｐ+ 型とｎ+ 型シリコン上での
膜厚差が１５ｎｍ以下のタングステン膜を自己整合的に
形成する方法を提供し、また、この方法によりゲート抵
抗あるいは拡散層抵抗が５Ω／□以下のＣＭＯＳ型トラ
ンジスタを形成する方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的は、シリコンと
六フッ化タングステンとの反応により１ｎｍ以上８ｎｍ
以下のタングステン膜を形成する第一の反応ステップ
と、還元性ガスと六フッ化タングステンとの反応により
さらにタングステン膜を積層する第二の反応ステップと
を順に連続して含むタングステン膜の形成方法により達
成される。
六フッ化タングステンとの反応により１ｎｍ以上８ｎｍ
以下のタングステン膜を形成する第一の反応ステップ
と、還元性ガスと六フッ化タングステンとの反応により
さらにタングステン膜を積層する第二の反応ステップと
を順に連続して含むタングステン膜の形成方法により達
成される。
【００１３】ここで第一の反応ステップにより形成され
るタングステン膜の厚さは、基板温度，六フッ化タング
ステン分圧及びシリコンの導電型に依存する。図１の斜
線部に示される基板温度と六フッ化タングステン分圧の
条件を選べば、各導電型シリコン上に１ｎｍ以上８ｎｍ
以下のタングステン膜が形成される。
るタングステン膜の厚さは、基板温度，六フッ化タング
ステン分圧及びシリコンの導電型に依存する。図１の斜
線部に示される基板温度と六フッ化タングステン分圧の
条件を選べば、各導電型シリコン上に１ｎｍ以上８ｎｍ
以下のタングステン膜が形成される。
【００１４】
【作用】第一の反応ステップではシリコンと六フッ化タ
ングステンとの反応によりタングステン膜が形成される
が、この反応はタングステン膜厚がセルフ・リミット膜
厚に到達すると自動的に停止する。このセルフ・リミッ
ト膜厚は、六フッ化タングステンの分圧が高いほど小さ
い。この理由は以下のように考えられる。すなわち、こ
の反応ではシリコン表面に形成されたタングステン膜中
をシリコンあるいは六フッ化タングステンが拡散し、両
者が出会い、反応が進行する。この反応速度と比べて気
相から供給される六フッ化タングステン量が過剰になる
とタングステン・サブフルオライド（ＷＦ5 等）がタン
グステン膜中に形成され、シリコンあるいは六フッ化タ
ングステンの拡散が阻害されるため、タングステン膜の
形成反応が停止する。したがって、気相中の六フッ化タ
ングステン量、すなわち、六フッ化タングステン分圧を
高くすることで、この反応により形成されるタングステ
ン膜を薄くすることができると考えられる。一方、基板
温度が高いほど第一の反応ステップによるシリコンへの
侵食は増長される。この場合、基板温度の上昇に伴うシ
リコンへの侵食を抑制するためには、六フッ化タングス
テン分圧を高くする必要がある。これらの結果をまとめ
ると最適化条件としては図１に示されるようになる。
ングステンとの反応によりタングステン膜が形成される
が、この反応はタングステン膜厚がセルフ・リミット膜
厚に到達すると自動的に停止する。このセルフ・リミッ
ト膜厚は、六フッ化タングステンの分圧が高いほど小さ
い。この理由は以下のように考えられる。すなわち、こ
の反応ではシリコン表面に形成されたタングステン膜中
をシリコンあるいは六フッ化タングステンが拡散し、両
者が出会い、反応が進行する。この反応速度と比べて気
相から供給される六フッ化タングステン量が過剰になる
とタングステン・サブフルオライド（ＷＦ5 等）がタン
グステン膜中に形成され、シリコンあるいは六フッ化タ
ングステンの拡散が阻害されるため、タングステン膜の
形成反応が停止する。したがって、気相中の六フッ化タ
ングステン量、すなわち、六フッ化タングステン分圧を
高くすることで、この反応により形成されるタングステ
ン膜を薄くすることができると考えられる。一方、基板
温度が高いほど第一の反応ステップによるシリコンへの
侵食は増長される。この場合、基板温度の上昇に伴うシ
リコンへの侵食を抑制するためには、六フッ化タングス
テン分圧を高くする必要がある。これらの結果をまとめ
ると最適化条件としては図１に示されるようになる。
【００１５】さらに、第一の反応ステップにより形成さ
れたタングステン膜上に、第二の反応ステップにより目
的とするシート抵抗が得られるＣＶＤ条件にて、さらに
タングステン膜を自己整合的に積層すると、二つの反応
ステップによりｐ+ 型シリコン上とｎ+ 型シリコン上と
に形成されるタングステン膜厚の差は第一の反応ステッ
プにより形成されたタングステン膜厚の差程度に抑えら
れる。
れたタングステン膜上に、第二の反応ステップにより目
的とするシート抵抗が得られるＣＶＤ条件にて、さらに
タングステン膜を自己整合的に積層すると、二つの反応
ステップによりｐ+ 型シリコン上とｎ+ 型シリコン上と
に形成されるタングステン膜厚の差は第一の反応ステッ
プにより形成されたタングステン膜厚の差程度に抑えら
れる。
【００１６】
（実施例１）ＣＭＯＳ型トランジスタの不純物拡散層と
ゲート電極を構成するｐ+ 型及びｎ+ 型シリコン上に、
（ａ）シリコンへの侵食が１５ｎｍ以下、かつ （ｂ）
シート抵抗が５Ω／□以下、かつ （ｃ）各導電型シリ
コン上での膜厚差が１５ｎｍ以下、の３条件を満たすタ
ングステン膜がシリコン上に自己整合的に形成される条
件を実験的に求めた。
ゲート電極を構成するｐ+ 型及びｎ+ 型シリコン上に、
（ａ）シリコンへの侵食が１５ｎｍ以下、かつ （ｂ）
シート抵抗が５Ω／□以下、かつ （ｃ）各導電型シリ
コン上での膜厚差が１５ｎｍ以下、の３条件を満たすタ
ングステン膜がシリコン上に自己整合的に形成される条
件を実験的に求めた。
【００１７】まず、第一の反応ステップではシリコンと
六フッ化タングステンとの反応、いわゆるシリコン還元
反応により、シリコン上に自己整合的にタングステン膜
が形成される。このとき、侵食されたシリコンの半分の
膜厚のタングステン膜が形成されるが、図２に示すよう
に、この反応はタングステン膜厚がセルフ・リミット膜
厚に到達すると自動的に停止する。
六フッ化タングステンとの反応、いわゆるシリコン還元
反応により、シリコン上に自己整合的にタングステン膜
が形成される。このとき、侵食されたシリコンの半分の
膜厚のタングステン膜が形成されるが、図２に示すよう
に、この反応はタングステン膜厚がセルフ・リミット膜
厚に到達すると自動的に停止する。
【００１８】図３と図４に示すように、セルフ・リミッ
ト膜厚は基板温度，六フッ化タングステン分圧、及びシ
リコンの導電型に依存する。基板温度が高いほど、また
六フッ化タングステン分圧が低いほど、セルフ・リミッ
ト膜厚は大きい。また、ｎ+型シリコン上では、ｐ+ 型
シリコン上と比較してセルフ・リミット膜厚は大きい。
ト膜厚は基板温度，六フッ化タングステン分圧、及びシ
リコンの導電型に依存する。基板温度が高いほど、また
六フッ化タングステン分圧が低いほど、セルフ・リミッ
ト膜厚は大きい。また、ｎ+型シリコン上では、ｐ+ 型
シリコン上と比較してセルフ・リミット膜厚は大きい。
【００１９】「（ａ）シリコンへの侵食が１５ｎｍ以
下」の条件、すなわち、ｎ+ 型シリコン上への侵食が１
５ｎｍ以下になる条件は、図１の斜線部に示される基板
温度と六フッ化タングステン分圧を満たす領域であっ
た。基板温度の上限と下限，六フッ化タングステン分圧
の上限は、以下に示す理由により、実用的にはそれぞれ
２００℃，３００℃，５００ｍTorrが適当である。
下」の条件、すなわち、ｎ+ 型シリコン上への侵食が１
５ｎｍ以下になる条件は、図１の斜線部に示される基板
温度と六フッ化タングステン分圧を満たす領域であっ
た。基板温度の上限と下限，六フッ化タングステン分圧
の上限は、以下に示す理由により、実用的にはそれぞれ
２００℃，３００℃，５００ｍTorrが適当である。
【００２０】すなわち基板温度が２００℃より低いと、
第一の反応ステップが起こりにくい。特に、シリコン表
面に汚染層が存在する場合には、第一の反応ステップは
ほとんど起こらないため、タングステン膜が形成されな
いことが多い。基板温度が３００℃より高いと、基板温
度の上昇とともにシリコンへの侵食が急激に増加する。
また、六フッ化タングステンガスの価格が高いことを考
慮すると、その流量は小さいことが望ましく、実用的に
は六フッ化タングステン分圧は５００ｍTorr程度以下が
適当である。
第一の反応ステップが起こりにくい。特に、シリコン表
面に汚染層が存在する場合には、第一の反応ステップは
ほとんど起こらないため、タングステン膜が形成されな
いことが多い。基板温度が３００℃より高いと、基板温
度の上昇とともにシリコンへの侵食が急激に増加する。
また、六フッ化タングステンガスの価格が高いことを考
慮すると、その流量は小さいことが望ましく、実用的に
は六フッ化タングステン分圧は５００ｍTorr程度以下が
適当である。
【００２１】図１ないし図４に示す基板温度は、基板の
表面に接触させた熱電対によりモニタした温度を示す。
基板温度の正確な測定は一般に困難であり、基板温度に
は各装置間で温度測定法の違いや較正法に由来する「ず
れ」が存在する。例えば、温度のモニタとして熱電対を
用いる場合、熱電対の設置方法により測定される温度は
異なる。また、パイロメータを用いる場合、基板表面に
存在する膜の種類や膜厚の影響がある。この様な各装置
間での温度の絶対値の「ずれ」は、ある物理現象に基づ
いた温度を標準温度として較正できると考えられる。
表面に接触させた熱電対によりモニタした温度を示す。
基板温度の正確な測定は一般に困難であり、基板温度に
は各装置間で温度測定法の違いや較正法に由来する「ず
れ」が存在する。例えば、温度のモニタとして熱電対を
用いる場合、熱電対の設置方法により測定される温度は
異なる。また、パイロメータを用いる場合、基板表面に
存在する膜の種類や膜厚の影響がある。この様な各装置
間での温度の絶対値の「ずれ」は、ある物理現象に基づ
いた温度を標準温度として較正できると考えられる。
【００２２】本実験では、基板表面の砒素濃度が２×１
０20／cm3 のｎ+ 型シリコン上に六フッ化タングステン
分圧が５ｍTorrの条件で、第一の反応ステップによりセ
ルフリミット膜厚が２０ｎｍのタングステン膜が形成さ
れ、４０ｎｍ厚のシリコンが侵食されるときの基板温度
が２６５℃であった。他の装置で上記条件が成り立つ基
板温度を２６５℃として図１乃至図４の横軸を並行移動
することで、各装置間での温度の絶対値の「ずれ」を較
正できる。
０20／cm3 のｎ+ 型シリコン上に六フッ化タングステン
分圧が５ｍTorrの条件で、第一の反応ステップによりセ
ルフリミット膜厚が２０ｎｍのタングステン膜が形成さ
れ、４０ｎｍ厚のシリコンが侵食されるときの基板温度
が２６５℃であった。他の装置で上記条件が成り立つ基
板温度を２６５℃として図１乃至図４の横軸を並行移動
することで、各装置間での温度の絶対値の「ずれ」を較
正できる。
【００２３】第一の反応ステップにより形成されたタン
グステン膜厚は薄く、拡散層あるいはゲート電極を充分
に低抵抗化できない。そこで、さらに第二の反応ステッ
プにより、第一の反応ステップで形成されたタングステ
ン膜上に自己整合的にタングステン膜を積層する。この
ステップではモノシランや水素等の還元性ガスと六フッ
化タングステンとの反応によりタングステン膜が形成さ
れる。第一の反応ステップにより充分な膜厚のタングス
テン膜を形成せずに第二の反応ステップに移行すると、
各導電型シリコン上でタングステン膜に膜厚差が生じ
る。これは、第二の反応ステップでタングステン膜の形
成が開始するまでの時間、いわゆる、インキュベーショ
ン時間が、タングステン膜上では殆ど無いのに対して、
シリコン上、特に、ｐ+ 型シリコン上では長いためであ
る。
グステン膜厚は薄く、拡散層あるいはゲート電極を充分
に低抵抗化できない。そこで、さらに第二の反応ステッ
プにより、第一の反応ステップで形成されたタングステ
ン膜上に自己整合的にタングステン膜を積層する。この
ステップではモノシランや水素等の還元性ガスと六フッ
化タングステンとの反応によりタングステン膜が形成さ
れる。第一の反応ステップにより充分な膜厚のタングス
テン膜を形成せずに第二の反応ステップに移行すると、
各導電型シリコン上でタングステン膜に膜厚差が生じ
る。これは、第二の反応ステップでタングステン膜の形
成が開始するまでの時間、いわゆる、インキュベーショ
ン時間が、タングステン膜上では殆ど無いのに対して、
シリコン上、特に、ｐ+ 型シリコン上では長いためであ
る。
【００２４】各導電型シリコン上で膜厚差が生じないた
めに必要な、第一の反応ステップにより形成されるべき
タングステン膜の膜厚をＲＢＳ法により調べたところ１
ｎｍであった。第一の反応ステップにより各導電型シリ
コン上に１ｎｍ以上のタングステン膜が形成された後に
第二の反応ステップを開始すると、各導電型シリコン上
に形成されるタングステン膜の膜厚差は、第一の反応ス
テップにより生じる膜厚差、すなわち８ｎｍ（侵食され
たシリコン膜厚１５ｎｍの半分）以下になる。ただし、
第一の反応ステップは体積収縮を伴う反応であるため、
タングステン膜にはその膜厚程度の凹凸が見られること
が多く、実質的な膜厚差は１５ｎｍ以下になる。
めに必要な、第一の反応ステップにより形成されるべき
タングステン膜の膜厚をＲＢＳ法により調べたところ１
ｎｍであった。第一の反応ステップにより各導電型シリ
コン上に１ｎｍ以上のタングステン膜が形成された後に
第二の反応ステップを開始すると、各導電型シリコン上
に形成されるタングステン膜の膜厚差は、第一の反応ス
テップにより生じる膜厚差、すなわち８ｎｍ（侵食され
たシリコン膜厚１５ｎｍの半分）以下になる。ただし、
第一の反応ステップは体積収縮を伴う反応であるため、
タングステン膜にはその膜厚程度の凹凸が見られること
が多く、実質的な膜厚差は１５ｎｍ以下になる。
【００２５】以上のように、上記二つの反応ステップに
より形成されたタングステン膜は「（ｃ）各導電型シリ
コン上での膜厚差が１５ｎｍ以下」の条件を満たす。
より形成されたタングステン膜は「（ｃ）各導電型シリ
コン上での膜厚差が１５ｎｍ以下」の条件を満たす。
【００２６】さらに、「（ｂ）シート抵抗が５Ω／□以
下」になる条件について述べる。第二の反応ステップに
より形成されるタングステン膜の抵抗率は還元性ガスの
種類と基板温度に依存する。図５と図６はそれぞれ還元
性ガスとして水素，モノシランを用いた場合の、各温度
におけるタングステン膜の抵抗率を示す。ここで、水素
を還元性ガスとして用いた場合には水素及び六フッ化タ
ングステンの流量をそれぞれ２０００，２０sccm，全圧
を１Torrとした。また、モノシランを還元性ガスとして
用いた場合にはモノシラン，六フッ化タングステン及び
アルゴン（Ａｒ，希釈ガス）の流量をそれぞれ５，１
０，１０sccm，全圧を１０ｍTorrとした。
下」になる条件について述べる。第二の反応ステップに
より形成されるタングステン膜の抵抗率は還元性ガスの
種類と基板温度に依存する。図５と図６はそれぞれ還元
性ガスとして水素，モノシランを用いた場合の、各温度
におけるタングステン膜の抵抗率を示す。ここで、水素
を還元性ガスとして用いた場合には水素及び六フッ化タ
ングステンの流量をそれぞれ２０００，２０sccm，全圧
を１Torrとした。また、モノシランを還元性ガスとして
用いた場合にはモノシラン，六フッ化タングステン及び
アルゴン（Ａｒ，希釈ガス）の流量をそれぞれ５，１
０，１０sccm，全圧を１０ｍTorrとした。
【００２７】第二の反応ステップのＣＶＤ条件は、タン
グステン膜厚と抵抗率から計算されるシート抵抗が５Ω
／□以下になる条件を選べば良い。例えば、第二の反応
ステップにより８０ｎｍ厚のタングステン膜を形成する
場合、その抵抗率が４０μΩcm以下になる条件、すなわ
ち、還元性ガスとして水素を用いるか、あるいは基板温
度を２５５℃以上としてモノシランを用いれば良い。
グステン膜厚と抵抗率から計算されるシート抵抗が５Ω
／□以下になる条件を選べば良い。例えば、第二の反応
ステップにより８０ｎｍ厚のタングステン膜を形成する
場合、その抵抗率が４０μΩcm以下になる条件、すなわ
ち、還元性ガスとして水素を用いるか、あるいは基板温
度を２５５℃以上としてモノシランを用いれば良い。
【００２８】実施例２ないし４では、各還元性ガスを用
いてＣＭＯＳ型トランジスタの拡散層上にタングステン
膜を形成する場合の反応条件の具体例を述べる。
いてＣＭＯＳ型トランジスタの拡散層上にタングステン
膜を形成する場合の反応条件の具体例を述べる。
【００２９】（実施例２）第二の反応ステップの還元性
ガスとして水素を用いる場合、図１に示される基板温度
と六フッ化タングステン分圧の条件を満たせば、（ａ）
から（ｃ）の３条件を満たせる。ただし、第二の反応ス
テップでは基板温度が高い方が成膜速度が大きく望まし
い。そこで本例ではＣＶＤ条件を次のようにした。
ガスとして水素を用いる場合、図１に示される基板温度
と六フッ化タングステン分圧の条件を満たせば、（ａ）
から（ｃ）の３条件を満たせる。ただし、第二の反応ス
テップでは基板温度が高い方が成膜速度が大きく望まし
い。そこで本例ではＣＶＤ条件を次のようにした。
【００３０】 第一の反応ステップ 基板温度＝２６５℃ 全圧＝５０ｍTorr 六フッ化タングステン流量＝２０sccm ・・・ 分圧＝
５０ｍTorr 成膜時間＝１５秒 第二の反応ステップ 基板温度＝２６５℃ 全圧＝１０００ｍTorr 水素流量＝２０００ｓｃｃｍ 六フッ化タングステン流量＝２０ｓｃｃｍ ・・・ 分
圧＝９９０ｍTorr 成膜時間＝１１分 生産効率の観点から基板温度，全圧，ガス流量等、二つ
の反応ステップを通じて可能な限り共通にすることが望
ましいので、ここでは基板温度と六フッ化タングステン
流量を共通とした。この結果形成されたタングステン膜
は次に示すように（ａ）から（ｃ）の３条件を満たし
た。
５０ｍTorr 成膜時間＝１５秒 第二の反応ステップ 基板温度＝２６５℃ 全圧＝１０００ｍTorr 水素流量＝２０００ｓｃｃｍ 六フッ化タングステン流量＝２０ｓｃｃｍ ・・・ 分
圧＝９９０ｍTorr 成膜時間＝１１分 生産効率の観点から基板温度，全圧，ガス流量等、二つ
の反応ステップを通じて可能な限り共通にすることが望
ましいので、ここでは基板温度と六フッ化タングステン
流量を共通とした。この結果形成されたタングステン膜
は次に示すように（ａ）から（ｃ）の３条件を満たし
た。
【００３１】 （実施例３）第二の反応ステップの還元性ガスとしてモ
ノシランを用いる場合には、水素の場合と比較して成膜
速度が大きく生産効率が向上する反面、以下のような成
膜条件の制約がある。第一の反応ステップではシリコン
への侵食を抑制するために、基板温度が低く、六フッ化
タングステン分圧が高い方が望ましい。他方、第二の反
応ステップでは、基板温度が高く、六フッ化タングステ
ン分圧が低い方が望ましい。すなわち、タングステン膜
の抵抗率は基板温度の上昇とともに低下する。また、モ
ノシランと六フッ化タングステンを用いる系では六フッ
化タングステン分圧が高いと、選択性が低下し、ウエハ
面内での均一性が低下する問題があることが知られてい
る。
ノシランを用いる場合には、水素の場合と比較して成膜
速度が大きく生産効率が向上する反面、以下のような成
膜条件の制約がある。第一の反応ステップではシリコン
への侵食を抑制するために、基板温度が低く、六フッ化
タングステン分圧が高い方が望ましい。他方、第二の反
応ステップでは、基板温度が高く、六フッ化タングステ
ン分圧が低い方が望ましい。すなわち、タングステン膜
の抵抗率は基板温度の上昇とともに低下する。また、モ
ノシランと六フッ化タングステンを用いる系では六フッ
化タングステン分圧が高いと、選択性が低下し、ウエハ
面内での均一性が低下する問題があることが知られてい
る。
【００３２】上記問題の原因は、六フッ化タングステン
分圧が高いと反応器内でのガスの滞留時間が長くなる結
果、ガス温度の上昇により気相中でパーティクル生成反
応が起こりやすくなること、ガス消費率が増大する結
果、反応器内にガス濃度分布が生じ、また、選択性を低
下させる副生成ガス種の分圧が高くなることなどが考え
られる。以上のように、（ａ）から（ｃ）の３条件を満
たすタングステン膜を、選択性良く，均一性良く形成す
るには、第二の反応ステップでは第一の反応ステップよ
りも、六フッ化タングステン分圧を低下させるか、基板
温度を上昇する必要がある。
分圧が高いと反応器内でのガスの滞留時間が長くなる結
果、ガス温度の上昇により気相中でパーティクル生成反
応が起こりやすくなること、ガス消費率が増大する結
果、反応器内にガス濃度分布が生じ、また、選択性を低
下させる副生成ガス種の分圧が高くなることなどが考え
られる。以上のように、（ａ）から（ｃ）の３条件を満
たすタングステン膜を、選択性良く，均一性良く形成す
るには、第二の反応ステップでは第一の反応ステップよ
りも、六フッ化タングステン分圧を低下させるか、基板
温度を上昇する必要がある。
【００３３】まず、二つの反応ステップで基板温度を共
通にし、六フッ化タングステン分圧を変化させる場合の
ＣＶＤ条件の例を示す。
通にし、六フッ化タングステン分圧を変化させる場合の
ＣＶＤ条件の例を示す。
【００３４】 第一の反応ステップ 基板温度＝２６５℃ 全圧＝１００ｍTorr 六フッ化タングステン流量＝４０sccm ・・・ 分圧＝
５０ｍTorr アルゴン流量＝４０sccm 成膜時間＝１５秒 第二の反応ステップ 基板温度＝２６５℃ 全圧＝１０ｍTorr モノシラン流量＝５sccm 六フッ化タングステン流量＝１０sccm ・・・ 分圧＝
４ｍTorr アルゴン流量＝１０sccm 成膜時間＝１５秒 この結果形成されたタングステン膜は、次のように
（ａ）から（ｃ）の３条件を満たした。
５０ｍTorr アルゴン流量＝４０sccm 成膜時間＝１５秒 第二の反応ステップ 基板温度＝２６５℃ 全圧＝１０ｍTorr モノシラン流量＝５sccm 六フッ化タングステン流量＝１０sccm ・・・ 分圧＝
４ｍTorr アルゴン流量＝１０sccm 成膜時間＝１５秒 この結果形成されたタングステン膜は、次のように
（ａ）から（ｃ）の３条件を満たした。
【００３５】 （実施例４）次に、二つの反応ステップで六フッ化タン
グステン分圧を共通にし、基板温度を変化させた場合の
ＣＶＤ条件の例を示す。
グステン分圧を共通にし、基板温度を変化させた場合の
ＣＶＤ条件の例を示す。
【００３６】 第一の反応ステップ 基板温度＝２４５℃ 全圧＝１０ｍTorr 六フッ化タングステン流量＝１０sccm ・・・ 分圧＝
５ｍTorr アルゴン流量＝１０sccm 成膜時間＝１５秒 第二の反応ステップ 基板温度＝２６５℃ 全圧＝１０ｍTorr モノシラン流量＝５sccm 六フッ化タングステン流量＝１０sccm ・・・ 分圧＝
４ｍTorr アルゴン流量＝１０sccm 成膜時間＝１５秒 この結果形成されたタングステン膜は、次のように
（ａ）から（ｃ）の３条件を満たした。
５ｍTorr アルゴン流量＝１０sccm 成膜時間＝１５秒 第二の反応ステップ 基板温度＝２６５℃ 全圧＝１０ｍTorr モノシラン流量＝５sccm 六フッ化タングステン流量＝１０sccm ・・・ 分圧＝
４ｍTorr アルゴン流量＝１０sccm 成膜時間＝１５秒 この結果形成されたタングステン膜は、次のように
（ａ）から（ｃ）の３条件を満たした。
【００３７】 （実施例５）本発明によりＣＭＯＳ型トランジスタの拡
散層およびゲート電極上に自己整合的にタングステン膜
を形成した実施例を述べる。図７，図８，図９は実施例
を工程順に示した断面図である。
散層およびゲート電極上に自己整合的にタングステン膜
を形成した実施例を述べる。図７，図８，図９は実施例
を工程順に示した断面図である。
【００３８】図７に示すように、ｐ型（１００）のシリ
コン基板１上のｐ型拡散層の形成予定領域にｎ型ウエル
領域２を形成し、フィールド酸化膜３と５ｎｍ厚のゲー
ト酸化膜４を形成した。そして、リン（Ｐ）を添加した
２００ｎｍ厚のポリシリコン膜を低圧ＣＶＤ法により形
成し、これを電子線リソグラフィ技術によりパターニン
グし、ゲート長２００ｎｍのゲート電極５を形成した。
さらに、ホトリソグラフィ技術，イオン打ち込み技術と
熱処理により、硼素（Ｂ）が打ち込まれたｐ型拡散層６
ａと、砒素（Ａｓ）が打ち込まれたｎ型拡散層６ｂを形
成した。拡散層６ａ，６ｂの接合深さは５０ｎｍであっ
た。
コン基板１上のｐ型拡散層の形成予定領域にｎ型ウエル
領域２を形成し、フィールド酸化膜３と５ｎｍ厚のゲー
ト酸化膜４を形成した。そして、リン（Ｐ）を添加した
２００ｎｍ厚のポリシリコン膜を低圧ＣＶＤ法により形
成し、これを電子線リソグラフィ技術によりパターニン
グし、ゲート長２００ｎｍのゲート電極５を形成した。
さらに、ホトリソグラフィ技術，イオン打ち込み技術と
熱処理により、硼素（Ｂ）が打ち込まれたｐ型拡散層６
ａと、砒素（Ａｓ）が打ち込まれたｎ型拡散層６ｂを形
成した。拡散層６ａ，６ｂの接合深さは５０ｎｍであっ
た。
【００３９】その後、ＨＬＤ（High-temperature Low-p
ressure Decomposition)−酸化シリコン膜を堆積し、ド
ライエッチング技術によりゲート側壁スペーサ７を形成
した。ドライエッチング工程では、エッチングガスとし
て二フッ化メタン(ＣＨ2Ｆ2)と三フッ化メタン(ＣＨＦ
3 )を７：３の割合で混合したガスを用い、全圧１００
ｍTorr、ＲＦパワー２００Ｗの条件を用いた。さらに引
き続いてシリコン表面のクリーニング処理を行った。ク
リーニング処理では、エッチングガスとして四フッ化炭
素（ＣＦ4）と酸素（Ｏ2）を１：８の割合で混合したガ
スを用い、全圧１ｍTorrのプラズマダウンフロー中で行
った。
ressure Decomposition)−酸化シリコン膜を堆積し、ド
ライエッチング技術によりゲート側壁スペーサ７を形成
した。ドライエッチング工程では、エッチングガスとし
て二フッ化メタン(ＣＨ2Ｆ2)と三フッ化メタン(ＣＨＦ
3 )を７：３の割合で混合したガスを用い、全圧１００
ｍTorr、ＲＦパワー２００Ｗの条件を用いた。さらに引
き続いてシリコン表面のクリーニング処理を行った。ク
リーニング処理では、エッチングガスとして四フッ化炭
素（ＣＦ4）と酸素（Ｏ2）を１：８の割合で混合したガ
スを用い、全圧１ｍTorrのプラズマダウンフロー中で行
った。
【００４０】次に図８に示すように、タングステン膜８
をゲート電極５上及び拡散層６ａ，６ｂ上に同時に自己
整合的に形成した。タングステン膜の形成では、前処理
としてウエハを０.５％ のフッ酸水溶液中に３０秒浸し
た後、流水中で５分間洗浄し、スピンドライヤで乾燥さ
せた。その後１５分間以内にタングステンＣＶＤ装置の
ロードロック室内で２０ｍTorrまで真空引きした後、Ｃ
ＶＤ室に真空搬送した。ＣＶＤ室はランプにより基板を
加熱する機構を有している。予め水素流中で基板温度を
安定させた後に、実施例２に記載のＣＶＤ条件によりタ
ングステン膜を形成した。
をゲート電極５上及び拡散層６ａ，６ｂ上に同時に自己
整合的に形成した。タングステン膜の形成では、前処理
としてウエハを０.５％ のフッ酸水溶液中に３０秒浸し
た後、流水中で５分間洗浄し、スピンドライヤで乾燥さ
せた。その後１５分間以内にタングステンＣＶＤ装置の
ロードロック室内で２０ｍTorrまで真空引きした後、Ｃ
ＶＤ室に真空搬送した。ＣＶＤ室はランプにより基板を
加熱する機構を有している。予め水素流中で基板温度を
安定させた後に、実施例２に記載のＣＶＤ条件によりタ
ングステン膜を形成した。
【００４１】本実施例によりタングステン膜が選択性良
く、また、ウエハ面内での均一性良く形成されたため、
ゲート電極と拡散層とが短絡される問題は生じなかっ
た。また、形成されたタングステン膜の抵抗などは以下
に示すように、実施例１に記載の（ａ）から（ｃ）の３
条件を満たした。
く、また、ウエハ面内での均一性良く形成されたため、
ゲート電極と拡散層とが短絡される問題は生じなかっ
た。また、形成されたタングステン膜の抵抗などは以下
に示すように、実施例１に記載の（ａ）から（ｃ）の３
条件を満たした。
【００４２】 ｐ型拡散層上 ｎ型拡散層上 ゲート電極上 膜厚 ４０ｎｍ ４５ｎｍ ４７ｎｍ シート抵抗 ２.８Ω／□ ２.５Ω／□ ２.４Ω／□ Ｓｉへの侵食 ５ｎｍ １０ｎｍ １４ｎｍ 本実施例において、フッ酸水溶液を用いた前処理は、拡
散層などのシリコン表面に形成された酸化シリコン膜を
除去する目的で行った。本前処理なしの場合、あるいは
本前処理後ロードロック室内で真空引きするまでに長時
間ウエハを大気に暴露した場合には、第一の反応ステッ
プにおけるタングステン膜の成長が、各導電型シリコン
上、及びウエハ間で不均一になる。
散層などのシリコン表面に形成された酸化シリコン膜を
除去する目的で行った。本前処理なしの場合、あるいは
本前処理後ロードロック室内で真空引きするまでに長時
間ウエハを大気に暴露した場合には、第一の反応ステッ
プにおけるタングステン膜の成長が、各導電型シリコン
上、及びウエハ間で不均一になる。
【００４３】本実施例におけるシリコン表面のクリーニ
ング処理は、ドライエッチング後にシリコン表面に形成
される炭素（Ｃ），フッ素（Ｆ），シリコン（Ｓｉ）を
含む汚染層を除去するために行った。本実施例で用いた
のは、シリコン換算で３ｎｍ程度がエッチングされる条
件である。エッチングガスは、本実施例で用いた四フッ
化炭素と酸素の混合ガスに替えて、三フッ化窒素（ＮＦ
3 ）単独、あるいはこれと窒素（Ｎ2 ）や水素との混合
ガスを用いることもできる。
ング処理は、ドライエッチング後にシリコン表面に形成
される炭素（Ｃ），フッ素（Ｆ），シリコン（Ｓｉ）を
含む汚染層を除去するために行った。本実施例で用いた
のは、シリコン換算で３ｎｍ程度がエッチングされる条
件である。エッチングガスは、本実施例で用いた四フッ
化炭素と酸素の混合ガスに替えて、三フッ化窒素（ＮＦ
3 ）単独、あるいはこれと窒素（Ｎ2 ）や水素との混合
ガスを用いることもできる。
【００４４】また、本実施例におけるシリコン表面のク
リーニング処理には、ドライエッチング装置付属のもの
を用いたが、この方式に替えてクリーニング処理装置を
タングステンＣＶＤ装置に付属させ、処理したウエハを
大気に暴露することなくCVD室に搬送すれば、フッ酸水
溶液を用いた前処理を省略できる利点がある。
リーニング処理には、ドライエッチング装置付属のもの
を用いたが、この方式に替えてクリーニング処理装置を
タングステンＣＶＤ装置に付属させ、処理したウエハを
大気に暴露することなくCVD室に搬送すれば、フッ酸水
溶液を用いた前処理を省略できる利点がある。
【００４５】そして図９に示すように第一層配線を形成
した。ＴＥＯＳを原料に用いたCVD法により６００ｎｍ
厚の酸化シリコン膜９を形成した後、電子線リソグラフ
ィ法により接続孔を開孔し、その上にスパッタ法とブラ
ンケット（全面成長）ＣＶＤ法により形成したタングス
テン膜１０をホトリソグラフィ法により配線形状に加工
した。その後引き続き、第二層及び第三層配線を形成し
た。ここでも第一層配線と同様の方法を用いたが、酸化
シリコン膜は４００ｎｍ厚とし、第三層配線にはタング
ステン膜に替えてスパッタ法により形成したアルミニウ
ム膜１１を用いた。また、第二層配線と第三層配線の接
続孔は、選択ＣＶＤ法により形成したタングステンプラ
グ１２で埋め込んだ。
した。ＴＥＯＳを原料に用いたCVD法により６００ｎｍ
厚の酸化シリコン膜９を形成した後、電子線リソグラフ
ィ法により接続孔を開孔し、その上にスパッタ法とブラ
ンケット（全面成長）ＣＶＤ法により形成したタングス
テン膜１０をホトリソグラフィ法により配線形状に加工
した。その後引き続き、第二層及び第三層配線を形成し
た。ここでも第一層配線と同様の方法を用いたが、酸化
シリコン膜は４００ｎｍ厚とし、第三層配線にはタング
ステン膜に替えてスパッタ法により形成したアルミニウ
ム膜１１を用いた。また、第二層配線と第三層配線の接
続孔は、選択ＣＶＤ法により形成したタングステンプラ
グ１２で埋め込んだ。
【００４６】本実施例では拡散層をシングルドレイン構
造としたが、これをダブルドレイン構造としても良い。
また、本実施例では拡散層とゲート電極上に同時にタン
グステン膜を形成したが、拡散層上のみに本発明を適用
してタングステン膜を形成し、ゲート電極上はチタンシ
リサイド膜のシリサイド技術など他の方法を用いて、低
抵抗化することも可能である。
造としたが、これをダブルドレイン構造としても良い。
また、本実施例では拡散層とゲート電極上に同時にタン
グステン膜を形成したが、拡散層上のみに本発明を適用
してタングステン膜を形成し、ゲート電極上はチタンシ
リサイド膜のシリサイド技術など他の方法を用いて、低
抵抗化することも可能である。
【００４７】
【発明の効果】本発明によれば、ＣＭＯＳ型トランジス
タの拡散層及びゲート電極上に、シリコンへの侵食が１
５ｎｍ以下、かつ各導電型シリコン上での膜厚差が１５
ｎｍ以下、かつシート抵抗が５Ω／□以下のタングステ
ン膜を形成可能である。したがって、ＣＭＯＳ型トラン
ジスタの拡散層及びゲート電極を低抵抗化でき、同時に
シリコンへの侵食が少ないのでダブルドレイン等の複雑
な構造を用いることなく容易に浅接合化が可能である。
その結果、ＣＭＯＳ型トランジスタの微細化，動作速度
の向上，消費電力の低減及びプロセスコストの低下が可
能である。
タの拡散層及びゲート電極上に、シリコンへの侵食が１
５ｎｍ以下、かつ各導電型シリコン上での膜厚差が１５
ｎｍ以下、かつシート抵抗が５Ω／□以下のタングステ
ン膜を形成可能である。したがって、ＣＭＯＳ型トラン
ジスタの拡散層及びゲート電極を低抵抗化でき、同時に
シリコンへの侵食が少ないのでダブルドレイン等の複雑
な構造を用いることなく容易に浅接合化が可能である。
その結果、ＣＭＯＳ型トランジスタの微細化，動作速度
の向上，消費電力の低減及びプロセスコストの低下が可
能である。
【図１】シリコンへの侵食が１５ｎｍ以下になる条件を
示す特性図。
示す特性図。
【図２】第一の反応ステップにおけるシリコンへの侵食
及びタングステン膜厚を成膜時間の関数として示す特性
図。
及びタングステン膜厚を成膜時間の関数として示す特性
図。
【図３】第一の反応ステップにおけるシリコンへの侵食
及びタングステン膜厚を基板温度の関数として示す特性
図。
及びタングステン膜厚を基板温度の関数として示す特性
図。
【図４】第一の反応ステップにおけるシリコンへの侵食
及びタングステン膜厚を基板温度の関数として示す特性
図。
及びタングステン膜厚を基板温度の関数として示す特性
図。
【図５】タングステン膜の抵抗率を基板温度の関数とし
て示す特性図。
て示す特性図。
【図６】タングステン膜の抵抗率を基板温度の関数とし
て示す特性図。
て示す特性図。
【図７】本発明の実施例を工程順に示すＣＭＯＳ型トラ
ンジスタの断面図。
ンジスタの断面図。
【図８】本発明の実施例を工程順に示すＣＭＯＳ型トラ
ンジスタの断面図。
ンジスタの断面図。
【図９】本発明の実施例を工程順に示すＣＭＯＳ型トラ
ンジスタの断面図。
ンジスタの断面図。
１…シリコン基板、２…ウエル領域、３…フィールド酸
化膜、４…ゲート酸化膜、５…ゲート電極、６ａ，６ｂ
…不純物拡散層、７…ゲート側壁スペーサ、８…拡散層
及びゲート電極上に形成されたタングステン膜、９…酸
化シリコン膜、１０…タングステン膜よりなる配線、１
１…アルミニウム膜よりなる配線、１２…タングステン
プラグ。
化膜、４…ゲート酸化膜、５…ゲート電極、６ａ，６ｂ
…不純物拡散層、７…ゲート側壁スペーサ、８…拡散層
及びゲート電極上に形成されたタングステン膜、９…酸
化シリコン膜、１０…タングステン膜よりなる配線、１
１…アルミニウム膜よりなる配線、１２…タングステン
プラグ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 弘造 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 永井 亮 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (11)
- 【請求項１】ＣＭＯＳ型トランジスタの不純物拡散層を
構成するｐ+ 型及びｎ+ 型シリコン上に、前記ｐ+ 型及
びｎ+ 型シリコンへの侵食が１５ｎｍ以下，各ｐ+ 型及
びｎ+ 型シリコン上での膜厚差が１５ｎｍ以下，シート
抵抗が５Ω／□以下のタングステン膜が前記各ｐ+ 型及
びｎ+ 型シリコン上に同時に自己整合的に積み上げられ
たことを特徴とする半導体装置。 - 【請求項２】請求項１に記載の前記不純物拡散層を構成
する前記ｐ+ 型及びｎ+ 型シリコンに加えて、ゲート電
極を構成するポリシリコン上にも同時に自己整合的にタ
ングステン膜が積み上げられた構造を有する半導体装
置。 - 【請求項３】請求項１または２に記載のタングステン膜
を形成する工程が、シリコン及びポリシリコンと六フッ
化タングステンとの反応により１ｎｍ以上１５ｎｍ以下
のタングステン膜を形成する第一の反応ステップと、還
元性ガスと六フッ化タングステンとの反応によりさらに
タングステン膜を積層する第二の反応ステップとを順に
連続して含むタングステン膜の形成方法。 - 【請求項４】六フッ化タングステンの分圧が５〜５００
ｍTorr，成膜温度が２００〜３００℃の条件で、請求項
３に記載の第一の反応ステップを行うことを特徴とする
タングステン膜の形成方法。 - 【請求項５】請求項３に記載の前記還元性ガスが水素で
あるタングステン膜の形成方法。 - 【請求項６】請求項３に記載の前記還元性ガスがモノシ
ランであるタングステン膜の形成方法。 - 【請求項７】請求項３において、第二の反応ステップの
六フッ化タングステン分圧が第一のステップの六フッ化
タングステン分圧よりも低いタングステン膜の形成方
法。 - 【請求項８】請求項３において、第二の反応ステップの
基板温度が第一の反応ステップの基板温度よりも高いタ
ングステン膜の形成方法。 - 【請求項９】請求項３，４，５，６，７または８に記載
の前記タングステン膜の形成に先立って請求項１または
２に記載の前記シリコン及び前記ポリシリコン表面をク
リーニング処理するタングステン膜の形成方法。 - 【請求項１０】請求項９において、シリコン表面のクリ
ーニング処理とタングステン膜の形成とを連続的に同一
装置内で行うタングステン膜の形成方法。 - 【請求項１１】請求項９に記載の前記クリーニング処理
が、四フッ化炭素や三フッ化窒素のＦを含むガスのプラ
ズマ雰囲気中で行われるタングステン膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250371A JPH08115984A (ja) | 1994-10-17 | 1994-10-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250371A JPH08115984A (ja) | 1994-10-17 | 1994-10-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115984A true JPH08115984A (ja) | 1996-05-07 |
Family
ID=17206931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6250371A Pending JPH08115984A (ja) | 1994-10-17 | 1994-10-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115984A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009144242A (ja) * | 2007-12-05 | 2009-07-02 | Novellus Systems Inc | 低抵抗率タングステン膜の均一性および接着性を高める方法 |
| JP2009152459A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| US8003528B2 (en) | 2009-05-04 | 2011-08-23 | Nanya Technology Corp. | Semiconductor structure and method for making the same |
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