TW407339B - Method for fabricating a contact of a semiconductor device - Google Patents
Method for fabricating a contact of a semiconductor device Download PDFInfo
- Publication number
- TW407339B TW407339B TW088100497A TW88100497A TW407339B TW 407339 B TW407339 B TW 407339B TW 088100497 A TW088100497 A TW 088100497A TW 88100497 A TW88100497 A TW 88100497A TW 407339 B TW407339 B TW 407339B
- Authority
- TW
- Taiwan
- Prior art keywords
- material layer
- layer
- opening
- forming
- interlayer dielectric
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 138
- 239000000463 material Substances 0.000 claims abstract description 46
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 28
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 21
- 229920000642 polymer Polymers 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 230000002079 cooperative effect Effects 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 abstract 2
- 239000004576 sand Substances 0.000 description 9
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910052770 Uranium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 235000015170 shellfish Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
經濟部中央梯準局員工消費合作社印製 407339 4342pif.d〇c/008 A7 B7 ' — ----- —___——-—- 五、發明説明（I ) 發明範圍 本發明是有關於一種半導體元件之製造方法，且特，別 是有關於一種半導體元件之接觸窗的製造方法。 發明背景 第1A圖至第1B圖繪示習知一種半導體元件之接觸窗 的製造方法的步驟流程圖。 請參照第1A圖，在一個半導體基底2上形成一個含 有源極/汲極區（未繪示）以及閘極電極層（未繪示）的電晶體 (未繪示）。 在包括電晶體的半導體基底2上形成層間介電層4。 在層間介電層4上，形成光阻層圖案6以定義出接觸窗形 成區。光阻層圖案6爲具有一個開口 6a。以光阻層圖案6 作爲罩幕，非等向性触刻層間介電層4直到暴露出部分的 源極/汲極區。如第1B圖所示，在層間介電靥4中開出一 個通往源極/汲極區的接觸窗開口 4a。 非等向性鈾刻層間介電層4。由於受限於微影製程的 限制’只藉由照光的步驟來形成直徑小於〇.2微米的接觸 窗開口是相當困難的。若用於形成接觸窗開口 ；>4a之層間 介電層4較厚，其上直徑會由於光阻層的腐蝕而具有一個 大於光阻層圖案ό中的開口 6a。因此，在形成儲存電極 (Storage Node)的步驟中’接觸窗開口 4a與儲存電極重疊 邊緣會減小。 發明槪沭 基於上述的問題完成本發明，因此本發明的目的就是 5 本:尺度適用中國國家標準（CNS ) 210x]97公釐) 一 ------— 111.------裝------訂-------1 (請先閱读背面之注意事項再填寫本頁) Λ 7 37 4342pii'.doc/008 407339 五、發明説明（z ) 在提供一種半導體元件之接觸窗的製造方法，形成直徑小 於光阻層圖案所定義之開口的接觸窗開口。 ， 本發明的另一目的是在提供一種半導體元件之接觸窗 開口的製造方法，其可增大接觸窗開口與儲存電極間之重 疊邊緣。 根據本發明之上述目的，描述一種製造接觸窗開口的 方法。此方法包括於半導體基底上形成層間介電層；依序 形成第一物質層與第二物質層於層間介電層上，第一物質 層與第二物質層相對於層間介電層具有蝕刻選擇性；在第 二物質層上形成具有第一開口圖案之光阻層；使用光阻層 圖案爲罩幕，鈾刻第二物質層以暴露出第一物質層，同時 形成聚合物於第二物質層之兩側的側壁上，以形成一個直 徑小於第一開口之第二開口；利用聚合物與光阻層爲罩 幕，非等向性的斜向蝕刻第一物質層以形成直徑小於第二 開口的第三開口；以及利用第一物質層與光阻層圖案爲罩 幕，非等向垂直蝕刻層間介電層以暴露出部分之基底，因 此形成第四開口。 在本發明的較佳實施例中，此製造接觸窗開口的方法 更包括在形成第四開口的步驟之後，移除光阻層圖案、聚 合物及第二物質層形成一層包括第三開口與第四開口的導 電層於第一物質層上；圖案導電層與第一物質層並形成與 半導體基底電性連接的接觸電極。 依照本發明，在被蝕刻後的氮化矽層兩側的側壁上形 成聚合物，因此會形成直徑小於第一開口的第二開口。斜 6 本紙張尺度適用中國國家標準（CNS ) Α4祝格（210X297公釐） 1^--------裝------訂-------京 (請先閱讀背面之注意事項再^:寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 4342pifd1h7339 五、發明説明（> ) 向蝕刻複晶矽層以形成第三開口。垂直蝕刻層間介電層以 形成第四開口。根據此方法，藉著在層間介電層上依序形 成複晶砂層以及氮化砍層，在形成聚合物的情況下定義一 接觸窗形成區以蝕刻氮化矽層，並且斜向蝕刻複晶矽層， 可以形成一個直徑小於以光阻層圖案定義之開口的接觸窗 開口。因此可以增加接觸窗開口與接觸電極間重疊邊緣的 部分。 圖式之簡單說明 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 第1A圖至第1B圖係繪示習知一種半導體元件之接觸 窗的製程方法的流程圖；以及 第2A圖至第2D圖係繪示依照本發明之一較佳實施例 半導體元件之接觸窗的新製程方法的流程圖。 圖式之標記說明= 2、100 :半導體基底 4、102 :層間介電層 4a :接觸窗開口 6、108 :光阻層圖案 6a :開口 102a :第四開口 104:第一物質層 104a :第三開口 7 —1-------裝------訂—^-----S. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4342pif.d 訊7339 4342pif.d 訊7339 經濟部中央標準局員工消費合作社印製 五、發明説明（u) 106 :第二物質層 107 :聚合物 108a :第一開口 110 :儲存電極 較佳實施例之詳細說明 較佳實施例將配合圖示作詳細的描述。 第2A圖至第2D圖係繪示依照本發明之一較佳實施例 半導體元件之接觸窗的製程流程圖。 請參照第2A圖，在半導體基底100上形成一個包括 源極/汲極區（未繪示）與閘極電極層之電晶體（未繪示）。形 成一層比如爲氧化砂層的層間介電層102覆蓋於半導體基 底100。依序形成相對於層間介電層102有蝕刻選擇性之 第一物質層1〇4與第二物質層106於層間介電層102上。 第一物質層104的材質是比如爲複晶矽層的導電層， 而第二物質層的材質則是比如爲由氮氧化矽（SiON)所構成 的氮化砂層106，且作爲複晶砂層104的抗反射層β此外， 此氮化物層1〇6在後續的蝕刻步驟中會形成聚合物107以 減小開口的尺寸。 複晶砂層104形成的厚度大約爲lOOnm至300nm，而 氮化砂層106的厚度則約爲20nm至l〇〇nm。在氮化砂層 106上形成光阻層圖案108以疋義接觸窗形成區。形成具 有第一開口 108a的光阻層圖案108。 請參照第2B圖，以光阻層圖案1〇8爲罩幕，蝕刻氮 化砂層106。此時，蝕刻氮化砂層1〇6是在會有聚合物1〇7 8 本紙張尺度適用中國國家標準（CNS > Α4祝格（210X 297公釐〉 —I-------裝—— (請先閲讀背面之注意事項再填寫本頁)
、1T 泉- 1·.' 1·.' 經濟部中央標準局貝工消費合作社印製 434 2pif.il 權339 i五、發明説明（ζ) 形成於氮化矽層106兩側的側壁上的情形下，以乾式蝕刻 步驟進行。以含有三氟甲烷的蝕刻氣體鈾刻氮化矽層106 時會形成聚合物107,因此會形成直徑小於第一開口 108a 的第二開口。以與光阻層圖案108之間具有良好粘著性而 眾所皆知的聚合物107，也會在第一開口 108a兩側的側壁 上形成。 以聚合物107與光阻層圖案108爲罩幕，非等向性地 斜向蝕刻複晶矽層104。因此形成第三開口 104a。斜向蝕 刻複晶矽層104可以藉由改變蝕刻複晶矽層的蝕刻氣體之 組成比例以及控制蝕刻機台的RF功率來進行。蝕刻此第 三開口 104a時，第三開口 l〇4a底部的直徑會小於第二開 口 107a的直徑。 最後，以複晶矽層104與光阻層圖案108爲罩幕，蝕 刻層間介電層102至暴露出部分的半導體基底1〇〇(部分的 源極/汲極區）。以非等向性蝕刻步驟垂直蝕刻層間介電層 102。因此，如同第2c圖所示，形成第四開口 l〇2a，也就 是接觸窗開口 l〇2a，使得電晶體的源極/汲極區以及儲存 電極之間電性連接。 請參照第2D圖，移除光阻層圖案108、聚合物107以 及氮化矽層106。形成一層比如爲複晶矽層的導電層於複 晶矽層104尙且塡滿第四開口 l〇2a以及第三開口 104a， 以作爲儲存電極。在以蝕刻法形成儲存電極110時同時定 義導電層與複晶矽層104。 如上所述，用以形成第三開口 104的複晶矽層可以作 9 —：-------，裝------?τ-------Jl (請先閱讀背面之注意事項再填寫本頁) β張尺度適用中國國家梯準（CNS ) A4祝格(210X297公釐) ' '
Claims (1)
- ABCD 經濟部中央標準局員工消費合作社印製 407339 4342pit\doc/008 六、申請專利範圍 1. 一種半導體元件之接觸窗的製造方法，其步驟包括： 形成一層間介電層於一半導體基底上； . 依序形成相對於該層間介電層具有蝕刻選擇性之一第 一與一第二物質層於該層間介電層上； 形成一具有一第一開口之一光阻層圖案於該第二物質 層上； 以該光阻層圖案爲罩幕，蝕刻該第二物質層以暴露出 該第一物質層，同時於被蝕刻之該第二物質層兩側的側壁 上形成一聚合物，因此形成直徑小於該第一開口之一第二 開口； 以該聚合物與該光阻層圖案爲罩幕，非等向性地斜向 蝕刻該第一物質層以形成直徑小於該第二開口之一第三開 口；以及 以該第一物質層與該光阻層圖案爲罩幕，非等向性垂 直蝕刻該層間介電層，暴露出部分之該半導體基底，以形 成一第四開口。 2. 如申請專利範圍第1項所述之半導體元件之接觸窗 的製造方法，其中該第一物質層爲一導電層，而第二物質 層爲一絕緣層。 3. 如申請專利範圍第1項所述之半導體元件之接觸窗 的製造方法，其中該第一物質層包括複晶矽。 4. 如申請專利範圍第1項所述之半導體元件之接觸窗 的製造方法，其中該第一物質層形成之厚度大約爲l〇〇nm 至 300nm。 . ί I 1· - - n - - I 1 I I Ml I I T n If I I _ ·—— _ I ______I____ I I: — I ^ 、1I n I I- m (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） A8 Βδ 434 4ft^3〇39_os 六、申請專利範圍 5. 如申請專利範圍第1項所述之半導體元件之接觸窗 的製造方法，其中該第二物質層包括一氮化矽層。 ， 6. 如申請專利範圍第5項所述之半導體元件之接觸窗 的製造方法，其中該第二物質層包括氮氧化矽（Si〇N)。 7. 如申請專利範圍第1項所述之半導體元件之接觸窗 的製造方法，其中該第二物質層形成之厚度大約爲20nm 至 1 OOnm。 8. 如申請專利範圍第1項所述之半導體元件之接觸窗 的製造方法，其中在形成該第四開口之後更包括步驟： 形成一導電層於具有該第四開口與該第三開口之第一 物質層上；以及 定義該導電層與該第一物質層以形成與該半導體基底 電性連接的一接觸窗開口。 I__；--------々------ΐτ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央揉率局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980011616A KR100280622B1 (ko) | 1998-04-02 | 1998-04-02 | 반도체 장치의 콘택 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW407339B true TW407339B (en) | 2000-10-01 |
Family
ID=19535752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW088100497A TW407339B (en) | 1998-04-02 | 1999-01-14 | Method for fabricating a contact of a semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6028001A (zh) |
| JP (1) | JP4046436B2 (zh) |
| KR (1) | KR100280622B1 (zh) |
| TW (1) | TW407339B (zh) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272510B1 (ko) * | 1997-12-30 | 2000-12-01 | 김영환 | 반도체 소자의 콘택홀 형성방법 |
| JPH11354499A (ja) * | 1998-04-07 | 1999-12-24 | Oki Electric Ind Co Ltd | コンタクトホール等の形成方法 |
| US6211071B1 (en) * | 1999-04-22 | 2001-04-03 | Advanced Micro Devices, Inc. | Optimized trench/via profile for damascene filling |
| KR20030015410A (ko) * | 2001-08-14 | 2003-02-25 | 동부전자 주식회사 | 플래시 메모리 셀의 플로팅 게이트 제조방법 |
| US6444574B1 (en) * | 2001-09-06 | 2002-09-03 | Powerchip Semiconductor Corp. | Method for forming stepped contact hole for semiconductor devices |
| KR100415088B1 (ko) * | 2001-10-15 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
| US6818464B2 (en) * | 2001-10-17 | 2004-11-16 | Hymite A/S | Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes |
| ITMI20020931A1 (it) * | 2002-05-02 | 2003-11-03 | St Microelectronics Srl | Metodo per fabbricare circuiti elettronici integrati su un substrato semiconduttore |
| KR100753122B1 (ko) * | 2002-06-29 | 2007-08-29 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
| KR100457046B1 (ko) * | 2002-08-07 | 2004-11-10 | 삼성전자주식회사 | 반도체 장치의 제조에서 콘택 형성 방법 |
| US6716766B2 (en) * | 2002-08-22 | 2004-04-06 | Micron Technology, Inc. | Process variation resistant self aligned contact etch |
| KR100486660B1 (ko) * | 2002-09-05 | 2005-05-03 | 동부아남반도체 주식회사 | 반도체 소자의 연마 방법 |
| KR100473736B1 (ko) * | 2002-10-28 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100444608B1 (ko) * | 2002-10-28 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100474508B1 (ko) * | 2002-11-07 | 2005-03-11 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US7030008B2 (en) * | 2003-09-12 | 2006-04-18 | International Business Machines Corporation | Techniques for patterning features in semiconductor devices |
| US7122903B2 (en) * | 2003-10-21 | 2006-10-17 | Sharp Kabushiki Kaisha | Contact plug processing and a contact plug |
| US7265056B2 (en) * | 2004-01-09 | 2007-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming novel BARC open for precision critical dimension control |
| US7681306B2 (en) * | 2004-04-28 | 2010-03-23 | Hymite A/S | Method of forming an assembly to house one or more micro components |
| KR100615583B1 (ko) * | 2004-08-11 | 2006-08-25 | 삼성전자주식회사 | 노드 절연막 패턴에 구속된 상전이막 패턴을 갖는 피이.램의 형성방법들 |
| DE102004052611A1 (de) * | 2004-10-29 | 2006-05-04 | Infineon Technologies Ag | Verfahren zur Herstellung einer mit einem Füllmaterial mindestens teilweise gefüllten Öffnung, Verfahren zur Herstellung einer Speicherzelle und Speicherzelle |
| US7361588B2 (en) * | 2005-04-04 | 2008-04-22 | Advanced Micro Devices, Inc. | Etch process for CD reduction of arc material |
| CN100392822C (zh) * | 2005-06-21 | 2008-06-04 | 联华电子股份有限公司 | 限定多晶硅图案的方法 |
| US8642479B2 (en) * | 2011-07-14 | 2014-02-04 | Nanya Technology Corporation | Method for forming openings in semiconductor device |
| CN103400799B (zh) * | 2013-08-14 | 2016-03-30 | 上海华力微电子有限公司 | 接触孔的刻蚀方法 |
| US9934984B2 (en) | 2015-09-09 | 2018-04-03 | International Business Machines Corporation | Hydrofluorocarbon gas-assisted plasma etch for interconnect fabrication |
| CN108400085B (zh) | 2017-02-06 | 2019-11-19 | 联华电子股份有限公司 | 形成半导体元件图案的方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950014945B1 (ko) * | 1992-12-02 | 1995-12-18 | 현대전자산업주식회사 | 반도체소자의 미세패턴 형성방법 |
| JP2882301B2 (ja) * | 1995-01-13 | 1999-04-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0172255B1 (ko) * | 1995-03-04 | 1999-03-30 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| US5651857A (en) * | 1995-09-08 | 1997-07-29 | International Business Machines Corporation | Sidewall spacer using an overhang |
| US5612240A (en) * | 1996-06-13 | 1997-03-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit |
| US5719089A (en) * | 1996-06-21 | 1998-02-17 | Vanguard International Semiconductor Corporation | Method for etching polymer-assisted reduced small contacts for ultra large scale integration semiconductor devices |
| US5670401A (en) * | 1996-08-22 | 1997-09-23 | Vanguard International Semiconductor Corporation | Method for fabricating a deep submicron mosfet device using an in-situ polymer spacer to decrease device channel length |
| US5817579A (en) * | 1997-04-09 | 1998-10-06 | Vanguard International Semiconductor Corporation | Two step plasma etch method for forming self aligned contact |
-
1998
- 1998-04-02 KR KR1019980011616A patent/KR100280622B1/ko not_active IP Right Cessation
-
1999
- 1999-01-14 TW TW088100497A patent/TW407339B/zh not_active IP Right Cessation
- 1999-03-22 US US09/273,890 patent/US6028001A/en not_active Expired - Lifetime
- 1999-04-01 JP JP09535199A patent/JP4046436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990079160A (ko) | 1999-11-05 |
| JP4046436B2 (ja) | 2008-02-13 |
| US6028001A (en) | 2000-02-22 |
| JPH11330245A (ja) | 1999-11-30 |
| KR100280622B1 (ko) | 2001-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW407339B (en) | Method for fabricating a contact of a semiconductor device | |
| US6309926B1 (en) | Thin resist with nitride hard mask for gate etch application | |
| TW413868B (en) | Semiconductor memory device having SOI (silicon-on-insulator) structure and method for fabricating thereof | |
| TW466684B (en) | Method for forming deep trench capacitor under shallow trench isolation structure | |
| TW425699B (en) | Semiconductor device and its fabrication method | |
| TW404013B (en) | Method of forming self aligned contacts in a semiconductor device | |
| TW454300B (en) | Method for making a MOSFET with self-aligned source and drain contacts | |
| TW455988B (en) | Method of manufacturing semiconductor device | |
| KR20060134596A (ko) | 반도체 소자의 제조방법 | |
| US6838341B2 (en) | Method for fabricating semiconductor device with self-aligned storage node | |
| TW388951B (en) | Method for producing mixed mode semiconductor devices | |
| TW408444B (en) | Method for forming bonding pad by self alignment | |
| JPH10209402A (ja) | 半導体素子及びその製造方法 | |
| TW564518B (en) | Method of removing sidewall polysilicon residue | |
| KR100313517B1 (ko) | 반도체 메모리의 플러그 제조방법 | |
| TW461041B (en) | Forming method of borderless contact | |
| KR0166031B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| TW387104B (en) | Fabrication method of high-density DRAM cell | |
| TW382781B (en) | Self-aligned contact and self-aligned contact process using the same | |
| TW418502B (en) | Manufacturing method of self-aligned contact | |
| TW320759B (en) | Manufacturing method of memory cell by chemical mechanical polishing technology | |
| TW523795B (en) | Mixed mode process | |
| KR0166490B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20030002510A (ko) | 메모리-로직 병합소자의 형성방법 및 그에 의한 소자 | |
| KR970007788B1 (ko) | 반도체소자의 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |