CN117393421A - 半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，包括：在目标层上方形成核心材料层与图案化掩模层。形成第一间隙壁层，以覆盖所述图案化掩模层与所述核心材料层。进行第一处理工艺，以形成经处理的第一间隙壁层。对所述经处理的第一间隙壁层以及所述图案化掩模层进行第一移除工艺，以形成多个第一间隙壁。以所述多个第一间隙壁为掩模，将所述核心材料层图案化，以形成核心层。形成第二间隙壁层，以覆盖所述核心层。进行第二处理工艺，以形成经处理的第二间隙壁层。对所述经处理的第二间隙壁层以及所述核心层进行第二移除工艺，以形成多个第二间隙壁。将所述多个第二间隙壁的图案转移至所述目标层，以形成图案化目标层。
Description
技术领域
本发明涉及一种集成电路的制造方法，且尤其是涉及一种半导体器件的制造方法。
背景技术
随着科技的进步，各类电子产品朝向轻薄短小的趋势发展，且存储器件的关键尺寸亦逐渐缩小，进而使得光刻工艺愈来愈困难。在现有光刻工艺中，缩小关键尺寸的方法包括使用较大数值孔径的光学器件、较短的曝光波长(例如EUV)或是除了空气以外的界面介质(例如水浸入)。随着现有光刻工艺的分辨率接近理论极限，制造商已开始转向双重图案化(double-patterning，DP)方法来克服光学极限，进而提升存储器件的集成度。
然而，在目前的图案化方法中，常有图案因为高宽比过大而发生弯曲或倒塌的情形，因此，亟需一种图案化的方法可以避免前述问题。
发明内容
根据本发明的实施例，一种半导体器件的制造方法，包括：在目标层上方形成核心材料层。在所述核心材料层上形成图案化掩模层。形成第一间隙壁层，以覆盖所述图案化掩模层与所述核心材料层。进行第一处理工艺，以形成经处理的第一间隙壁层。对所述经处理的第一间隙壁层以及所述图案化掩模层进行第一移除工艺，以形成多个第一间隙壁。以所述多个第一间隙壁为掩模，将所述核心材料层图案化，以形成核心层。形成第二间隙壁层，以覆盖所述核心层。进行第二处理工艺，以形成经处理的第二间隙壁层。对所述经处理的第二间隙壁层以及所述核心层进行第二移除工艺，以形成多个第二间隙壁。将所述多个第二间隙壁的图案转移至所述目标层，以形成图案化目标层。
根据本发明的实施例，一种半导体器件的制造方法，包括：在目标层上方形成核心材料层。在所述核心材料层上形成图案化掩模层。形成第一间隙壁层，以覆盖所述图案化掩模层与所述核心材料层。对所述第一间隙壁层以及所述图案化掩模层进行第一移除工艺，以形成多个第一间隙壁。以所述多个第一间隙壁为掩模，将所述核心材料层图案化，以形成核心层。形成第二间隙壁层，以覆盖所述核心层。对所述第二间隙壁层以及所述核心层进行第二移除工艺，以形成多个第二间隙壁。将所述多个第二间隙壁的图案转移至所述目标层，以形成图案化目标层。在进行所述第一移除工艺或进行所述第二移除工艺前，进行处理工艺，以改变所述第一间隙壁层或所述第二间隙壁层的性质。
本发明实施例通过第一处理工艺和/或第二处理工艺，可以使得第一间隙壁层和/或第二间隙壁层具有更佳的性质与强度，因此可以避免后续形成第一间隙壁与第二间隙壁发生弯曲或倒塌，使得目标层可以形成所需的图案。
附图说明
图1A至图1J依照本发明的实施例的一种半导体器件的制造方法的剖面示意图；
图2A至图2J依照本发明的另一实施例的一种半导体器件的制造方法的剖面示意图；
图3是依照本发明的另一实施例的一种堆栈结构的剖面示意图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
参照图1A，提供衬底10。衬底10可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体(SOI)衬底。在本实施例中，衬底10为硅衬底。
接着，在衬底10上形成目标层12。目标层12可以是在方向D3堆栈的堆栈结构110，如图3所示。具体来说，堆栈结构110可包括快闪存储器件的多层材料层，例如是由下而上依序包括穿隧介电层102、图案化的浮置栅极层104、闸间介电层106、控制栅极层108、金属层112以及顶盖层114。穿隧介电层102的材料可例如是氧化硅。图案化的浮置栅极层104可以是沿着方向D2延伸，其材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合。闸间介电层106可例如是由氮化物/氧化物/氮化物/氧化物/氮化物所构成的复合层，但本发明并不限于此，此复合层可为三层、五层或更多层。控制栅极层108的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合。金属层112的材料可例如是W、TiN或其组合。顶盖层114的材料可包括介电材料，例如是氮化硅、氮氧化硅或其组合。
然后，在目标层12上形成牺牲层14与硬掩模层16。牺牲层14亦可称为硬掩模层。牺牲层14可以是介电材料例如是氧化硅层与氮化硅。硬掩模层16的材料可与牺牲层14的材料不同。硬掩模层16可以是单层或是多层。硬掩模层16可以是介电材料，例如是氮化硅。
之后，在硬掩模层16上形成核心材料层18。在一实施例中，核心材料层18可包括含碳层。在另一实施例中，核心材料层18可包括含碳层181以及抗反射层182。含碳层181可例如是旋涂碳。抗反射层182可以是单层或是多层。抗反射层182可例如是氮氧化硅层。在一实施例中，抗反射层182的材料包括富含硅的氮氧化硅层182a以及富含氧的氮氧化硅层182b。
其后，在核心材料层18上形成掩模层19。掩模层19例如是光刻胶层。之后，进行自对准四重图案化(Self-Aligning Quadruple Patterning，SAQP)工艺。
首先，参照图1B，先进行第一个自对准双重图案化(Self-AligningDoublePatterning，SADP)工艺。例如是经由光刻工艺将掩模层19图案化，以形成多个图案化掩模层19a。图案化掩模层19a例如是在D2方向延伸且在方向D1排列的多个长条状图案。
接着，在衬底10上形成间隙壁层20，以覆盖图案化掩模层19a与核心材料层18。间隙壁层20的材料与掩模层19的材料不同。掩模层19为感旋光性材料，间隙壁层20为非感旋光性材料。间隙壁层20可以是介电材料。介电材料可以是氧化物，例如是氧化硅，形成的方法例如是原子层沉积法。
接着，请参照图1C，进行第一处理工艺T1，以形成经处理的间隙壁层20a。第一处理工艺T1包括等离子体处理工艺或离子注入工艺。第一处理工艺T1使用的物质包括O2、N2、N2O、Ar、He、NH3、H2、Ne、Kr、As、BF2、B、C、N、P、Ge、In、F或其组合。在一实施例中，第一处理工艺T1为等离子体处理工艺，使用的气体包括O2、N2、N2O、Ar、He、NH3、H2、Ne、Kr或其组合，能量为10瓦至1000瓦。在一实施例中，第一处理工艺T1为离子注入工艺，使用的掺质包括As、BF2、B、C、N、P、Ge、In、F或其组合，掺质的剂量为E11～E16/cm2，能量为1keV至2000keV。
在一实施例中，经处理的间隙壁层20a的致密度高于未经处理的间隙壁层20的致密度。在另一实施例中，经处理的间隙壁层20a的硬度高于未经处理的间隙壁层20的硬度。在又一些实施例中，经处理的间隙壁层20a的亲水性不同于未经处理的间隙壁层20的亲水性。
之后，参照图1D，进行第一移除工艺R1，以移除部分经处理的间隙壁层20a以及图案化掩模层19a，以形成多个间隙壁20b。第一移除工艺R1包括各向异性刻蚀工艺，例如是干式刻蚀工艺。
其后，参照图1E，以间隙壁20b为掩模，进行刻蚀工艺，将核心材料层18图案化，以形成核心层18a。
接着，参照图1F，进行第二个自对准双重图案化工艺。在衬底10上方形成间隙壁层22，以覆盖核心层18a。间隙壁层22为非感旋光性材料。间隙壁层22可以是介电材料。介电材料可以是氧化物，例如是氧化硅，形成的方法例如是原子层沉积法。
之后，参照图1G，进行第二处理工艺T2，以形成经处理的间隙壁层22a。第二处理工艺T2可使用的工艺及设定与第一处理工艺T1类似，在此不再赘述。
在一实施例中，经处理的间隙壁层22a的致密度高于未经处理的间隙壁层22的致密度。在另一实施例中，经处理的间隙壁层22a的硬度高于未经处理的间隙壁层22的硬度。在又一实施例中，经处理的间隙壁层22a的亲水性不同于未经处理的间隙壁层22的亲水性。
在一实施例中，第二处理工艺T2的能量与剂量可以大于或等于第一处理工艺T1的能量、剂量或流量，以使得经处理的间隙壁层22a具有更佳的强度与性质，避免在后续的工艺中弯曲或倒塌。
其后，参照图1H，进行第二移除工艺R2，移除部分经处理的间隙壁层22a以及核心层18a，以形成多个间隙壁22b。第二移除工艺R2包括各向异性刻蚀工艺，例如是干式刻蚀工艺。
接着，参照图1I，以间隙壁22b为掩模，进行刻蚀工艺(例如是各向异性刻蚀工艺)，将硬掩模层16以及牺牲层14图案化，以形成图案化硬掩模层16a以及图案化的牺牲层14a。
之后，参照图1J，以图案化硬掩模层16a为掩模，图案化目标层12，以形成图案化目标层12a。图案化目标层12a例如是在D2方向延伸且在方向D1排列的多个长条状图案，但不以此为限。
在以上的实施例中，在形成核心层18a的过程中，间隙壁20b被刻蚀殆尽，然而，本发明并不以此为限。
参照图2A至图2E，类似上述参照图1A至图1E的方法，直至形成核心层18a。但在形成核心层18a的过程中，间隙壁20b有残余部分20c留在核心层18a上。
参照图2F与图2G，残余部分20c与将被后续形成的间隙壁层22。并且，在进行第二处理工艺T2时仍覆盖在核心层18a上，且被经处理的间隙壁层22a覆盖。
参照图2H，在进行第二移除工艺R2以形成多个间隙壁22b的过程中，残余部分20c将连同核心层18a一起被移除。
参照图2I与图2J，依照上述对应图1I与图1J的方法直至形成图案化目标层12a。
在上述实施例中，在进行第一移除工艺R1与第二移除工艺R2之前，对间隙壁层20进行第一处理工艺T1，并对间隙壁层22进行第二处理工艺T2。然而，本发明并不以此为限。在另一实施例中，可以从第一处理工艺T1与第二处理工艺T2其中择一进行。
虽然上述实施例是以快闪存储器为例来说明一系列的图案化的步骤，但本发明不以此为限。在其他实施例中，此图案化的步骤亦可用以形成动态随机存取存储器或类似的目标层/膜。
本发明实施例通过第一处理工艺以及第二处理工艺，可以使得第一间隙壁层与第二间隙壁层具有更佳的性质与强度，因此可以避免后续形成第一间隙壁与第二间隙壁发生弯曲或倒塌，使得目标层可以形成所需的图案。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (12)
1.一种半导体器件的制造方法，其特征在于，包括：
在目标层上方形成核心材料层；
在所述核心材料层上形成图案化掩模层；
形成第一间隙壁层，以覆盖所述图案化掩模层与所述核心材料层；
进行第一处理工艺，以形成经处理的第一间隙壁层；
对所述经处理的第一间隙壁层以及所述图案化掩模层进行第一移除工艺，以形成多个第一间隙壁；
以所述多个第一间隙壁为掩模，将所述核心材料层图案化，以形成核心层；
形成第二间隙壁层，以覆盖所述核心层；
进行第二处理工艺，以形成经处理的第二间隙壁层；
对所述经处理的第二间隙壁层以及所述核心层进行第二移除工艺，以形成多个第二间隙壁；以及
将所述多个第二间隙壁的图案转移至所述目标层，以形成图案化目标层。
2.根据权利要求1所述的半导体器件的制造方法，其中所述第一间隙壁层以及所述第二间隙壁层材料包括介电材料。
3.根据权利要求1所述的半导体器件的制造方法，其中所述经处理的第一间隙壁层的致密度高于所述第一间隙壁层的致密度；所述经处理的第二间隙壁层的致密度高于所述第二间隙壁层的致密度。
4.根据权利要求1所述的半导体器件的制造方法，其中所述经处理的第一间隙壁层的硬度高于所述第一间隙壁层的硬度，所述经处理的第二间隙壁层的硬度高于所述第二间隙壁层的硬度。
5.根据权利要求1所述的半导体器件的制造方法，其中所述经处理的第一间隙壁层的亲水性不同于所述第一间隙壁层的亲水性；所述经处理的第二间隙壁层的亲水性不同于所述第二间隙壁层的亲水性。
6.根据权利要求1所述的半导体器件的制造方法，其中所述第二处理工艺的剂量大于所述第一处理工艺的剂量。
7.根据权利要求1所述的半导体器件的制造方法，其中在进行所述第二处理工艺时，部分的所述第二间隙壁层还残留覆盖在所述核心层上。
8.根据权利要求1所述的半导体器件的制造方法，还包括：
在所述目标层上形成牺牲层；以及
在所述目标层上形成硬掩模层，
其中将所述多个第二间隙壁转移至所述目标层，以形成所述图案化目标层包括：
以所述多个第二间隙壁为掩模，将所述硬掩模层与所述牺牲层图案化，以形成图案化硬掩模层与图案化的所述牺牲层；以及
以所述图案化硬掩模层为掩模，图案化所述目标层，以形成所述图案化目标层。
9.一种半导体器件的制造方法，其特征在于，包括：
在目标层上方形成核心材料层；
在所述核心材料层上形成图案化掩模层；
形成第一间隙壁层，以覆盖所述图案化掩模层与所述核心材料层；
对所述第一间隙壁层以及所述图案化掩模层进行第一移除工艺，以形成多个第一间隙壁；
以所述多个第一间隙壁为掩模，将所述核心材料层图案化，以形成核心层；
形成第二间隙壁层，以覆盖所述核心层；
对所述第二间隙壁层以及所述核心层进行第二移除工艺，以形成多个第二间隙壁；以及
将所述多个第二间隙壁的图案转移至所述目标层，以形成图案化目标层，
在进行所述第一移除工艺或进行所述第二移除工艺前，进行处理工艺，以改变所述第一间隙壁层或所述第二间隙壁层的性质。
10.根据权利要求9所述的半导体器件的制造方法，其中所述经处理的第一间隙壁层的致密度高于所述第一间隙壁层的致密度；所述经处理的第二间隙壁层的致密度高于所述第二间隙壁层的致密度。
11.根据权利要求9所述的半导体器件的制造方法，其中所述经处理的第一间隙壁层的硬度高于所述第一间隙壁层的硬度；所述经处理的第二间隙壁层的硬度高于所述第二间隙壁层的硬度。
12.根据权利要求9所述的半导体器件的制造方法，其中所述经处理的第一间隙壁层的亲水性不同于所述第一间隙壁层的亲水性；所述经处理的第二间隙壁层的亲水性不同于所述第二间隙壁层的亲水性。
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