CN111509031A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN111509031A
CN111509031A CN202010076671.1A CN202010076671A CN111509031A CN 111509031 A CN111509031 A CN 111509031A CN 202010076671 A CN202010076671 A CN 202010076671A CN 111509031 A CN111509031 A CN 111509031A
Authority
CN
China
Prior art keywords
spacer
substrate
gate
dielectric layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010076671.1A
Other languages
English (en)
Other versions
CN111509031B (zh
Inventor
蔡俊雄
万幸仁
游国丰
叶明熙
沙哈吉·B.摩尔
林佑明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111509031A publication Critical patent/CN111509031A/zh
Application granted granted Critical
Publication of CN111509031B publication Critical patent/CN111509031B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Abstract

本发明涉及半导体器件，该半导体器件包括具有顶面和栅极堆叠件的衬底。栅极堆叠件包括位于衬底上的栅极介电层和位于栅极介电层上的栅电极。半导体器件还包括多间隔件结构。该多间隔件包括形成在栅极堆叠件的侧壁上的第一间隔件、第二间隔件和第三间隔件。第二间隔件包括形成在第一间隔件的侧壁上的第一部分和形成在衬底的顶面上的第二部分。第二间隔件的第二部分在第一方向上具有逐渐减小的厚度。第三间隔件形成在第二间隔件的第二部分上和衬底的顶面上。半导体器件还包括形成在衬底中的源极/漏极区域，并且第三间隔件的部分邻接源极/漏极区域和第二间隔件的第二部分。本发明的实施例还涉及形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都比上一代具有更小且更复杂的电路。在IC发展过程中，功能密度(例如，每芯片面积的互连器件的数量)已经普遍增加，而几何尺寸(例如，可以使用制造工艺产生的最小组件或线)已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底，包括顶面；栅极堆叠件，包括：栅极介电层，位于所述衬底上；以及栅电极，位于所述栅极介电层上；以及多间隔件结构，包括：第一间隔件，形成在所述栅极堆叠件的侧壁上；第二间隔件，包括形成在所述第一间隔件的侧壁上的所述第二间隔件的第一部分和形成在所述衬底的所述顶面上的所述第二间隔件的第二部分，其中，所述第二间隔件的所述第二部分在第一方向上具有逐渐减小的厚度；以及第三间隔件，形成在所述第二间隔件的所述第二部分上并且与所述衬底的所述顶面接触；以及源极/漏极区域，形成在所述衬底中，其中，所述第三间隔件的部分邻接所述源极/漏极区域和所述第二间隔件的所述第二部分。
本发明的另一实施例提供了一种半导体器件，包括：衬底；栅极堆叠件，包括：栅极介电层，位于所述衬底上；以及栅电极，位于所述栅极介电层上；源极/漏极区域，位于所述衬底中；第一间隔件，形成在所述栅极堆叠件的侧壁上；第二间隔件，包括：第一部分，沿第一方向延伸并且形成在所述第一间隔件的侧壁上；以及第二部分，在第二方向上延伸并且形成在所述衬底上；以及第三间隔件，形成在所述衬底上并且与所述衬底接触，其中，所述第三间隔件位于所述第二间隔件的所述第二部分和所述源极/漏极区域之间。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：形成衬底；在所述衬底上沉积栅极介电层；在所述栅极介电层上形成栅电极；在所述栅极介电层和所述栅电极的侧壁上形成第一间隔件。在所述第一间隔件、所述栅电极和所述衬底的暴露表面上沉积介电材料；各向异性地蚀刻所述介电材料以形成第二间隔件，其中，所述第二间隔件包括：第一部分，沿第一方向延伸并且形成在所述第一间隔件的侧壁上；以及第二部分，在第二方向上延伸并且形成在所述衬底上；在所述第二间隔件上形成第三间隔件；以及在所述衬底中形成源极/漏极区域，其中，所述第三间隔件的部分与所述衬底物理接触，并且位于所述第二间隔件的所述第二部分和所述源极/漏极区域之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的惯例，各个部件未按比例绘制。实际上，为了清楚的说明和讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的半导体结构的等轴视图。
图2至图11是根据一些实施例的各个部分地形成的半导体结构的截面图。
图10是根据一些实施例的在半导体结构中形成多间隔件结构的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复本身不指示所讨论的在各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的间隔相对描述符可以同样地作出相应的解释。
如本文使用的术语“标称”是指在产品或工艺的设计阶段设置的，用于组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围通常是由于制造工艺或公差的轻微变化所致。
如本文使用的术语“约”和“基本上”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。在一些实施例中，基于特定技术节点，术语“约”和“基本上”可以指示在例如该值的5％内变化的给定量的值(例如，值的±1％、±2％、±3％、±4％、±5％)。
随着诸如金属氧化物半导体场效应晶体管(“MOSFET”)的平面半导体器件穿过各个技术节点按比例缩小，已经改进了提高器件密度和速度的其他方法。一种方法是鳍式场效应晶体管(“FinFET”)器件，其是包括从衬底延伸的鳍状沟道的形成的三维FET。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且其三维结构使它们能够在保持栅极控制并且减轻短沟道效应的同时，积极地按比例缩小。栅极堆叠件用于平面和三维FET中，以控制半导体器件的导电性。可以通过替代栅极工艺形成包括用于FinFET器件的栅极介电层和栅电极的栅极堆叠件，其中，多晶硅牺牲栅极结构由金属栅极结构替代。在沟道和栅电极之间形成诸如高k介电层(例如，介电常数大于约3.9的介电层)的栅极介电层。间隔件可以设置在栅极堆叠件的侧壁上，以在诸如例如离子注入、栅极替换工艺、外延源极/漏极结构形成以及其他合适的工艺的制造工艺期间保护栅极结构。然而，这些制造工艺通常涉及多个蚀刻和清洁工艺，这些蚀刻和清洁工艺可能蚀刻穿过部分间隔件并且造成对栅极介电层的损坏，诸如去除部分栅极介电层。例如，在硅锗(SiGe)循环工艺中，湿化学蚀刻剂(诸如稀释的氢氟酸)可以蚀刻穿过间隔件并且去除部分栅极介电层。损坏的栅极介电层不仅会降低栅极控制能力，并且在栅电极和沟道之间形成的空隙也会导致器件良率降低，甚至导致器件故障。
为了解决以上缺点，本发明提供了一种半导体器件及其制造方法，以提供简单和成本有效的结构以及减少和/或消除对诸如栅极介电层的介电结构的损坏的工艺。具体地，多间隔件结构提供保护性密封，以避免湿蚀刻剂消耗介电结构并且渗透至诸如高k介电层的栅极介电层中。因此，多间隔件结构可以防止栅极介电层在蚀刻和/或清洁工艺时受到损坏，这进而又提高了器件良率并且减少了器件故障。
本发明中描述的多间隔件结构可以形成在平面器件(诸如平面CMOS器件)或垂直器件(诸如FinFET)上。图1是具有多间隔件结构的示例性鳍式场效应晶体管(FinFET)的等轴视图。图2至图9提供了根据一些实施例的示出多间隔件结构的形成的各个示例性半导体结构和制造工艺。本文提供的制造工艺是示例性的，并且可以实施根据本发明的可选工艺(尽管在这些图中未示出)。
图1是根据一些实施例的FinFET的等轴视图。FinFET 100可以包括在微处理器、存储单元或其他集成电路中。图1中的FinFET 100的视图示出为用于说明的目的，并且可能未按比例绘制。FinFET 100可以包括其他合适的结构，诸如附加的间隔件、衬垫层、接触结构以及任何其他合适的结构，为了清楚起见在图1中未示出。
FinFET 100可以形成在衬底102上，并且可以包括具有鳍区域121和S/D区域106的鳍结构104、设置在鳍结构104上的栅极结构108、设置在每个栅极结构108的相对侧上的间隔件110和浅沟槽隔离(STI)区域112。图1示出了五个栅极结构108。然而，基于本文的公开，FinFET 100可以具有更多或更少的栅极结构。另外，FinFET 100可以通过使用其他结构组件(诸如S/D接触结构、栅极接触结构、导电通孔、导线、介电层和钝化层)并入集成电路中，为清楚起见，省略了这些结构。
衬底102可以是半导体材料，诸如但不限于硅。在一些实施例中，衬底102包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102包括(i)元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷砷化镓、磷化铟镓、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)它们的组合。此外，可以根据设计要求(例如，p型衬底或n型衬底)来掺杂衬底102。在一些实施例中，衬底102可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
鳍结构104代表FinFET 100的载流结构，并且可以沿着Y轴并且穿过栅极结构108。鳍结构104可以包括：(i)位于栅极结构108下面的部分鳍区域121；和(ii)设置在部分鳍区域121上的S/D区域106，该S/D区域106形成在每个栅极结构108的相对侧上。栅极结构108下方的鳍结构104的部分鳍区域121(图1中未示出)可以在STI区域112之上延伸，并且可以由相应一个栅极结构108包裹。可以回蚀栅极结构108的相对侧上的鳍区域121，从而使得可以在鳍区域121的回蚀部分上外延生长S/D区域106。
鳍结构104的鳍区域121可以包括与衬底102相似的材料。S/D区域106可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料是与衬底102相同的材料。在一些实施例中，外延生长的半导体材料包括与衬底102不同的材料。外延生长的半导体材料可以包括：(i)半导体材料诸如，例如，锗或硅；(ii)化合物半导体材料诸如，例如，砷化镓和/或砷化铝镓；或(iii)半导体合金诸如，例如，硅锗和/或磷砷化镓。用于鳍结构104的其他材料在本发明的范围内。
在一些实施例中，S/D区域106可以通过以下方式生长：(i)化学汽相沉积(CVD)诸如，例如，通过低压CVD(LPCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或合适的CVD工艺；(ii)分子束外延(MBE)工艺；(iii)合适的外延工艺；和/或(iv)它们的组合。在一些实施例中，可以通过外延沉积/部分蚀刻工艺来生长S/D区域106，该外延沉积/部分蚀刻工艺至少重复一次外延沉积/部分蚀刻工艺。这种重复的沉积/部分蚀刻工艺也被称为“循环沉积蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)来生长S/D区域106，其中，添加蚀刻气体以促进鳍结构的暴露表面上的半导体材料的选择性生长，而不是生长在绝缘材料上(例如，STI区域112的介电材料)。用于外延生长S/D区域106的其他方法在本发明的范围内。
S/D区域106可以是p型区域或n型区域。在一些实施例中，p型S/D区域106可以包括SiGe，并且可以在外延生长工艺期间使用p型掺杂剂原位掺杂，p型掺杂剂诸如，例如，硼、铟或镓。对于p型原位掺杂，可以使用p型掺杂前体，诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)和/或其他p型掺杂前体。在一些实施例中，n型S/D区域106可以包括Si，并且可以在外延生长工艺期间使用n型掺杂剂原位掺杂，n型掺杂剂诸如，例如，磷或砷。对于n型原位掺杂，可以使用n型掺杂前体，诸如但不限于膦(PH3)、砷化氢(AsH3)和/或其他n型掺杂前体。在一些实施例中，不原位掺杂S/D区域106，并且实施离子注入工艺以掺杂S/D区域106。
间隔件110可以包括形成栅极结构108的侧壁并且与介电层118接触的间隔件部分110a、形成鳍结构104的侧壁的间隔件部分110b，以及在STI区域106上形成保护层的间隔件部分110c。间隔件110也可以是包括多于一个间隔件的多间隔件结构。根据本发明，间隔件110可以包括形成在栅极结构108的侧壁上的第一间隔件，诸如间隔件部分110a。间隔件110还可以包括形成在第一间隔件和STI区域106上的第二间隔件。第二间隔件可以包括在垂直方向(例如，z方向)上延伸的上部和在水平方向(例如，y方向)上延伸的下部。第二间隔件的下部可以是在STI区域106的顶面上延伸的楔形结构。间隔件110还可以包括位于第二间隔件上以及位于STI区域106的顶面上的第三间隔件。第二和第三间隔件之间的蚀刻选择性可以大于约10，其中，第二间隔件可以用作保护性密封，以避免湿蚀刻剂消耗介电结构并且渗透到栅极电介质中，诸如防止介电层118在清洁和蚀刻工艺期间被损坏。第一、第二和第三间隔件可以统称为间隔件110，并且为了简单起见在图1中未单独示出。间隔件110可包括绝缘材料诸如，例如、氧化硅、氮化硅、低k材料或它们的组合。间隔件110可以具有介电常数小于3.9(例如，小于3.5、3或2.8)的低k材料。间隔件110可以是包括一个或多个间隔件的多间隔件结构。例如，间隔件110可以包括形成在栅极结构108的侧壁上的第一间隔件和形成在第一间隔件的侧壁以及STI区域106上的第二间隔件。根据一些实施例，间隔件110可以包括附加间隔件。例如，间隔件110可以包括第一、第二和第三间隔件，如下面在图2至图9中描述的。可以使用诸如，例如，原子层沉积(ALD)的合适的沉积工艺来形成间隔件110。在一些实施例中，可以使用CVD、LPCVD、UHVCVD、RPCVD、物理汽相沉积(PVD)、任何合适的沉积工艺和/或它们的组合来沉积间隔件110。用于间隔件110的其他材料和厚度在本发明的范围内。
每个栅极结构108可以包括栅电极116、与栅电极116相邻并且接触的介电层118以及栅极覆盖层120。栅极结构108可以通过栅极替换工艺形成。
在一些实施例中，介电层118可以使用高k介电材料(例如，介电常数大于约3.9的介电材料)形成。介电层118可以通过CVD、原子层沉积(ALD)、物理汽相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，介电层118可以包括(i)氧化硅、氮化硅和/或氧氮化硅的层，(ii)高k介电材料诸如，例如，二氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)高k介电材料具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镏(Lu)的氧化物，或(iv)它们的组合。高k介电层可以通过ALD和/或其他合适的方法形成。在一些实施例中，介电层118可以包括单层或绝缘材料层的堆叠件。用于介电层118的其他材料和形成方法在本发明的范围内。例如，部分介电层118形成在水平表面上，诸如STI区域112的顶面上。尽管在图1中不可见，但介电层118也可以形成在栅电极116下方的鳍区域121的顶部和侧壁上。在一些实施例中，如图1所示，还在栅电极116的侧壁和间隔件部分110a之间形成介电层118。在一些实施例中，介电层118具有在约1nm至约5nm范围内的厚度118t。
栅电极116可以包括栅极功函金属层122和栅极金属填充层124。在一些实施例中，栅极功函金属层122设置在介电层118上。栅极功函金属层122可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括具有彼此相似或不同的功函的金属。在一些实施例中，栅极功函金属层122可以包括例如，铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金和/或它们的组合。栅极功函金属层122可以使用合适的工艺形成，诸如ALD、CVD、PVD、镀或它们的组合。在一些实施例中，栅极功函金属层122具有在从约2nm至约15nm的范围内的厚度122t。用于栅极功函金属层122的其他材料、形成方法和厚度在本发明的范围内。
栅极金属填充层124可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，栅极金属填充层124可以包括合适的导电材料，诸如，例如，Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和/或它们的组合。栅极金属填充层124可以通过ALD、PVD、CVD或其他合适的沉积工艺形成。用于栅极金属填充层124的其他材料和形成方法在本发明的范围内。
在一些实施例中，栅极覆盖层120可以具有在从约5nm至约50nm范围内的厚度120t，并且可以被配置为在FinFET 100的后续工艺期间保护栅极结构108。栅极覆盖层120可以包括氮化物材料，诸如例如，氮化硅、富硅氮化物和/或氮氧化硅。用于栅极覆盖层120的其他材料在本发明的范围内。
STI区域112可以提供FinFET 100和与衬底102集成或沉积在衬底102上的相邻有源和无源元件(在此未示出)的电隔离。STI区域112可以具有介电材料，诸如例如，氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在一些实施例中，STI区域112可以包括多层结构。用于鳍结构104、S/D区域106、栅极结构108、间隔件110和STI区域112的截面形状是示例性的并且不旨在限制。
图2至图8提供了根据一些实施例的示出多间隔件结构的形成的各个示例性半导体结构和制造工艺。多间隔件结构可以提供减少和/或消除对诸如高k栅极介电层的介电结构的损坏的益处。制造工艺可用于形成平面半导体器件或垂直半导体器件，诸如FinFET。在一些实施例中，图2至图8所示的制造工艺可用于形成类似于以上图1中所描述的FinFET结构的半导体结构。例如，图7至图8所示的半导体结构可以类似于如从图1所示的切割A-A’观察的FinFET 100。
图2是根据一些实施例的具有形成在衬底上方的两个相邻栅极结构208的半导体结构200的截面图。衬底可以包括鳍区域221。每个栅极结构208包括栅极介电层218、栅电极216和硬掩模220。硬掩模220示出为设置在栅电极216和栅极介电层218上方。在一些实施例中，硬掩模220用于限定栅电极216的图案。可以在栅极结构208下方形成沟道区域。
鳍区域221可以是形成在衬底上的载流半导体结构。例如，鳍区域221可以类似于以上在图1中描述的鳍区域121。在一些实施例中，鳍区域221可以包括半导体材料，诸如例如，锗、硅、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟、砷化铝镓、任何合适的材料和/或它们的组合。在一些实施例中，鳍区域221可以掺杂有p型或n型掺杂剂。
栅极介电层218可以形成在鳍区域221上并且可以使用高k介电材料形成。栅极介电层218可以通过CVD、ALD、PVD、电子束蒸发或其他合适的工艺来沉积。在一些实施例中，栅极介电层218可以包括高k介电材料，诸如例如，HfO2。在一些实施例中，栅极介电层218可以包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2。在一些实施例中，栅极介电层218可以类似于以上在图1中描述的介电层118。
栅电极216可以形成在栅极介电层218上，并且可以包括单个金属层或金属层的堆叠件。栅极结构208可以进一步包括形成在栅电极216上的功函层，并且为了简单起见在图2中未示出。金属层的堆叠件可以包括具有彼此相似或不同的功函的金属。在一些实施例中，栅电极216可以由导电材料形成，诸如例如，Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金和/或它们的组合。可以使用诸如ALD、CVD、PVD、镀和/或它们的组合的合适的沉积工艺来形成栅电极216。用于栅电极216的其他材料和形成方法在本发明的范围内。在一些实施例中，可以使用栅极替换工艺来形成栅电极216，其中去除多晶硅栅极，并且在去除的多晶硅栅极的位置形成金属栅电极。
硬掩模220形成在栅电极216上以在后续工艺期间保护栅极结构208。在一些实施例中，可以使用与以上图1中所描述的栅极覆盖层120类似的材料来形成硬掩模220。例如，硬掩模220可以由任何合适的覆盖材料形成，诸如例如，氮化硅、SiON、SiC、SiOC、SOG、低k膜、TEOS、PE-氧化物、HARP形成的氧化物和/或它们的组合。
类似于图1中描述的FinFET 100，可以在鳍区域221的从STI区域突出的衬底上形成半导体结构200。STI区域从图2所示的半导体结构200的截面图中不可见，但是为了便于描述，STI区域的顶面由虚线222表示。
图3是示出根据一些实施例的形成在栅极结构上的第一间隔件的截面图。第一间隔件316可用于防止在离子注入工艺期间将掺杂剂注入到栅极结构208中，诸如用于在鳍区域221中形成轻掺杂漏极(LDD)区域的离子注入工艺。因此，第一间隔件316也可以被称为“密封间隔件”。如图3所示，第一间隔件316覆盖栅极结构208的侧壁，并且可以使用回蚀技术形成，其中，各向异性地蚀刻毯式沉积的材料，从而留下沿着栅极结构208的侧壁的材料。在一些实施例中，沉积工艺可以是ALD工艺。在一些实施例中，沉积工艺可以是基本上共形的CVD工艺。随后可以使用各向异性蚀刻工艺来优选地去除沉积材料的水平部分，从而使得部分沉积材料保留在栅极结构208的侧壁上。在一些实施例中，第一间隔件316可以由氮化硅制成。在一些实施例中，第一间隔件316可以由合适的介电材料制成，诸如氧化硅、SiON、任何合适的介电材料和/或它们的组合。也可以使用其他适用的沉积工艺。在一些实施例中，沿着水平方向(例如，y方向)测量的第一间隔件316的厚度316t可以在从约3nm至约9nm的范围内。例如，厚度316t可以在约3nm和约5nm之间、在约5nm和约7nm之间或在约7nm和约9nm之间。在一些实施例中，厚度316t可以是约4nm。较大的厚度316t可为由第一间隔件316覆盖的结构提供更大的保护。
图4是示出根据一些实施例的形成在半导体结构上的第二间隔件材料的截面图。将第二间隔件材料416毯式沉积在半导体结构200上方。例如，第二间隔件材料416形成在栅极结构208的顶面、第一间隔件316的顶面和侧壁表面以及鳍区域221的顶面上方。在一些实施例中，第二间隔件材料416可以基本上共形地沉积在水平和垂直表面(例如，分别在y方向和z方向上的表面)上。例如，沉积的第二间隔件材料416在栅极结构208的顶面和第一间隔件316的侧壁表面上具有厚度416t。在一些实施例中，厚度416t可以在约2nm和约4nm之间。例如，厚度416t可以在约3nm和约5nm之间、在约5nm和约7nm之间或在约7nm和约9nm之间。在一些实施例中，厚度416t可以是约4nm。较大的厚度416t可以为由随后形成的第二间隔件覆盖的结构提供更大的保护。在一些实施例中，后续的蚀刻工艺可以减小第二间隔件材料416的厚度。因此，厚度416t的初始值也可以由要去除的第二间隔件材料416的量来确定。在一些实施例中，第二间隔件材料416可以由与第一间隔件316不同的介电材料制成。例如，第二间隔件材料416可以是氧化硅，并且第一间隔件316可以由氮化硅形成。在一些实施例中，可以使用基本上共形的沉积工艺来沉积第二间隔件材料416，诸如ALD可以在高高宽比(例如，大于约10)的开口中均匀地沉积几纳米的材料。在一些实施例中，可以使用任何合适的沉积工艺来沉积第二间隔件材料416。
图5示出了根据一些实施例的对半导体结构200(来自图4)实施的蚀刻工艺510。蚀刻工艺510可以是单个蚀刻工艺或多个蚀刻工艺，以去除部分第二间隔件材料416。在一些实施例中，蚀刻工艺510可以是各向异性(例如，定向)蚀刻工艺，其在垂直方向(例如，z方向)上的蚀刻速率大于在水平方向(例如，y方向)上的蚀刻速率。在一些实施例中，蚀刻工艺相对于第一间隔件316对第二间隔件材料416具有更大的蚀刻选择性。例如，蚀刻选择性可以大于约30。在一些实施例中，可以使用更大的蚀刻选择性。例如，蚀刻选择性可以为约50。在一些实施例中，蚀刻选择性可以为约100。在一些实施例中，鳍区域221之上的顶面512处的第二间隔件材料416的蚀刻速率可以小于硬掩模220之上的顶面514处的蚀刻速率。在一些实施例中，在顶面514处的第二间隔件的蚀刻速率也可以变化。例如，与在相邻拐角表面512c之间的顶面512的中央区域处或附近的蚀刻速率相比，在第二间隔件材料416的拐角表面512c处的第二间隔件的蚀刻速率可以更小。蚀刻速率的变化可归因于由于结构密度上的差异导致蚀刻剂离子的可接近性不同，用于蚀刻顶面514处的第二间隔件材料的蚀刻剂离子的浓度大于在顶面512处进行蚀刻的蚀刻剂离子的浓度。在一些实施例中，蚀刻工艺可以是等离子体蚀刻工艺。在一些实施例中，蚀刻工艺可以是在约3mTorr至约25mTorr的压力下实施的偏置蚀刻工艺。例如，压力可以在约3mTorr和约15mTorr之间。在一些实施例中，压力可以在约15mTorr和约25mTorr之间。蚀刻工艺的化学蚀刻剂流速可以为约5sccm至约40sccm。例如，化学蚀刻剂流速可以在约5sccm和约20sccm之间。在一些实施例中，化学蚀刻剂流速可以在约20sccm和约40sccm之间。在一些实施例中，可以在约50W至约200W的功率、约30V至200V的偏置电压、约25℃至约200℃的温度下实施蚀刻工艺。例如，功率可以在约50W和约100W之间、在约100W和约200W之间以及其他合适的功率。在一些实施例中，偏置电压可以在约30V和约120V之间、在约120V和约200V之间或处于其他合适的偏置电压。在一些实施例中，温度可以在约25℃和约100℃之间、在约100℃和约150℃之间、在约150℃和约200℃之间或处于其他合适的温度。在一些实施例中，可以将诸如四氟化碳(CF4)、四氟化硫(SF4)和/或三氟化氮(NF3)的化学蚀刻剂气体与氢(H2)混合。在一些实施例中，氢与化学蚀刻剂气体的混合比可以在约0和约0.5之间。例如，混合比可以在约0和约0.2之间、在约0.2和约0.4之间或在约0.4和约0.5之间。在一些实施例中，增加偏置电压可以增加垂直方向(例如，z方向)上的蚀刻速率，而减小偏置电压可以增加水平方向(例如，y方向)上的蚀刻速率。
图6示出了根据一些实施例的形成在半导体结构200上的第二间隔件。在一些实施例中，在对上面关于图5描述的半导体结构200实施蚀刻工艺之后，形成第二间隔件616。在底部拐角处的第二间隔件材料416的蚀刻速率的变化可以形成具有上部616a和下部616b的第二间隔件616，上部616a在垂直方向(例如，z方向)上延伸并且形成在第一间隔件316上，下部616b在水平方向(y方向)上延伸并且形成在鳍区域221的顶面604上。第二间隔件616的上部616a可沿着第一间隔件316具有基本共形的厚度。第二间隔件的下部可以是沿着顶面604延伸的“楔形”或“脚形”的形状。具体地，楔形下部616b可以是当其沿着水平方向(例如，y方向)远离栅极结构208延伸时，其垂直(例如，在z方向上)厚度逐渐减小的结构。在一些实施例中，第一间隔件316由第二间隔件616覆盖并且保护。例如，第二间隔件616形成在第一间隔件316的侧壁上。在一些实施例中，第二间隔件616形成在第一间隔件316的顶面和硬掩模220的顶面上，因此，第二间隔件616完全覆盖并且保护下面的第一间隔件316。第二间隔件616的楔形下部616b为第一间隔件316的下部提供额外的保护，以防止后续工艺，诸如湿化学蚀刻和清洁工艺，这进而保护形成在栅电极216下方和在相邻的第一间隔件316之间的栅极介电层218。例如，清洁工艺可以是使用食人鱼(例如，H2SO4和H2O2的比例为1:4的混合物)的残留物去除清洁工艺，也称为“卡罗酸清洁”。在一些实施例中，在制造工艺中使用离子注入工艺以在用于合适的半导体器件的鳍区域221中形成各个掺杂阱和/或区域。离子注入工艺还可破坏化学键并且在第一间隔件316和栅极介电层218中引起缺陷，这可在酸条件下导致蚀刻速率增加。在一些实施例中，为了进一步保护下面的栅极介电层218，第一间隔件316也可以具有与第二间隔件616相似的形状。例如，第一间隔件316也可以具有沿着鳍区域221的顶面延伸的下部。第一间隔件316的下部可以类似于第二间隔件616的下部616b。
图7示出了根据一些实施例的形成在半导体结构200上的第三间隔件材料。第三间隔件材料716*沉积在半导体结构200的暴露表面上，诸如沉积在硬掩模220、第二间隔件616和鳍区域221的顶面上。在一些实施例中，用于第三间隔件材料716*的沉积工艺可以是ALD工艺。在一些实施例中，沉积工艺可以是CVD、PVD、PECVD、溅射、蒸发、任何合适的沉积工艺和/或它们的组合。在一些实施例中，可以使用氮化硅来形成第三间隔件材料716*。在一些实施例中，可以使用诸如氧化硅的任何合适的材料来形成第三间隔件材料716*。在一些实施例中，可以使用低k介电材料来形成第三间隔件材料716*。
图8示出了根据一些实施例的形成在半导体结构200上的第三间隔件以及形成在鳍区域中以及相邻的第三间隔件之间的源极/漏极区域。在形成相对的第二间隔件616之后，暴露鳍区域221的顶面604的一部分。第三间隔件716可以形成为基本覆盖第二间隔件616，并且也可以形成在鳍区域221的暴露表面上。例如，第三间隔件716与鳍区域221的部分顶面物理接触。可以通过从栅极结构208上方去除第三间隔件材料716*并且暴露部分鳍区域221来形成第三间隔件716。例如，随后实施蚀刻工艺以去除部分第三间隔件材料716*，从而使得剩余的第三间隔件材料716*覆盖第二间隔件616的暴露表面，但是暴露鳍区域221的部分表面。示例性蚀刻工艺包括在第三间隔件材料716*上面形成光刻胶层，将光刻胶暴露于图案，实施曝光后烘烤工艺以及显影抗蚀剂以形成包括抗蚀剂的掩模元件。使用例如反应离子蚀刻(RIE)工艺和/或任何其他合适的工艺来蚀刻未由掩模元件保护的第三间隔件材料716*的区域。随后通过任何合适的抗蚀剂剥离工艺去除光刻胶层。在各个制造工艺期间，第二间隔件616由第三间隔件716保护，这些制造工艺在鳍区域221中形成凹槽。例如，各个制造工艺可以包括清洁工艺、湿化学蚀刻工艺、干蚀刻工艺、离子注入工艺以及任何其他合适的制造工艺。第二间隔件616的下部616b嵌入在第三间隔件716和鳍区域221的顶面之间。因此，在蚀刻工艺期间，来自湿化学蚀刻工艺的湿化学蚀刻剂或来自干等离子体蚀刻工艺的离子将不会与第二间隔件616接触。例如，在用于在鳍区域221中形成凹槽的蚀刻工艺期间，栅极介电层218可以由第一间隔件316和第二间隔件616保护。在一些实施例中，在从源极/漏极区域的氧化物去除工艺中，栅极介电层218可以由第一间隔件316和第二间隔件616保护。在一些实施例中，第三间隔件716可以是被称为“伪侧壁结构”的牺牲侧壁间隔件，其可以在制造工艺期间对栅极结构208提供保护，并且如果需要随后可以被去除。
在形成第三间隔件716之后，可以在鳍区域221中形成源极/漏极区域。通过去除鳍区域221的未由第三间隔件716保护的部分，在鳍区域221中形成凹槽。具体地，在形成凹槽期间，第三间隔件716用作硬掩模，从而保护部分鳍区域221免受蚀刻工艺的影响。凹槽的水平(例如，在y方向上)边界与相邻的第三间隔件716自对准。在一些实施例中，凹槽可以形成为在其底部具有角度或圆形的形状。在形成凹槽之后，在凹槽中生长外延材料以形成源极/漏极区域718。在一些实施例中，可以对源极/漏极区域718实施一种或多种离子注入工艺，从而使得源极/漏极区域718可以掺杂有p型或n型掺杂剂，这取决于器件设计。图8示出了在凹槽中生长外延材料以形成源极/漏极区域718。在一些实施例中，填充凹槽的外延材料是含硅材料。例如，源极/漏极区域718可以由硅锗(SiGe)形成。在一些实施例中，源极/漏极区域718可以通过CVD、低压CVD(LPCVD)、超高真空CVD(UHVCVD)、PECVD、远程等离子体CVD(RPCVD)、分子束外延(MBE)工艺、任何合适的外延工艺和/或它们的组合形成。
图9是根据一些实施例的形成在半导体结构200上的多间隔件结构和源极/漏极区域的放大图。第二间隔件616的上部616a在垂直方向(例如，z方向)上延伸并且形成在第一间隔件316上。第二间隔件616的上部616a可沿着第一间隔件316具有基本共形的厚度。上部616a具有在约1nm和约4nm之间的厚度616t。在一些实施例中，厚度616t可以在约1nm和约2nm之间或在约2nm和约4nm之间。在一些实施例中，厚度616t可以为约2nm、约3nm或约4nm。
下部616b在水平方向(例如，y方向)上延伸并且形成在鳍区域221上。下部616b的水平长度LF可以在约2nm和约12nm之间的范围内。在一些实施例中，长度LF可以在约2nm和约4nm之间、在约4nm和约8nm之间或在约8nm和约12nm之间。另外，楔形下部616b可具有与上部616a邻接的厚端并且逐渐变细为薄端。例如，下部616b可随着其沿水平方向(例如，y方向)远离栅极结构208延伸而具有逐渐减小的垂直厚度。在下部616b的最厚端处测量的下部616b的高度H1(例如，在虚线804处测量)可以在约1nm和约4nm之间。在长度LF的中点(LF的长度的一半)处测量的下部616b的高度H2可以在约0.5nm和约3nm之间。在一些实施例中，厚度616t和高度H1的最大值基本上彼此相等，从而使得下部616b可以实现最大初始厚度，这进而提供了对栅极介电层218的更好的保护。在一些实施例中，厚度616t和长度LF之间的比率可以在约0.5和约2之间，其中比率的较大值可以是由于下部616b和源极/漏极区域718之间的较大间隔的结果。在一些实施例中，可以基于技术节点来确定源极/漏极区域718和栅极结构208之间的水平距离D。例如，距离D可以在约9nm和约15nm之间。在一些实施例中，距离D可以在约9nm和约12nm之间或在约12nm和约15nm之间。在一些实施例中，距离D可以为约10nm。下部616b的顶面和鳍区域221的顶面之间的角度α可以在约5°和约85°之间。在一些实施例中，角度α可以在约5°和约30°之间、在约30°和约45°之间、在约45°和约60°之间、在约60°和约85°之间或处于其他合适的角度。在一些实施例中，越大的角度α表示长度LF相对于高度H1的比率越大。在一些实施例中，第三间隔件716的一部分716a形成在鳍区域221上(例如，与鳍区域221接触)，并且位于下部616b的较薄边缘和源极/漏极区域718之间。换句话说，第三间隔件716的部分716a邻接源极/漏极区域718和第二间隔件616的下部616b。在鳍区域221中形成源极/漏极区域718时，第二间隔件616的任何部分都不暴露于在制造工艺中使用的蚀刻或清洁湿化学物质，因为部分716a保护第二间隔件616的下部616b。如果在源极/漏极区域718的形成期间，第三间隔件716被过蚀刻并且第三间隔件716的部分716a被去除，则第二间隔件616的下部616b仍可以通过防止湿化学物质到达第一间隔件316或栅极介电层218而提供额外的保护。在一些实施例中，形成在源极/漏极区域718和下部616b之间的部分716a的水平长度LD可以等于或大于约0.5nm。更大的LD可以为下面的间隔件材料和栅极介电层218提供额外的保护，因为在任何后续蚀刻工艺中使用的化学蚀刻剂将需要去除部分716a中包含的更大量的材料以接近任何下面的材料。另外，在栅极结构208和下部616b的薄端之间的水平距离L可以在约5nm和约8nm之间。在一些实施例中，LD与L之间的比率可以在约1:8和约1:3之间的范围内，其中，越大的比率使得下部616b具有越短的横向尺寸。在一些实施例中，距离D和长度L之间的差(例如，长度LD)或下部616b和源极/漏极区域718之间的距离可以大于约0.5nm。例如，长度LD可以在约0.5nm和约1.5nm之间或在约1.5nm和约2.5nm之间。在一些实施例中，长度LD可为约1nm。在一些实施例中，长度LD可以大于2.5nm。
在一些实施例中，可以在形成源极/漏极区域718之后使用适当的去除工艺来去除第三间隔件716。湿化学蚀刻工艺(诸如使用磷酸(H3PO4)的那些)可以去除第三间隔件716，并且暴露下面的第二间隔件616。在一些实施例中，可以使用干化学蚀刻工艺。例如，干化学蚀刻工艺可以使用蚀刻气体，该蚀刻气体包括氯化氢(HCl)、氯(Cl2)、其他合适的蚀刻气体和/或它们的组合中的至少一种。下部616b可以在第三间隔件去除工艺期间提供对栅极介电层218的额外保护，并且保护下面的栅极介电层218免受蚀刻工艺侵蚀。在形成第三间隔件716之后，可以形成附加层和结构。例如，可以形成层间介电层(ILD)、接触件、互连层和其他合适的结构。
图10是根据本发明的一些实施例的在半导体结构中形成多间隔件结构的示例性方法1000的流程图。基于本文的公开，可以实施方法1000中的其他操作。此外，方法1000的操作可以以不同的顺序实施和/或改变。
在操作1002中，根据一些实施例，在衬底上形成栅极堆叠件。在一些实施例中，形成栅极堆叠件可以包括在衬底上形成栅极介电层、在栅极介电层上形成栅电极以及在栅电极上形成硬掩模。在一些实施例中，衬底可以包括从形成在衬底上的周围STI区域突出的鳍区域，并且栅极堆叠件形成在鳍区域上。在一些实施例中，栅极介电层可以是高k介电层(例如，介电常数大于3.9的介电层)。例如，栅极介电层可以由HfO2形成。在一些实施例中，可以使用ALD工艺来形成栅极介电层。栅极介电层、栅电极和硬掩模的实例可以分别是栅极介电层218、栅电极216和硬掩模220，并且在这里为了简单起见不再详细描述。
在操作1004中，根据一些实施例，在栅极堆叠件的侧壁上形成第一间隔件。在一些实施例中，第一间隔件可以由诸如氮化硅的介电材料制成。在一些实施例中，可以使用氧化硅、旋涂玻璃、氮氧化硅、碳氧化硅、碳化硅、FSG、有机硅酸盐、低k介电材料和/或其他合适的绝缘材料来形成第一间隔件。第一间隔件的介电值可以在从约1至约3.9的范围内。例如，介电常数可以为约3.9。第一间隔件的沉积可以通过任何合适的工艺来实施，诸如ALD、CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、其他合适的方法或它们的组合。在一些实施例中，第一间隔件(例如，密封间隔件)覆盖栅极结构的侧面。在一些实施例中，第一间隔件的厚度可以在约3nm和约9nm之间。例如，第一间隔件的厚度可以在约3nm和约5nm之间、在约5nm和约7nm之间、在约7nm和约9nm之间。在一些实施例中，第一间隔件的厚度可以为约4nm。第一间隔件的实例可以是上面在图3中描述的第一间隔件316。
在操作1006中，根据一些实施例，形成第二间隔件材料。在半导体结构的暴露表面上毯式沉积用于形成第二间隔件的介电材料。在一些实施例中，第二间隔件材料是氧化硅。在一些实施例中，第二间隔件材料与形成第一间隔件的材料不同。以使用ALD工艺沉积第二间隔件材料，并且第二间隔件材料具有基本共形的厚度。第二间隔件材料的实例可以是上面在图4中描述的第二间隔件材料416。
在操作1008中，根据一些实施例，对沉积的第二间隔件材料实施各向异性蚀刻工艺以形成在下部具有楔形的第二间隔件。蚀刻工艺可以是单个蚀刻工艺或多个蚀刻工艺以去除部分沉积的第二间隔件材料。在一些实施例中，蚀刻工艺可以是各向异性(例如，定向)蚀刻工艺，其在垂直方向(例如，z方向)上的蚀刻速率大于在水平方向(例如，y方向)上的蚀刻速率。第二间隔件材料的蚀刻速率可以在第一间隔件与衬底邻接的拐角处较低，而在相邻的第一间隔件之间的中间的表面的中央区域附近的区域处较高。覆盖拐角的第二间隔件材料和覆盖中心区域的第二间隔件材料之间的蚀刻速率变化可以形成第二间隔件，每个第二间隔件均具有基本共形的上部和楔形下部，该上部与第一间隔件共形，该楔形的下部沿衬底的顶面延伸。在一些实施例中，蚀刻工艺可以是在3mTorr至约25mTorr的压力下实施的偏置蚀刻工艺。例如，压力可以在约3mTorr和约15mTorr之间。在一些实施例中，压力可以在约15mTorr和约25mTorr之间。蚀刻工艺的化学蚀刻剂流速可以为约5sccm至约40sccm。例如，化学蚀刻剂流速可以在约5sccm和约20sccm之间。在一些实施例中，化学蚀刻剂流速可以在约20sccm和约40sccm之间。在一些实施例中，可以在约50W至约200W的功率下实施蚀刻工艺。例如，功率可以在约50W和约100W之间、在约100W与约200W之间以及其他合适的功率。可以在约30V至约200V的偏置电压下实施蚀刻工艺。例如，偏置电压可以在约30V和约120V之间、在约120V和约200V之间或处于其他合适的偏置电压下。蚀刻工艺也可以在约25℃至约200℃的温度下实施。例如，温度可以在约25℃和约100℃之间、在约100℃和约150℃之间、在约150℃和约200℃之间或处于其他合适的温度。在一些实施例中，诸如CF4、SF4和/或NF3的化学蚀刻剂气体可以与H2混合。在一些实施例中，化学蚀刻剂气体与氢气的混合比可以在约0和约0.5之间。例如，混合比可以在约0和约0.2之间、在约0.2和约0.4之间或在约0.4和约0.5之间。在一些实施例中，增加偏置电压可以增加垂直方向(例如，z方向)上的蚀刻速率，而减小偏置电压可以增加水平方向(例如，y方向)上的蚀刻速率。
各向异性蚀刻工艺可以是定时蚀刻工艺，并且实施为直到实现第二间隔件的标称形状。例如，蚀刻工艺可以持续直到实现第二间隔件的下部的标称水平长度。在一些实施例中，实施单个蚀刻工艺，从而使得下部的薄端和随后形成的源极/漏极结构以标称距离(例如，大于约0.5nm)分隔开。可选地，可以实施多个蚀刻工艺并且在每个蚀刻工艺之间实施检查以确定是否实现标称距离。蚀刻工艺持续直到实现下部和随后形成的源极/漏极区域之间的标称距离。
在操作1010中，根据一些实施例，在半导体结构上形成第三间隔件。第三间隔件可以形成为基本覆盖第二间隔件并且还可以位于鳍区域的暴露表面上。可以通过在半导体结构的所有暴露表面上毯式沉积第三间隔件材料，以及随后的蚀刻工艺以去除部分沉积的第三间隔件材料，来形成第三间隔件。在各个制造工艺期间，第二间隔件可以由第三间隔件保护。例如，各个制造工艺可以包括清洁工艺、湿化学蚀刻工艺、干蚀刻工艺、离子注入工艺以及任何合适的制造工艺。第三间隔件的实例可以是图8所示的第三间隔件716。
在操作1012中，在衬底中和第三间隔件之间形成源极/漏极区域。在形成第三间隔件之后，可以在衬底中形成源极/漏极区域。在一些实施例中，可以在衬底上的鳍区域中形成源极/漏极区域。通过去除未由相邻的第三间隔件保护的部分鳍区域，在鳍区域中形成凹槽。在形成凹槽之后，在凹槽中生长外延材料以形成源极/漏极区域。在一些实施例中，可以使用SiGe形成源极/漏极区域。在一些实施例中，基于器件设计，可以使用一个或多个离子注入工艺来将p型或n型掺杂剂注入到源极/漏极区域中。外延源极/漏极区域可以从鳍区域的顶面突出。可以通过CVD、LPCVD、UHVCVD、PECVD、RPCVD、MBE工艺、任何合适的外延工艺和/或它们的组合来形成源极/漏极区域。源极/漏极区域的实例可以是图8中描述的源极/漏极区域718。
在半导体结构中形成间隔件和源极/漏极结构之后，可以形成其他合适的结构。图11示出了根据一些实施例的形成在半导体结构200上的层间介电层(ILD)和接触结构。ILD层1104可以形成在硬掩模220、第一间隔件316、第二间隔件616和第三间隔件716、源极/漏极区域718的暴露表面以及任何其他暴露表面上。ILD层1104可以由低k介电材料(例如，介电常数低于约3.9的介电层)形成。例如，ILD层1104可以使用氧化硅形成。在一些实施例中，可以使用CVD、ALD、PVD、可流动CVD(FCVD)、溅射、任何合适的沉积工艺和/或它们的组合来形成ILD层1104。可以在ILD 1104中形成接触件，以在源极/漏极区域718、栅电极216和外部电路(诸如在半导体结构200之上形成的外围电路)之间建立电接触。栅极接触件1106可以形成在ILD 1104中，并且延伸穿过硬掩模220以与栅电极216物理接触。类似地，源极/漏极接触件1108可以延伸穿过ILD 1104并且与源极/漏极区域718物理接触。栅极接触件1106和源极/漏极接触件1108可以通过图案化和蚀刻工艺形成。例如，可以在ILD 1104中形成开口以分别暴露栅电极216和源极/漏极区域718。可以实施沉积工艺以在形成的开口中沉积导电材料，从而可以制成电连接。沉积工艺的实例可以是PVD、溅射、镀、化学镀、任何合适的沉积工艺和/或它们的组合。可以在沉积工艺之后实施平坦化工艺，从而使得ILD 1104、栅极接触件1106和源极/漏极接触件1108的顶面可以基本共面(例如，水平)。在一些实施例中，可以使用钨、铝、钴、银、任何合适的导电材料和/或它们的组合来形成栅极接触件1106和源极/漏极接触件1108。
根据本发明的各个实施例提供了半导体器件及其制造方法，以提供简单且具有成本效益的结构和工艺，以减少和/或消除对诸如栅极介电层的介电结构的损坏。具体地，多间隔件结构提供保护性密封，以避免湿蚀刻剂消耗介电结构并且渗透到栅极电介质中，诸如高k介电层。因此，多间隔件结构可以防止栅极介电层在蚀刻和/或清洁工艺时免受损坏，这进而又提高了器件良率并且减少了器件故障。
多间隔件结构包括形成在栅极堆叠件的侧壁上的第一间隔件。第一间隔件可以由氮化硅形成并且沉积至在约5nm和约7nm之间的厚度。在一些实施例中，第一间隔件厚度可以在约3nm和约9nm之间。例如，厚度可以在约3nm和约5nm之间、在约5nm和约7nm之间或在约7nm和约9nm之间。在一些实施例中，厚度可以为约4nm。第一间隔件也可以称为密封间隔件。在一些实施例中，第一间隔件沿栅极堆叠件的侧壁具有共形厚度。可以使用可以产生具有共形厚度的薄膜的任何合适的沉积工艺来沉积第一间隔件，诸如例如，原子层沉积(ALD)。在一些实施例中，可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)和/或任何合适的沉积工艺来沉积第一间隔件。
该多间隔件结构还包括第二间隔件，该第二间隔件的上部在垂直方向上延伸并且形成在第一间隔件上，而下部在水平方向上延伸并且形成在衬底的顶面上。第二间隔件的上部可沿着第一间隔件具有共形的厚度。第二间隔件的下部可以是“脚”的形状，其随着第二间隔件的下部远离栅极堆叠件延伸而具有逐渐减小的垂直厚度。在一些实施例中，第二间隔件的下部的厚度可以在约0nm和约4nm之间的范围内。例如，下部的厚度可以在约2nm和4nm之间。在一些实施例中，下部的最厚部分可以具有约4nm的厚度。在一些实施例中，栅极堆叠件的侧壁和下部的远离栅极堆叠件的最远点之间的水平距离L小于栅极堆叠件和外延源极/漏极结构之间的水平距离D。在一些实施例中，水平距离L可以在约9nm和约15nm之间的范围内。在一些实施例中，水平距离L可以为约12nm。在一些实施例中，水平距离L可以在约9nm和约12nm之间。水平距离L可以根据不同的技术节点而变化。在一些实施例中，L和D之间的差可等于或大于约0.5nm。例如，差可以为约1nm。在一些实施例中，差可以为约3nm。在一些实施例中，可以通过使用均匀沉积技术(诸如ALD工艺)首先在所有暴露表面上沉积第二间隔件材料的层来形成第二间隔件。在一些实施例中，可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)和/或任何合适的沉积工艺来沉积第二间隔件材料。在一些实施例中，第二间隔件材料可以是使用ALD工艺沉积的氧化硅。可以对沉积的第二间隔件材料实施一个或多个随后的蚀刻工艺。例如，可实施基本各向异性的干蚀刻工艺以基本去除沉积在水平表面上的第二间隔件材料。在对沉积的第二间隔件材料实施一个或多个蚀刻工艺之后，形成第二间隔件的上部和下部。在一些实施例中，使用一个各向异性蚀刻工艺来形成第二间隔件。在一些实施例中，使用两个或更多个蚀刻工艺来形成第二间隔件。蚀刻工艺可以持续直至水平距离L和水平距离D之间的差等于或大于约0.5nm。例如，水平距离D可以为约1nm。在一些实施例中，水平距离D可以为约3nm。在一些实施例中，蚀刻工艺可以持续直至L和D之间的差在约0.5nm和约3nm之间。在一些实施例中，L和D之间的差可在约0.5nm和约1nm之间。两个或更多个蚀刻工艺可以包括各向同性和各向异性蚀刻工艺。第二间隔件，特别是其下部，可以用作随后的蚀刻和/或清洁工艺的蚀刻停止层，从而使得嵌入的栅极介电层被保护。
多间隔件结构还可包括形成在第二间隔件上的第三间隔件。第三间隔件可以形成在第二间隔件的上部和下部上。在一些实施例中，第三间隔件可以形成在衬底的顶面上以及第二间隔件的下部和半导体器件的源极/漏极区域之间。在一些实施例中，第三间隔件可以使用氮化硅形成并且可以使用ALD、CVD、PVD、任何合适的沉积工艺和/或它们的组合来沉积。
还可以对包括多间隔件结构的半导体结构实施其他制造工艺。例如，可以在衬底中并且在第三间隔件附近形成凹槽，以用于源极/漏极结构的外延生长。也可以使用合适的沉积和光刻工艺来形成其他器件、膜、互连件。
本发明的实施例包括半导体器件，该半导体器件包括具有顶面和栅极堆叠件的衬底。栅极堆叠件包括位于衬底上的栅极介电层和位于栅极介电层上的栅电极。半导体器件还包括多间隔件结构。该多间隔件包括形成在栅极堆叠件的侧壁上的第一间隔件、第二间隔件和第三间隔件。第二间隔件包括形成在第一间隔件的侧壁上的第一部分和形成在衬底的顶面上的第二部分。第二间隔件的第二部分在第一方向上具有逐渐减小的厚度。第三间隔件形成在第二间隔件的第二部分上并且与衬底的顶面接触。半导体器件还包括形成在衬底中的源极/漏极区域，并且第三间隔件的部分邻接源极/漏极区域和第二间隔件的第二部分。
在半导体器件中，所述第一间隔件在第二方向上的厚度基本均匀。在半导体器件中，所述第一间隔件的厚度在3nm和9nm之间。在半导体器件中，所述第一间隔件包括氮化硅。在半导体器件中，所述第二间隔件包括氧化硅。在半导体器件中，所述第二间隔件的所述第一部分在第二方向上的厚度在1nm和4nm之间。在半导体器件中，所述第三间隔件的所述部分形成在所述衬底的顶面上。在半导体器件中，所述第二间隔件的所述第二部分的厚度在0nm和4nm之间。在半导体器件中，所述第三间隔件包括氮化硅。在半导体器件中，所述第二间隔件的所述第二部分和所述源极/漏极区域之间的距离大于0.5nm。
本发明的实施例还包括具有衬底的半导体器件。该半导体器件包括栅极堆叠件，该栅极堆叠件具有位于衬底上的栅极介电层和位于栅极介电层上的栅电极。该半导体器件还包括位于衬底中的源极/漏极区域。该半导体器件还包括第一间隔件和第二间隔件，该第一间隔件形成在栅极堆叠件的侧壁上，该第二间隔件包括：在第一方向上延伸并且形成在第一间隔件的侧壁上的第一部分以及在第二方向上延伸并且形成在衬底上的第二部分。半导体器件还包括第三间隔件，该第三间隔件形成为与衬底接触并且位于第二间隔件的第二部分和源极/漏极区域之间。
在半导体器件中，所述第三间隔件与所述第二间隔件的所述第二部分以及所述源极/漏极区域接触。在半导体器件中，所述第一间隔件、所述第二间隔件和所述第三间隔件分别包括氮化硅、氧化硅和氮化硅。在半导体器件中，所述第二间隔件的所述第一部分在所述第二方向上具有在1nm和4nm之间的厚度。在半导体器件中，所述第二间隔件的所述第二部分在垂直方向上具有随着所述第二间隔件的所述第二部分远离所述栅极堆叠件延伸而逐渐减小的厚度。
本发明的实施例还包括用于形成半导体器件的方法。该方法包括形成衬底并且在该衬底上沉积栅极介电层。该方法还包括在栅极介电层上形成栅电极，以及在栅极介电层和栅电极的侧壁上形成第一间隔件。该方法还包括在第一间隔件、栅电极和衬底的暴露表面上沉积介电材料。该方法还包括各向异性地蚀刻介电材料以形成第二间隔件。第二间隔件包括在第一方向上延伸并且形成在第一间隔件的侧壁上的第一部分和在第二方向上延伸并且形成在衬底上的第二部分。该方法还包括在第二间隔件上形成第三间隔件以及在衬底中形成源极/漏极区域。第三间隔件的部分与衬底接触，并且位于第二间隔件的第二部分和源极/漏极区域之间。
在该方法中，形成所述第一间隔件包括使用原子层沉积(ALD)来沉积氮化硅。在该方法中，沉积所述介电材料包括使用原子层沉积来沉积氧化硅。在该方法中，形成所述第三间隔件包括使用原子层沉积来沉积氮化硅。在该方法中，各向异性地蚀刻所述介电材料包括在垂直方向上等离子体蚀刻所述介电材料。
应当理解，具体实施方式而非本发明的摘要旨在用于解释权利要求。发明部分的摘要可以提出一个或多个但不是所有预期的示例性实施例，因此，并不旨在限制所附权利要求。
上面公开概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离所附权利要求的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，包括顶面；
栅极堆叠件，包括：
栅极介电层，位于所述衬底上；以及
栅电极，位于所述栅极介电层上；以及
多间隔件结构，包括：
第一间隔件，形成在所述栅极堆叠件的侧壁上；
第二间隔件，包括形成在所述第一间隔件的侧壁上的所述第二间隔件的第一部分和形成在所述衬底的所述顶面上的所述第二间隔件的第二部分，其中，所述第二间隔件的所述第二部分在第一方向上具有逐渐减小的厚度；以及
第三间隔件，形成在所述第二间隔件的所述第二部分上并且与所述衬底的所述顶面接触；以及
源极/漏极区域，形成在所述衬底中，其中，所述第三间隔件的部分邻接所述源极/漏极区域和所述第二间隔件的所述第二部分。
2.根据权利要求1所述的半导体器件，其中，所述第一间隔件在第二方向上的厚度基本均匀。
3.根据权利要求2所述的半导体器件，其中，所述第一间隔件的厚度在3nm和9nm之间。
4.根据权利要求1所述的半导体器件，其中，所述第一间隔件包括氮化硅。
5.根据权利要求1所述的半导体器件，其中，所述第二间隔件包括氧化硅。
6.根据权利要求1所述的半导体器件，其中，所述第二间隔件的所述第一部分在第二方向上的厚度在1nm和4nm之间。
7.根据权利要求1所述的半导体器件，其中，所述第三间隔件的所述部分形成在所述衬底的顶面上。
8.根据权利要求1所述的半导体器件，其中，所述第二间隔件的所述第二部分的厚度在0nm和4nm之间。
9.一种半导体器件，包括：
衬底；
栅极堆叠件，包括：
栅极介电层，位于所述衬底上；以及
栅电极，位于所述栅极介电层上；
源极/漏极区域，位于所述衬底中；
第一间隔件，形成在所述栅极堆叠件的侧壁上；
第二间隔件，包括：
第一部分，沿第一方向延伸并且形成在所述第一间隔件的侧壁上；以及
第二部分，在第二方向上延伸并且形成在所述衬底上；以及
第三间隔件，形成在所述衬底上并且与所述衬底接触，其中，所述第三间隔件位于所述第二间隔件的所述第二部分和所述源极/漏极区域之间。
10.一种形成半导体器件的方法，包括：
形成衬底；
在所述衬底上沉积栅极介电层；
在所述栅极介电层上形成栅电极；
在所述栅极介电层和所述栅电极的侧壁上形成第一间隔件。
在所述第一间隔件、所述栅电极和所述衬底的暴露表面上沉积介电材料；
各向异性地蚀刻所述介电材料以形成第二间隔件，其中，所述第二间隔件包括：
第一部分，沿第一方向延伸并且形成在所述第一间隔件的侧壁上；以及
第二部分，在第二方向上延伸并且形成在所述衬底上；
在所述第二间隔件上形成第三间隔件；以及
在所述衬底中形成源极/漏极区域，其中，所述第三间隔件的部分与所述衬底物理接触，并且位于所述第二间隔件的所述第二部分和所述源极/漏极区域之间。
CN202010076671.1A 2019-01-31 2020-01-23 半导体器件及其形成方法 Active CN111509031B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962799453P 2019-01-31 2019-01-31
US62/799,453 2019-01-31
US16/690,005 US11437493B2 (en) 2019-01-31 2019-11-20 Gate spacer structures and methods for forming the same
US16/690,005 2019-11-20

Publications (2)

Publication Number Publication Date
CN111509031A true CN111509031A (zh) 2020-08-07
CN111509031B CN111509031B (zh) 2023-07-14

Family

ID=71836121

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010076671.1A Active CN111509031B (zh) 2019-01-31 2020-01-23 半导体器件及其形成方法

Country Status (4)

Country Link
US (1) US11437493B2 (zh)
KR (1) KR102448770B1 (zh)
CN (1) CN111509031B (zh)
TW (1) TWI777128B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113643969A (zh) * 2021-07-27 2021-11-12 上海华力集成电路制造有限公司 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256113B1 (en) * 2001-12-14 2007-08-14 Advanced Micro Devices, Inc. System for forming a semiconductor device and method thereof
US20150115374A1 (en) * 2012-03-23 2015-04-30 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
US9196712B1 (en) * 2014-09-12 2015-11-24 Globalfoundries Inc. FinFET extension regions
CN105742344A (zh) * 2014-12-24 2016-07-06 台湾积体电路制造股份有限公司 具有栅极堆叠件的半导体器件结构的结构和形成方法
US9508810B1 (en) * 2015-11-16 2016-11-29 International Business Machines Corporation FET with air gap spacer for improved overlap capacitance
US20170125586A1 (en) * 2015-10-28 2017-05-04 Taiwan Semiconductor Manufacturing Company Method for fabricating self-aligned contact in a semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW203148B (zh) 1991-03-27 1993-04-01 American Telephone & Telegraph
JP2000156502A (ja) 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
JP4408668B2 (ja) 2003-08-22 2010-02-03 三菱電機株式会社 薄膜半導体の製造方法および製造装置
JP2005223196A (ja) 2004-02-06 2005-08-18 Toshiba Corp 半導体装置及びその製造方法
JP4112550B2 (ja) 2004-11-01 2008-07-02 富士通株式会社 半導体装置の製造方法
JP2012049350A (ja) 2010-08-27 2012-03-08 Renesas Electronics Corp 半導体装置の製造方法
US9472642B2 (en) 2014-12-09 2016-10-18 Globalfoundries Inc. Method of forming a semiconductor device structure and such a semiconductor device structure
US9911824B2 (en) 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7256113B1 (en) * 2001-12-14 2007-08-14 Advanced Micro Devices, Inc. System for forming a semiconductor device and method thereof
US20150115374A1 (en) * 2012-03-23 2015-04-30 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
US9196712B1 (en) * 2014-09-12 2015-11-24 Globalfoundries Inc. FinFET extension regions
CN105742344A (zh) * 2014-12-24 2016-07-06 台湾积体电路制造股份有限公司 具有栅极堆叠件的半导体器件结构的结构和形成方法
US20170125586A1 (en) * 2015-10-28 2017-05-04 Taiwan Semiconductor Manufacturing Company Method for fabricating self-aligned contact in a semiconductor device
US9508810B1 (en) * 2015-11-16 2016-11-29 International Business Machines Corporation FET with air gap spacer for improved overlap capacitance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113643969A (zh) * 2021-07-27 2021-11-12 上海华力集成电路制造有限公司 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法
CN113643969B (zh) * 2021-07-27 2024-01-19 上海华力集成电路制造有限公司 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法

Also Published As

Publication number Publication date
US11437493B2 (en) 2022-09-06
TW202044592A (zh) 2020-12-01
KR20200096137A (ko) 2020-08-11
US20200251571A1 (en) 2020-08-06
KR102448770B1 (ko) 2022-09-28
TWI777128B (zh) 2022-09-11
CN111509031B (zh) 2023-07-14

Similar Documents

Publication Publication Date Title
US11387347B2 (en) Fin structures having varied fin heights for semiconductor device
US10050149B1 (en) Gate structure for semiconductor device
US20220359704A1 (en) Gate structure for semiconductor device
US20220130730A1 (en) Semiconductor Device and Method
TW202117819A (zh) 半導體裝置的形成方法
US20220367288A1 (en) Fin isolation structures of semiconductor devices
US10741672B2 (en) Gate structure for semiconductor device
CN111509031B (zh) 半导体器件及其形成方法
US11594610B2 (en) Semiconductor device and method
US20220336629A1 (en) Gate spacer structures and methods for forming the same
US11935942B2 (en) Silicon carbide oxide hard mask for reducing dishing effects
US20220344495A1 (en) Fin structures having varied fin heights for semiconductor device
US11264270B2 (en) Air-replaced spacer for self-aligned contact scheme
TW202240711A (zh) 半導體裝置
TW202249089A (zh) 半導體裝置的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant