CN1351370A - 具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法 - Google Patents
具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法 Download PDFInfo
- Publication number
- CN1351370A CN1351370A CN 00130304 CN00130304A CN1351370A CN 1351370 A CN1351370 A CN 1351370A CN 00130304 CN00130304 CN 00130304 CN 00130304 A CN00130304 A CN 00130304A CN 1351370 A CN1351370 A CN 1351370A
- Authority
- CN
- China
- Prior art keywords
- effect transistor
- field effect
- mos field
- dielectric layer
- embedded grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法,在一半导体基板上形成隔离区域及源极/汲极区域;在半导体基板上陆续形成第一介电层和第二介电层,利用非等向性蚀刻技术在半导体基板上形成一沟渠,以热氧化技术形成一层氧化硅层,利用非等向性蚀刻技术在沟渠的侧壁上形成第一间隙壁,在沟渠的底壁上形成一层栅极介电层和栅极插塞,并形成金属氧化物半导体场效应晶体管的源极电极、汲极电极和嵌入式栅极的电极。
Description
本发明是揭露一种形成金属氧化物半导体场效应晶体管(MOSFET)的方法，特别是关于一种具嵌入式栅极(recessed-gate)的金属氧化物半导体场效应晶体管的形成方法。
近年来随着半导体制造工业以及半导体设备工业的快速进步，超大型积体电路(ultra-Iarge scale integratedcircuits；ULS1)的产业有着极为快速的发展。超大型积体电路通常由为数庞大的金属氧化物半导体场效应晶体管(MOSFETS)所组成，其中每一个金属氧化物半导体场效应晶体管包含一源极(source)和一汲极(drain)，以及位于二者之间的栅极(gate)。为求增加积体电路的元件密度(device density)和操作速率(operating speed)，必须不断地努力缩小电晶体的特征尺寸(feature size)。特别的是电晶体的P型通道或N型通道的通道长度(channel length)与元件的操作速率习习相关，为求增加积体电路的操作速率，势必不断地努力缩小电晶体的通道长度。
能否将电晶体的通道长度缩短的关键技术在于微影制程(photolithography process)。常用技术是以步进机(stepper)来进行微影制程，近年来为求达到更小尺寸的微影极限(photolithography limit)，已渐渐使用扫描机(Scanner)来取代步进机。一般而言，在微影制程中所能获致最短的电晶体的通道长度，便等于步进机或扫描机的微影极限。
为了形成通道长度为次0.1微米(sub.0.1um)级的电晶体，美国专利第6,093,947号中揭露了一种具嵌入式栅极(recessed，gate)的金属氧化物半导体场效应晶体管，参考图1，依据该专利案的第二实施例，首先在一半导体基板10上陆续形成一层垫氧化硅层(pad oxide layer)34和一层介电层36，其中半导体基板10上包含有复数个浅渠沟隔离区域(shallow trenchisolation regions)、源极区域(source regions)14和汲极区域(drainregions)16。其次，在半导体基板10上形成一孔洞(hole)38，其包含有底壁及侧壁。接下来先形成一层氧化硅层，再利用非等向性蚀刻技术进行回蚀刻，以在孔洞38的侧壁上形成氧化硅间隙壁区域(oxide spacer regions)22；
接着参考图2，在孔洞38的底壁上形成栅极氧化硅层(gate oxidelayer)24，其次在孔洞38及介电层36上形成一层复晶硅层(polysiliconlayer)40，再以化学机械研磨法(CMP process)将位于孔洞38外的复晶硅层40去除；
接下来参考图3，将介电层36去除，以裸露出垫氧化硅层34和氧化硅间隙壁区域22的外壁；
最后如图4所示，在垫氧化硅层34上形成氮化硅间隙壁19，并形成金属接触点32、26，以完成具嵌入式栅极的金属氧化物半导体场效应晶体管的制程。其主要缺陷在于：
其所形成的金属氧化物半导体场效应晶体管的通道长度取决于氧化硅间隙壁区域22间的间隔，而氧化硅间隙壁区域22间的间隔则取决于原始的氧化硅层的厚度，以及回蚀刻制程的蚀刻终点的掌控。以目前的化学气相沉积技术而言，并不易在一片8寸的半导体基板上形成厚度绝对均匀的氧化硅层；尤有甚者，回蚀刻制程的蚀刻终点的掌握更是相当地困难。因此在实际制程中，氧化硅间隙壁区域22间的间隔大小以及间隔的均匀度非常难以控制。其结果使得在一片8寸的半导体基板上所形成的金属氧化物半导体场效应晶体管的通道长度相当地不一致，使得所形成电晶体的起始电压和饱和电流等电性不正确，且差异度甚大。
因此，发展出一种新的方法以形成具有精确且稳定的电性的金属氧化物半导体场效应晶体管，特别是具嵌入式栅极的金属氧化物半导体场效应晶体管，便成为积体电路业界一项十分重要的课题。
本发明的主要目的是提供一种形成金属氧化物半导体场效应晶体管的方法。
本发明的次要目的是提供一种具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法。
本发明的制程首先在一半导体基板上形成浅渠沟隔离，再利用的微影及离子布值技术形成源极/汲极区域，并在所述半导体基板上陆续形成第一介电层和第二介电层，其中所述第一介电层和第二介电层之间必须有蚀刻选择性；接下来利用微影及非等向性蚀刻技术在所述半导体基板上形成渠沟，所述渠沟是位于源极/汲极区域之间，延伸穿透部分的源极/汲极区域；
下面为本发明重点所在，对所述半导体基板进行热氧化制程，以在所述渠沟内形成一层氧化硅层，其厚度介于100埃至300埃之间；接下来利用非等向性蚀刻技术蚀刻所述氧化硅层，将位于渠沟底壁上的水平方向的氧化硅层去除，以在所述渠沟的侧壁上形成第一间隙壁，本发明的特征在于，所述第一间隙壁之间的距离可以精确地控制，其原因是所述氧化硅层是以热氧化制程所形成，其厚度可以精确地控制，并且在整个半导体基板上的厚度的均匀性极佳。
接下来在所述渠沟内的底壁上形成一层栅极介电层，其厚度为20埃以下，其次形成一层导电层，再利用一平坦化制程(planarization process)将位于渠沟外的导电层去除，以形成栅极插塞(gate plug)；后续进行一道选择性蚀刻制程，将所述第二介电层去除，并在所述第一间隙壁的侧壁上形成第二间隙壁。最后，以传统的技术进行一连串的沉积、微影和蚀刻的步骤，以形成所述源极/汲极区域的金属接触点及所述栅极插塞的金属接触点，以完成本发明所揭露的具嵌入式栅极的金属氧化物半导体场效应晶体管。
本发明的重点在于，所述第一间隙壁之间的距离可以精确地控制，其原因是所述氧化硅层是以热氧化制程所形成，其厚度可以精确地控制，并且在整个半导体基板上的厚度的均匀性极佳。因此，后续在所述渠沟内所形成的金属氧化物半导体场效应晶体管的栅极的通道长度便可以精确地控制，并且在整个半导体基板上每一电晶体的通道长度相当一致。如此一来，利用本发明的技术所形成的具有嵌入式栅极的金属氧化物半导体场效应晶体管便可获致极稳定且控制精确的电性，诸如所述金属氧化物半导体场效应晶体管的起始电压和饱和电流都可精确地控制，并且在整个半导体基板上的每一电晶体的电性都相当一致。
下面结合较佳实施例和附图进一步说明。
图1是常用浅渠沟、垫氧化硅层、介电层和孔洞的制程的剖面示意图。
图2是常用孔洞的底壁上形成栅极氧化硅层和栅极导电层的制程剖面图。
图3是常用介电层去除的制程剖面示意图。
图4是常用完成具嵌入式栅极的金属氧化物半导体场效应晶体管的制程剖面示意图。
图5是本发明中形成浅渠沟隔离、第一介电层和第二介电层的制程剖面图。
图6是本发明的在半导体基板上形成渠沟的制程剖面示意图。
图7是本发明的在渠沟内形成一层氧化硅层的制程剖面示意图。
图8是本发明的在渠沟的侧壁上形成第一间隙壁的制程剖面示意图。
图9是本发明在渠沟内的底壁上形成一层栅极介电层的制程剖面示意图。
图10是本发明的形成栅极插塞的制程剖面示意图。
图11是本发明的去除第二介电层的制程剖面示意图。
图12是本发明的完成具嵌入式栅极的金属氧化物半导体场效应晶体管的制程剖面示意图。
参阅图5，本发明是揭露一种形成金属氧化物半导体场效应晶体管的方法，特别是关于一种具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法。
本发明中形成浅渠沟隔离、第一介电层和第二介电层的制程是，首先提供一p型单晶的半导体基板100，并在半导体基板100上形成浅渠沟隔离120；接下来，利用传统的微影及离子布值技术形成源极/汲极区域130，并在半导体基板100上陆续形成第一介电层140和第二介电层160。
所述浅渠沟隔离120的形成方法，是首先利用传统的微影及非等向性蚀刻技术在所述半导体基板100的表面上形成浅渠沟；在将光阻以氧气电浆去除之后，利用低压化学沉积法或电浆增强式化学沉积法形成一层氧化硅层以填满该浅渠沟，再利用化学机械研磨法将半导体基板100表面上的该氧化硅层去除。对于N型金属氧化物半导体场效应晶体管而言，所述源极/汲极区域130的掺杂离子是砷(As)或磷(p)离子；对于P型金属氧化物半导体场效应晶体管而言，所述源极/汲极区域130的掺杂离子是硼(8)离子；所述源极/汲极区域130的掺杂浓度介于2E15-9E15离子/平方公分之间；离子的植八能量介于15至25 keV之间，使掺杂离子的植入深度介于1000至2000埃之间。所述第一介电层140是以传统的低压化学沉积法或电浆增强式化学沉积法所形成，其厚度介于50至200埃之间。所述第一介电层140是二氧化硅层、氧化钛层(TiO2)或氧化钽层(Ta2O5)。所述第二介电层160是氮化硅层或氮氧化硅层，以传统的低压化学沉积法或电浆增强式化学沉积法所形成，其厚度介于1000至2000埃之间。其中所述第一介电层140和第二介电层160之间必须有蚀刻选择性。
接下来请参考图6，利用微影及非等向性蚀刻技术在所述半导体基板100上形成渠沟180。所述渠沟180是位于源极/汲极区域130之间，延伸穿透部分的源极/汲极区域130，如图6所示。在本发明的一个实施例中，所述渠沟的宽度小于0.1微米；在本发明的另一个实施例中，所述渠沟的宽度等于0.1微米。
接下来请参考图7，其为本发明重点所在，将所述半导体基板100进行热氧化制程，在所述渠沟180内形成一层氧化硅层220，其厚度介于100埃至300埃之间。本发明利用热氧化制程形成所述氧化硅层220的目的在于使用热氧化制程可以精确地控制所形成的氧化硅层的厚度，且在整个半导体基板100上的厚度均匀性极佳。此外，因为所述氧化硅层220是利用热氧化制程所形成，因此所形成的氧化硅层220会深入所述渠沟180的底壁和侧壁内，如图7所示。
接下来请参考图8，利用非等向性蚀刻技术蚀刻所述氧化硅层220，将位于渠沟180底壁上的水平方向的氧化硅层220去除，以在所述渠沟180的侧壁上形成第一间隙壁230。本发明的特征在于，所述第一间隙壁230之间的距离可以精确地控制，其原因是所述氧化硅层220是以热氧化技术所形成，其厚度可以精确地控制，并且在整个半导体基板100上的厚度的均匀性极佳。
接下来进行一道湿蚀刻制程，以NH4F和HF的混合溶液对所述半导体基板100进行湿蚀刻，以去除半导体基板100表面上的晶格缺陷。其中所述NH4F和HF的混合溶液仅会蚀刻硅基板，对于其他各层不会有损害。
接下来请参考图9，在所述渠沟180内的底壁的半导体基板100上形成一层栅极介电层300。所述栅极介电层300为一层氧化硅层或含氮的氧化硅层，利用热氧化制程或化学气相沉积法所形成。在本发明的一个实施例中，栅极介电层300的厚度为20埃或20埃以下。
接下来形成一层导电层320，其位于栅极介电层300和第二介电层160之上，厚度介于1000-3000埃之间，所述导电层320是一层掺有P型或N型杂质的复晶硅层，由传统的低压化学沉积法或电浆增强式化学沉积法所形成，在本发明的一个实施例中，杂质是在导电层320的沉积过程中，同步沉积而掺入导电层320中；在本发明的另一个实施例中，是先形成本微的(intrinsic)复晶硅层，再以离子布值技术将杂质掺入导电层320中。
参阅图10，利用平坦化技术将位于渠沟180外的导电层320除去，以形成栅极插塞320A，在本发明的一个实施例中，平坦化制程是化学机械研磨法；在本发明的另一个实施例中，平坦化制程是回蚀刻法。
参阅图11，进行选择性蚀刻制程，将第二介电层160除去，在本发明的一个实施例中，是以湿蚀刻技术进行，将半导体基板100浸入热磷酸溶液中。
参阅图12，先形成一层介电层，再以非等向性蚀刻技术进行回蚀刻，在第一间隙壁220的侧壁上形成第二间隙壁400。
最后，使用传统的技术进行一连串的沉积、微影和蚀刻，以形成源极/汲极区域的金属接触点420，完成本发明的具嵌入式栅极的金属氧化物半导体场效应晶体管。所述的金属接触点为金属钨、铜或铜铝合金，其沉积方法包括化学气相沉积法、溅镀法、高密度感应偶合电浆沉积法或高密度离子化金属电浆沉积法。
上述为本发明的较佳实施例，并非限制本发明，凡作些微的改变与调整，仍将不脱离本发明的精神和保护范围。
Claims (10)
1、一种具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：它包括如下步骤：
a、在一半导体基板上形成隔离区域；
b、在所述半导体基板上形成源极/汲极区域；
c、在所述半导体基板上陆续形成第一介电层和第二介电层；
d、利用非等向性蚀刻技术在所述半导体基板上形成一沟渠；
e、利用热氧化技术形成一层氧化硅层；
f、利用非等向性蚀刻技术在所述沟渠的侧壁上形成第一间隙壁；
g、在所述沟渠的底壁上形成一层栅极介电层；
h、形成所述金属氧化物半导体场效应晶体管的源极电极、汲极电极和嵌入式栅极的电极。
2、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述第一介电层和第二介电层具有蚀刻选择性。
3、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述第二介电层的厚度介于1000埃至2000埃之间。
4、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述第二介电层是氮化硅层。
5、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述第二介电层是氮氧化硅层。
6、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述渠沟的宽度小于0.1微米。
7、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述栅极介电层的厚度小于20埃。
8、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：该步骤h形成所述金属氧化物半导体场效应晶体管的源极电极、汲极电极和嵌入式栅极的电极的方法包含有：
A、形成一导电层以填满所述渠沟；
B、将所述导电层中位于所述渠沟外的部分去除，以形成栅极插塞；
C、将所述第二介电层去除；
D、在所述栅极插塞的侧壁上形成第二间隙壁；
E、形成所述源极/汲极区域及所述栅极插塞的金属接触点。
9、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述导电层中位于所述渠沟外的部分是以化学机械研磨法去除。
10、如权利要求1所述的具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法，其特征在于：所述形成第二间隙壁的方法是先沉积一层介电层，再利用非等向性蚀刻技术进行回蚀刻。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB00130304XA CN1173390C (zh) | 2000-10-30 | 2000-10-30 | 具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB00130304XA CN1173390C (zh) | 2000-10-30 | 2000-10-30 | 具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1351370A true CN1351370A (zh) | 2002-05-29 |
| CN1173390C CN1173390C (zh) | 2004-10-27 |
Family
ID=4594098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB00130304XA Expired - Lifetime CN1173390C (zh) | 2000-10-30 | 2000-10-30 | 具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1173390C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100421226C (zh) * | 2003-08-15 | 2008-09-24 | 美光科技公司 | 形成具有集成的金属硅化物栅电极的晶体管的方法 |
| CN100426500C (zh) * | 2005-01-20 | 2008-10-15 | 台湾积体电路制造股份有限公司 | 半导体元件的多层内介电层及其制造方法 |
-
2000
- 2000-10-30 CN CNB00130304XA patent/CN1173390C/zh not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100421226C (zh) * | 2003-08-15 | 2008-09-24 | 美光科技公司 | 形成具有集成的金属硅化物栅电极的晶体管的方法 |
| CN100426500C (zh) * | 2005-01-20 | 2008-10-15 | 台湾积体电路制造股份有限公司 | 半导体元件的多层内介电层及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1173390C (zh) | 2004-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1291483C (zh) | 沟槽肖特基势垒二极管 | |
| US8120100B2 (en) | Overlapping trench gate semiconductor device | |
| US5866448A (en) | Procedure for forming a lightly-doped-drain structure using polymer layer | |
| US6777299B1 (en) | Method for removal of a spacer | |
| KR100232711B1 (ko) | 반도체장치의 제조방법 | |
| KR20030023718A (ko) | 종형 전력 트랜지스터 트렌치 게이트 반도체 디바이스제조 방법 | |
| CN1094654C (zh) | 隔离栅半导体器件及其制造方法 | |
| CN1173390C (zh) | 具嵌入式栅极的金属氧化物半导体场效应晶体管的形成方法 | |
| US8390040B2 (en) | Localized spacer for a multi-gate transistor | |
| US20090085104A1 (en) | Semiconductor device and method for manufacturing | |
| JP4320167B2 (ja) | 半導体素子及びシリコン酸化窒化膜の製造方法 | |
| CN100372069C (zh) | 利用双镶嵌工艺来形成t型多晶硅栅极的方法 | |
| CN110867380B (zh) | 半导体器件的形成方法 | |
| KR100257080B1 (ko) | 반도체소자의제조방법 | |
| KR20020056285A (ko) | 반도체 소자의 게이트 제조방법 | |
| US6440809B1 (en) | Method of preventing fluorine ions from residing in a gate to result in boron ion penetration into a gate oxide | |
| KR100243916B1 (ko) | 박막트랜지스터의 제조방법 | |
| CN1118101C (zh) | 具有绝缘栅极的半导体器件及其制造方法 | |
| US20080096337A1 (en) | Disposable semiconductor device spacer with high selectivity to oxide | |
| KR100331032B1 (ko) | 측벽막을 이용한 트렌치 게이트 전력소자 제조방법 | |
| EP4456142A1 (en) | Forming of slope liners in trench based semiconductor devices | |
| CN1237588C (zh) | 功率金属氧化物半导体场效应晶体管的制造方法 | |
| US11532745B2 (en) | Integrated circuit structure including asymmetric, recessed source and drain region and method for forming same | |
| US6852634B2 (en) | Low cost method of providing a semiconductor device having a high channel density | |
| KR100485004B1 (ko) | 에스오아이 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20041027 |