CN100426500C - 半导体元件的多层内介电层及其制造方法 - Google Patents

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Abstract

本发明为提供一种半导体元件的多层内介电层及其制造方法，具体涉及一种增进插塞模组表现的方法，其是包含通过降低内介电层的表面差异度来改善所制得的插塞模组表现，其对制造导电插塞上将产生较佳的表现。此内介电层是包含多层，第一层(610)是保护基底上元件免于受其后续蚀刻工艺的损害，同时，一第二层(620)是覆盖于此第一层之上。由于基底上元件的轮廓表面差异，则借第三层(630)用以填充间隙。第四层(640)的厚度可使内介电层达到预期的厚度且通过一种可制得一非常平坦的内层的方法以完成此内介电层。此种多介电层的运用无须使用化学机械研磨工艺即可消除内连线层中的轮廓表面差异(填充间隙与平坦化突起处)。

Description

半导体元件的多层内介电层及其制造方法
技术领域
本发明是关于一种制造集成电路的系统及方法，更特别地是关于一种增进插塞模组表现的系统与方法。
背景技术
在集成电路元件制造完成后，便需要于元件间制造内连线，以产生具有功能的集成电路。在现今工艺中，光学光刻技术可用于导电插塞的制造，其连结于源极/漏极与元件的栅极端点，此种插塞需穿透用以保护与隔离元件的介电层。
然而，用于介电层的材料会依据各种材料厚度与所使用于光刻工艺中的不同波长的光，而具有不同反射特性，  因此为使光刻工艺达到最大的精确度，将介电层的反射率变异性降至最低是必要的，介电材料的反射率差异可导致在光刻工艺所使用的光具有不一致的行为，此种不一致行为会降低插塞穿透介电层的准确度。由于介电层反射率为介电层厚度与光波长的函数(其可通过所施行的工艺修正)，其须尽可能使介电层的厚度维持固定。
一般所使用降低介电层厚度变异性的技术是为使用高密度等离子化学气相沉积(HDP-CVD)以沉积得一介电层，且接着以化学机械研磨(CMP)对介电层进行平坦化。化学机械研磨机台使用化性(溶剂)及物性(研磨环境与表面)技术以平坦化介电层，典型地，将研磨浆(含化性与物性研磨环境)使用于晶片上，且接着可以一研磨表面(通常为研磨轮或研磨带)对晶片进行研磨，于工艺中平坦化晶片。
现有技术的缺点之一为虽然化学机械研磨可有效地平坦化晶片，但化学晶片研磨的使用仍会导致晶片的介电层产生严重的厚度差异，再者，在不同晶片间的介电层亦会产生明显的厚度差异。此外，由于用以平坦化晶片的化学与物理技术与在化学机械研磨工艺进行后所需外加的清洗步骤，将会使化学机械研磨工艺变得更为昂贵。
现有技术的另一缺点为高密度等离子化学气相沉积并非为一用以于元件间填充间隙的有效技术，无法填充元件间的间隙则无法得到良好的元件的导电隔离，此会导致集成电路的不正常工作。
现有技术的另一缺点为高密度等离子化学气相沉积的使用会导致元件自高密度等离子化学气相沉积工艺而来的放电与超紫外光所产生的损害。高密度等离子化学气相沉积亦可造成插塞蚀刻停止层(CESL)厚度的损失，此插塞蚀刻停止层的厚度减少会使其因厚度不足而无法停止化学蚀刻对元件的损害。
现有技术的又一缺点为介电层的压缩(compression)会导致应力效应的松弛(relaxation)，借此使用应变技术(strainedtechnology)，所见的驱动电流性能的好处将会变得无效。
现有技术的再一缺点为厚度测量需在化学机械研磨工艺施行前与施行后进行，以确保其可维持所欲得到的介电层厚度，此为于化学机械研磨工艺间，准确地控制所移除的介电材料量的结果，举例而言，由于研磨轮的耗损程度会随使用时间增长而恶化，因此化学机械研磨工艺间所移除的材料量需考虑研磨轮的条件。
请参考图1，其为一数据图表，绘示光反射层上的插塞蚀刻停止层(CESL)与内介电(ILD)层的厚度变化所造成的影响。如先前所述，一使用于特定层的材料的光反射率可依据所使用的光的波长及特定层与其材料的厚度而决定。然而，存在于特定层下的一层亦可因其光反射率而具有影响力。更甚者，此层的厚度亦可因特定层的光反射率而影响。举例而言，在一集成电路中，一磷硅玻璃(PSG)层可形成于插塞蚀刻停止层之上而用以作为内个电层。在集成电路中，为了制造内连线元件中的导电插塞，会进行移除部分磷硅玻璃，故可知该磷硅玻璃的光反射率具有决定性的。然而，若磷硅玻璃与插塞蚀刻停止层存在有厚度变异的情形，则磷硅玻璃的反射性会随之改变，其将导致配置、大小、深度、及前述将被移除以生成插塞的部分磷硅玻璃的不准确，且可能导致误形成、功能失效、及/或不适当地错置导电插塞。
图1所示的数据图表所绘示的三条曲线绘示一磷硅玻璃层的反射率相对于此磷硅玻璃层的厚度。其中每一条曲线代表一插塞蚀刻停止层不同的厚度。一第一曲线105代表插塞蚀刻停止层的厚度为20纳米的条件下，一第二曲线110代表插塞蚀刻停止层的厚度为30纳米的条件下，而一第三曲线115代表插塞蚀刻停止层的厚度为40纳米的条件下，明显地，此磷硅玻璃层的反射率取决于磷硅玻璃层的厚度；然而，图1所绘示的数据图表显示插塞蚀刻停止层亦对磷硅玻璃的反射率具有极大的影响。举例而言，若磷硅玻璃层厚度为400纳米，则磷硅玻璃层的反射率可产生自0.025(当插塞蚀刻停止层的厚度为20纳米)至0.015(当插塞蚀刻停止层的厚度为30纳米)至0.005(当插塞蚀刻停止层的厚度为40纳米)的变异。
当磷硅玻璃层(内介电层)的反射率随着磷硅玻璃层厚度与插塞蚀刻停止层厚度的函数而广泛地改变，且当其伴随使用光刻工艺以制造磷硅玻璃层内的开口进而制得导电插塞时，其难以达到所要的精确度，且随着磷硅玻璃层的反射率广泛地改变，也逐渐变得难以预测在光刻工艺中的光束行为，因此，工艺无法准确地形成磷硅玻璃层内的开口(或其他如大小与深度等物理性质)。因此，本实施例期望达到平坦化磷硅玻璃层的目的，使其均匀一致以尽可能减少每一层厚度的变异度，其中在两层以内的结构是可以提高表面均匀度进而达到减少厚度变异的目的，值得注意的是，本案讨论的是针对插塞蚀刻停止层与磷硅玻璃层(内介电层)。这样的讨论可推及两层以上而不影响本发明的实质精神。
请参考图2，其绘示先前技术工艺200的流程图，此工艺为对磷硅玻璃层进行平坦化以促使降低表面变异性，其是以工艺200对基底内元件上的磷硅玻璃层(亦称为内介电层)进行平坦化，更明确地，本发明是在元件制造于基底上之后且在建构内连线(金属层)之前开始进行工艺200。在开始建构元件于基底上后，沉积插塞蚀刻停止层于元件之上(如步骤205所示)，插塞蚀刻停止层可用以保护元件防止蚀刻损害发生于后续的工艺步骤中，一旦插塞蚀刻停止层沉积完成，会接着沉积一内介电层(一般为使用磷硅玻璃或是未掺杂硅玻璃(USG))于基底上(如步骤210)，此内连线的沉积步骤可以高密度等离子化学气相沉积法(high density plasmachemical vapor deposition；HD P-CVD)技术达成。此种高密度等离子化学气相沉积技术(或其他上述工艺技术)是为一般本领域技术人员所能了解，本发明不再对其技术内容赘述。
内介电层的沉积分为两步骤。在第一步骤中，内介电层的沉积目标为填充在元件中的任一间隙，由于元件为三维空间的结构，间隙(valleys)会存在于紧密排列的元件中，且除非这些间隙被良好地填充，否则导电载流子会稳定地在各个元件之间流动。完成第一步骤的间隙填充后，第二步骤可使内介电层的沉积达到一定的厚度，例如：厚度为9000埃，在建构内介电层之后(如步骤210)，进行内介电层厚度的测量(如步骤215)。由于相对高密度等离子化学气相沉积法的工艺准确度，先行测量沉积的内介电层厚度是必须的，此乃因为一般是不可能仅由沉积过程所耗费的时间来适当地推算得内介电层的厚度，所以，实际上对内介电层的测量是必要的。
为决定所需以化学机械研磨(CMP)工艺移除内介电层的多寡，测量内介电层的厚度为必要的，此工艺是用以平坦化内介电层(如步骤220)，如先前所述及，化学机械研磨乃使用化学与机械方法以研磨内介电层，将可能含有化学溶剂及研磨媒介物的研磨浆料使用于内介电层且接着以一般为研磨轮盘或研磨带的研磨器机械地对内介电层进行研磨。研磨量可取决于研磨浆料的反应性与磨蚀性、机械研磨器的磨蚀性、研磨所耗费的时间长短、及机械研磨器的磨损等。由于有许多因素会影响化学机械研磨工艺的效果，因此需要先进工艺控制(APC)系统以达到准确的结果。先进工艺控制(APC)系统可包含对化学机械研磨工艺准确的时间控制与对研磨浆料及内介电层厚度测量的完全控制，据此，先进工艺控制(APC)系统可将所使用的机械研磨器(研磨轮盘或研磨带)自前次替换时间的使用周期及所使用的研磨浆料的汰换时间等因素列入考虑，由于研磨效率是依据机械研磨器的耗损量与研磨浆料的重复使用频率而决定的，所以，此为一关键性的重要因素。
即便是伴随着先进工艺控制(APC)系统的使用，准确地预测自内介电层移除的介电材料量仍为相当困难的，因此，在进行化学机械研磨工艺后(如步骤220)，则需要再次进行内介电层的厚度测量(如步骤225)，除了验证内介电层的厚度与确认此厚度在标准范围之内，其亦可能测量内介电层的变异性。在进行内介电层平坦化工艺之后，则继续完成集成电路的制造流程。
如前所述，工艺200的缺点是包含：在化学机械研磨平坦化工艺(约为10％的非均匀度)后，厚度的变化程度仍为重要的，且高密度等离子化学气相沉积工艺的间隙填充效果并不理想，由于高密度等离子化学气相沉积工艺，在插塞蚀刻停止层上会造成价电子与紫外线的损害，同时，此高密度等离子化学气相沉积工艺会导致插塞蚀刻停止层厚度的降低，且由于昂贵的材料的使用与多道工艺步骤的进行，亦会造成化学机械研磨工艺的成本提高，在化学机械研磨工艺进行之前及之后皆必须进行内介电层厚度的测量，以得到较佳的效果，(且内介电层的压缩可导致应变效应的松弛，而使其原可导入基底内以获得良好的驱动电流表现的优势丧失)。
请参考图3a及图3b，其绘示一含有内介电层的制造元件的基底于进行平坦化工艺200(视图2)之前及之后的剖面图，其是用以降低内介电层厚度的变化程度。图3a乃绘示在平坦化工艺进行前的一含有制造元件的基底305，此制造元件包含一对源极/漏极端点310及一栅极端点315，其具有一多晶硅栅极320。可用一由氧化区域325及一氮化硅区域330组成的间隙壁以有效地控制沟道长度，此间隙壁亦可视为隔离区域。
将插塞蚀刻停止层335沉积于制造元件上，可用以防止过度的蚀刻损害制造元件，接着将内介电层340沉积于制造元件上方，于一实施例中，在一现行制造流程中，磷硅玻璃(PSG)与未掺杂硅玻璃(USG)可用以成为内介电层340的材料，且可通过高密度等离子化学气相沉积工艺而制得之。值得注意的是，由于制造元件为三维空间结构，因此凸起处342会存在于介电层内。另亦需注意，由于化学机械研磨工艺会导致内介电层340厚度的减少，因此所使用内介电层340的厚度(如介电层厚度(span)345)可大于实际所预期的厚度以达到平坦化的目的。举例而言，内介电层340可为约9000埃的厚度。
请参考图3b，其绘示在平坦化工艺进行后的基底剖面图。对内介电层340进行研磨工艺显示其可成功地消除由于制造元件的轮廓(topography)产生的凸起处(如凸起处342，视图3a)，更进一步的，研磨内介电层340可降低内介电层的厚度，例如，降低的内介电层340的厚度范围自9000埃至5000埃(如介电层厚度355)。
请参考图4，其绘示多数晶片的内介电层的数据图表400。此数据图表400显示在进行化学机械研磨平坦化之后多数不同晶片的内介电层的厚度(如图3b所示的内介电层340)厚度，图4所绘示多数晶片的内介电层的目标厚度为5000埃(如图所示的水平虚线405)。对晶片#1而言，测定得知最大的内介电层厚度为近似5600埃(数据点410)，且最小的内介电层厚度为4700埃(数据点412)，晶片#1则具有约900埃或18％的厚度变异，而在晶片#2则测得最大厚度约为5600埃(数据点415)或最小厚度约为4600埃(数据点417)，其厚度变异为20％。
很清楚地，利用化学机械研磨工艺以平坦化内介电层并无法产生良好的结果，虽然所得到的介电层已较未进行平坦化的内介电层呈现平缓，但其仍维持极大的变异程度，其足以导致劣质插塞的产生。
发明内容
本发明是提供一种改善插塞模组表现的系统与方法，以解决或预防上述问题及达到更好的效果。
本发明是提供一种半导体元件中的多层内介电层(MID)，其中此半导体元件包括：一场效应晶体管(FET)及一基底；此多层内介电层包含：覆盖于该场效应晶体管上的多层内介电层的一第一厚度，在多层内介电层的第一厚度上的多层内介电层的第二厚度，其中多层内介电层的第一厚度相对于多层内介电层的第二厚度的厚度比例范围自0.06至0.90，且其中此多层内介电层更包括一第三厚度及一第四厚度。
本发明所述的半导体元件的多层内介电层，该第二层厚度是小于该场效应晶体管的栅极电极的厚度与500埃的总和。
本发明所述的半导体元件的多层内介电层，该第二层厚度是通过一次常压化学气相沉积法(sub-atmospheric chemicalvapor deposition)以制成，并以四乙基氧硅烷(TEOS)气体为主要气体。
本发明所述的半导体元件的多层内介电层，该第一层厚度、该第二层厚度、该第三层厚度的厚度总和是约小于该场效应晶体管的栅极电极的厚度与3000埃的总和。
本发明所述的半导体元件的多层内介电层，该第三层是自一可流动介电材料制得。
本发明所述的半导体元件的多层内介电层，该第四层是为一已掺杂介电层，该已掺杂介电层具有约300埃以上的厚度。
本发明所述的半导体元件的多层内介电层，该第四层是自一掺杂磷的玻璃材料制得。
本发明所述的半导体元件的多层内介电层，用于该第一层、该第二层、及该第三层的各材料是具有一介电常数，其中各材料的该介电常数间的一关系式可表示为：DCFDL＞DCTDL＞DCSDL，其中DCFDL为该第一层的一介电常数，DCSDL为该第二层的一介电常数，DCTDL为该第三层的一介电常数。
本发明所述的半导体元件的多层内介电层，用于该第一层、该第二层、及该第三层的各材料分别具有一反射系数，其中各材料的反射系数间的一关系式可表示为：RIFDL＞RISDL＞RITDL，其中RIFDL为该第一层的一反射系数，RISDL为该第二层的一反射系数，RITDL为该第三层的一反射系数。
本发明另提供一种半导体元件中的多层内介电层(MID)，其中此半导体元件包括一场效应晶体管(FET)及一基底；此多层内介电层是包含：覆盖于场效应晶体管上的一含氮层及形成于该含氮层之上的至少一含氧层，其中含氧层的厚度相对于含氮层的厚度的厚度比例范围自1.1至15，且其中多层内介电层含有至少四层。
本发明所述的半导体元件的多层内介电层，该多层内介电层的第二层的厚度是小于该场效应晶体管的栅极电极的厚度与500埃的总和。
本发明所述的半导体元件的多层内介电层，该多层内介电层的该第二层的厚度是通过次常压化学气相沉积法以制成，并以四乙基氧硅烷(TEOS)气体为主要气体。
本发明所述的半导体元件的多层内介电层，该多层内介电层的第一层的厚度、该多层内介电层的第二层的厚度、该多层内介电层的第三层的厚度的总和是约小于该场效应晶体管的栅极电极的厚度与3000埃的总和。
本发明所述的半导体元件的多层内介电层，该多层内介电层的第四层是为一已掺杂介电层，该已掺杂介电层具有约300埃以上的厚度。
本发明所述的半导体元件的多层内介电层，该多层内介电层的该第四层是自一掺杂磷的玻璃材料制得。
本发明所述的半导体元件的多层内介电层，该含氧层是包括两层未掺杂氧层，其中以一次常压化学气相沉积工艺制得一第一未掺杂氧层，且以一旋转涂布工艺制得一第二未掺杂氧层。
本发明又提供一种制造半导体元件中的方法，其包括：于一半导体基底上形成一场效应晶体管，之后在此半导体基底上形成一第一氮化层，接着在第一氮化层上形成一第一氧化层，且于第一氧化层上形成一第二氧化层。此方法更包含估算一第三氧化层的厚度，并形成一第三氧化层于第二氧化层上。
本发明所述的半导体元件的制造方法，该第一氮化层是覆盖于该场效应晶体管元件之上，且其是以一低压化学气相沉积(lowpressure chemical vapor deposition，LP-CVD)或一含氮等离子工艺制得该第一氮化层。
本发明所述的半导体元件的制造方法，是以一次大气压化学气相沉积或是一常压化学气相沉积法(atmospheric pressurechemical vapor deposition，AP CVD)工艺制得该第一氧化层。
本发明所述的半导体元件的制造方法，该估算步骤是包括通过测量该第一氧化层的厚度与该第二氧化层的厚度，并自三层氧化层的总期望厚度减去该第一氧化层的厚度与该第二氧化层的厚度以确定该第三氧化层的厚度。
本发明的优势在于其对介电层提供一种较以往施行化学机械研磨工艺更均匀一致的平坦化方法，且无论在单一晶片内或是各晶片间的均匀度都具有较佳的表现，此由于本发明所揭露的工艺方式具有较高的可预测性与精准度。
本发明更进一步的优势在于可具有比高密度等离子化学气相沉积法(high density plasma chemical vapor deposition；HDP-CVD)更高效率的方法进行元件间间隙的填充，良好的间隙填充可导致较佳的元件隔离效果。
本发明亦具有另一优势，其可经由应变技术的维持进而可达到驱动电流(driving current)的增益。
本发明的另一优势为无须缩减插塞蚀刻停止层(CESL)的厚度，通过此不影响插塞蚀刻停止层的间隙填充工艺，于蚀刻工艺进行期间，在元件中发生于插塞蚀刻停止层下方的损害机会也大大地减少，因此，产率因此提升。
本发明具有另一外加优势，在制造介电层之后，无须在另外进行厚度的测量，此厚度测量步骤的免除可导致更快速的集成电路制造流程与制造成本的降低。
综上所述，其为更广泛阐述本发明的态样与技术优势以使本发明的后续描述更为明确且易为了解。
附图说明
图1绘示插塞蚀刻停止层与光反射上的内层介电层厚度变异的作用数据图；
图2绘示用以对内层介电层进行平坦化工艺的现有技术流程图；
图3a及图3b绘示含有一内层介电层的基底剖面示意图，其显示使用如图2所示的现有技术平坦化工艺之前与之后的态样；
图4绘示使用如图2所示的现有技术平坦化工艺所得的数个晶片内层介电层厚度的数据示意图；
图5绘示依据本发明的较佳实施例对内层介电层进行平坦化工艺以降低表面变异性的流程图；
图6a至图6e绘示一基底的剖面示意图表，其显示依据本发明的较佳实施例的形成具有低表面变异性的内层介电层的各种步骤；
图7绘示依据本发明的较佳实施例制造具有低表面变异性的半导体元件的工艺流程图。
具体实施方式
本发明将通过以下的较佳具体实施例而作更进一步地详细说明，但这些具体实施例仅是作为举例说明，而非用以限定本发明的范畴。
本发明为提供在一集成电路中的制造插塞模组的相关技术，本揭露的目的为欲得到最大平坦化程度的介电层。本发明的另一目的亦为欲达到对集成电路的其他各层达到缩小各层厚度的变异值。
请参考图5，其绘示根据本发明的一较佳实施例对内介电层进行工艺500的流程图，以促使其表面变化程度的降低。与先前述及的工艺200相同，工艺500可用以对制造元件上的内介电层进行平坦化以协助其降低表面差异度。值得注意的是，在工艺500的实施例中，内介电层可包含四层介电材料，更进一步的，其可使用任何不同层数的介电层而不影响本发明精神的实质。
可于基底上方制造元件之后且在元件间内连线(导电连结物)制造之前开始进行工艺500，在元件制造之后，插塞蚀刻停止层可沉积于元件(如步骤505)上方。根据本发明的较佳实施例可知，氮化硅(如SiNx，其中x是约小于2)可用作为插塞蚀刻停止层，且可以低压化学气相沉积(LP-CVD)或等离子辅助化学气相沉积(PE-CVD)技术沉积而得。然而，只要其他作为插塞蚀刻停止层的材料可与用于蚀刻内介电层材料(特别地，其对于蚀刻材料相当不具反应性)的蚀刻材料呈现明显不同的，即可保护元件与基底防止其受到蚀刻材料的损害。
在沉积插塞蚀刻停止层之后，可形成多层内介电层的第二层于插塞蚀刻停止层的顶端，在初期时，可沉积一第一内介电层(如步骤510)。第一介电层可特别地覆盖于元件上，其中此元件为存在于基底的顶端，第一介电层可填充于基底上各元件间的任一间隙，以导电隔离此元件，其典型可为掺杂硅玻璃并使用次常压化学气相沉积技术(SA-USG)或常压化学气相沉积法(APCVD)工艺形成第一介电层。
在沉积第一介电层之后，可接着进行沉积一第二介电层(如步骤515)。使用第二介电层以促使填充存在于第一介电层间的主要不规则表面的间隙中，如沿基底上元件的轮廓的凸起处。可进行旋转涂布沉积工艺以形成第二介电层，如旋布玻璃(SOG)技术，其可借助离心力的使用以促使介电材料均匀地散布在整个晶片上，且其可自未掺杂硅玻璃制得，此可制得一具低变异性全面厚度的介电层。
在形成第一及第二介电层后(如步骤510及515)，开始进行两介电层的厚度测量(步骤520)，厚度测量步骤可确立已沉积的两介电层的厚度，确定所需用作沉积的介电材料量的多寡，以使多层介电层厚度达到预期的总厚度。在测量两介电层之后，进行第三介电层的沉积步骤(如步骤525)。根据本发明的一较佳实施例，第三介电层可用以使多层介电层达到一预期厚度，其是由磷硅玻璃或未掺杂硅玻璃组成，且可使用等离子辅助化学气相沉积工艺配合常压化学气相沉积法工艺以沉积之。由于等离子辅助化学气相沉积技术是具高度准确性且可根据所使用的技术量以精确地预测以此技术所得的已沉积材料厚度，而用来控制第三介电层沉积的常压化学气相沉积法工艺乃仅根据使用技术所耗费的时间长短来决定。
请参考图6a至图6e，其是根据本发明的一较佳实施例绘示在形成多层内介电层的不同阶段中，一含有制造元件的基底的剖面示意图，其中多层内介电层的制造是可产生具有低表面变异程度的内介电层。图6a绘示一基底605，其是具有一元件607建构于其表面之上，根据本发明的一较佳实施例所述，元件607可为一具有栅极宽度小于130纳米的金属氧化物半导体场效应晶体管(MOSFET)元件。然而元件607可为具有其他栅极宽度的多种元件或金属氧化物半导体场效应晶体管元件之一，更进一步的，金属氧化物半导体场效应晶体管应具有不超过200纳米的整体高度。值得注意的是，当单一元件存在于基底605的表面上时，实际上，基底605可容许各种数量的元件建构于其表面上，其上限是取决于每一元件的大小及基底605的总表面区域，一基底含有数千万个元件是常见的。
在元件607制造于基底605表面之后，与元件607导电连结是必要的，然而，导电连结不能只是简单的放在元件的顶部上，而是必须形成一多层内介电层于元件607与导电连结元件间以防止导电连结元件及其所需工艺的损害。图6b绘示制造多层内介电层的第一步骤，其是于元件607之上放置一插塞蚀刻停止层610(如图5所示的步骤505)，可通过低压化学气相沉积工艺(LP-CVD)或等离子辅助化学气相沉积法工艺将蚀刻停止层610沉积于基底605及元件607之上。根据本发明的较佳实施例所述，插塞蚀刻停止层610的沉积条件如下：基底605是存在于温度为300℃至550℃的范围且含有氮气与硅原子的环境下，沉积压力范围可自0.5至5托耳，且氮气(NH3)亦存在于环境中。在上列条件下，所得到的插塞蚀刻停止层610对波长633纳米的反射系数(RI)为1.90至2.05，而对波长193纳米的反射系数(RI)为2.10至2.70，且氢气的百分比为介于10％至22％的范围内，其阶梯覆盖(对基底605的不连续覆盖程度的测量；step coverage)能力是自70％至100％，厚度为150至1200埃(如介电层615所示)，且不均匀度为小于2％。插塞蚀刻停止层610的厚度应取决于应变效应的需求且可具有自150至1200埃的厚度范围，应变效应可用以改善电流表现且应为本领域技术人员所了解。然而，值得注意的是，插塞蚀刻停止层610可依据各种条件及所需功能而进行沉积。
在插塞蚀刻停止层610形成之后，开始形成多层内介电层的第一介电层620。图6c绘示制造多层内介电层的第二步骤，其是在插塞蚀刻停止层610的上方放置第一介电层620(如图5所示的步骤510)，可通过常压化学气相沉积工艺(AP-CVD)或次常压化学气相沉积法工艺(SA-CVD)将第一介电层620沉积于蚀刻停止层610之上。根据本发明的较佳实施例所述，由未掺杂硅玻璃所组成的第一介电层620的沉积条件如下：基底605是存在于低于温度550℃且含有四乙基氧硅烷(TEOS)气体及氧气的环境下。在上列条件下，所得到的第一介电层620是对多晶硅材料320(图3a)具有极佳的间隙填充能力，并在其下方结构具有低全面性膜层应力(low overall film stress)，及约2500埃的厚度(如介电层625)。此第一介电层620的厚度可具有上限，此上限是取决于在隔离区域(视图3a，由氧化区域325与硅氮区域330所组成)上第一介电层620的厚度，其应小于多晶硅栅极320(视图3a)的高度与500埃的总和厚度。除了最大厚度限制外，可限制插塞蚀刻停止层610与第一介电层620于自0.06至0.90的厚度比例范围(插塞蚀刻停止层厚度对于第一介电层厚度)，用于制造插塞蚀刻停止层610的材料可具有一特定的介电常数及特定的反射系数，分别以DCFDL及RIFDL代表之。然而，值得注意的是，第一介电层620是可以各种条件进行沉积，且所制得的第一介电层实质上为具有相同的功能。
在第一介电层形成后，接着进行一第二介电层630的形成步骤。图6d绘示制造多层内介电层的第三步骤，其是在第一介电层620的上方放置第二介电层630(如图5所示的步骤515)。根据本发明的一较佳实施例所述，第二介电层630为由未掺杂硅玻璃所组成，且以旋转涂布(SOG)技术沉积于第一介电层620之上，此旋转涂布技术典型上是包含在基底605上一材料的应用(如硅酸盐或硅氧烷)，可在一元件上以特定速率旋转基底605，其离心力可使材料均匀一致地分布于基底605的整个表面上。根据本发明的较佳实施例所述，第二介电层630的沉积条件如下：以硅酸盐或硅氧烷材料用作制造第二介电层630，其是以液体形式形成于基底605之上，是以150至500转数/分钟的转速旋转基底605，且以温度范围自80℃至320℃与自400℃至450℃的条件进行预烘烤工艺。当多层介电层(包含插塞蚀刻停止层610、第一介电层620、及第二介电层630)的全面性非均匀度低于3％时，所制得的第二介电材料层630即具有约500埃的厚度(如介电层厚度635)与一低于2％的非均匀度。当第二介电层带有插塞蚀刻停止层610与第一介电层620时，此第二介电层630是具有一上限，此上限为插塞蚀刻停止层610、第一介电层620、及第二介电层630的厚度总和需低于多晶硅栅极320的高度与3000埃的总和厚度。第一介电层620与第二介电层630可视为以掺杂硅玻璃组成的单一介电层，第一介电层620与第二介电层630的总厚度最佳为限制在插塞蚀刻停止层610的1.1至15倍厚度，用以制造第二介电层630的材料可具有一特定的介电常数与反射系数，分别以DCSDL及RISDL代表之。根据本发明的一较佳实施例所述，用于插塞蚀刻停止层610、第一介电层620、及第二介电层630的材料独具在常数与反射系数应具有下列的关系式：DCCESL＞DCSDL＞DCFDL及RICESL＞RIFDL＞RISDL。再次强调，一第二介电层可以其他技术或在不同条件下使用旋布玻璃(SOG)技术以使所制得的第二介电层具有相同的功能表现。
在完成第二介电层630的形成步骤后，可进行多层内介电层全面性总厚度的测量(如图5的步骤520)，得到多层内介电层总厚度的测量结果后，则可确立第三介电层640的厚度。根据本发明的一较佳实施例所述，第三介电层640可用以使多层内介电层的总厚度达到一预定值，因此，第三介电层640的厚度为由介于预期的多层内介电层、第一介电层620与第二介电层630的总厚度间的差异而确立。
图6e是绘示制造多层介电层的第五步骤，其是在第二介电层630的上方放置第三介电层640(如图5的步骤525)，可通过等离子辅助化学气相沉积工艺(PE-CVD)或高密度等离子化学气相沉积法工艺(HDP-CVD)将第三介电层640沉积于第二介电层630之上。根据本发明的较佳实施例所述，第三介电层640是由磷硅玻璃所组成的，然而，以掺杂硅玻璃所制得的第三介电层640的沉积条件如下：基底605是存在于硅、磷、及氧原子的气体环境下。若以等离子辅助化学气相沉积工艺(PE-CVD)沉积第三介电层640，则是将氩气(含有硅、磷、及氧原子)溅镀于第二介电层630的旋布玻璃表面上。由于其沉积工艺为一精密工艺，在化学气相沉积工艺(无论是等离子辅助化学气相沉积或高密度等离子化学气相沉积)期间，应配合使用先进工艺控制(APC)系统以控制第三介电层640的成长厚度，此先进工艺控制系统可监控化学气相沉积工艺的耗时以确立第三介电层640的厚度。上述工艺条件可产生一具有约2000埃(如介电层厚度645)及非均匀度低于2％的第三介电层。不同于插塞蚀刻停止层610、第一介电层620、及第二介电层630，第三介电层640并无厚度上限，然而，可缩限第三介电层640的厚度以使多层内介电层的总厚度达到一预期的厚度。同样地，一第三介电层可以其他技术或在不同条件下使用等离子辅助化学气相沉积或高密度等离子化学气相沉积法技术以使所制得的第三介电层具有相同的功能表现。
在本发明较佳实施例的条件下所完成的多层介电层(如图6e所示)是具有约5000埃的总厚度(其中第一介电层620约为2500埃，第二介电层630约为500埃，而第三介电层640约为2000埃)，且其整体非均匀度是低于4％(第一介电层620的均匀度低于2％，第二介电层630的均匀度低于2％，且第三介电层640的均匀度低于2％)。在部分实施例中，此多层内介电层更包括一第三介电层及一第四介电层，其中此第四介电层为一已掺杂介电层，且具有300埃以上的厚度。除了上限取决于上述多层内介电层中各层的厚度外，另外的限缩条件应取决于多层内介电层的各层厚度，以促使多层内介电层的反射系数达到最佳化。
请参考图7，其是绘示根据本发明的较佳实施例，用以制造半导体元件的工艺700所示的流程图。根据本发明的实施例，可在制造基底后开始进行工艺700，其是用以制备并参与半导体元件的制造，如图7所示，半导体元件的制造可在工艺700完成后以另外的工艺步骤进行，可通过在基底上制造元件(较佳地为一金属氧化物半导体场效应晶体管元件)步骤开始进行工艺700(如步骤705)。此元件制造可包含多数工艺步骤，在此则简化为单一工艺步骤，一旦元件制造完成，一保护层(氮化层)可形成于元件上方(如步骤710)。氮化层覆盖于元件上且可用以保护元件防止其遭受后续工艺的损害。根据本发明的较佳实施例，可以低压化学气相沉积或等离子辅助化学气相沉积工艺形成氮化层。
在形成氮化层(如步骤710)之后，第一氧化层可形成于氮化层之上(如步骤715)，第一氧化层可为多层内介电结构的起始层，其中第一氧化层可通过次常压化学气相沉积(SA-CVD)或常压化学气相沉积(AP-CVD)工艺形成之。在第一氧化层形成之后，可接着形成一第二氧化层(如步骤720)，此第二氧化层的主要功能为填充任何存在于第一氧化层间的间隙，由于元件的三维结构轮廓，其高度会增加。可以旋布玻璃工艺形成第二介电层，其可协助产生一具有良好间隙填充特性的氧化层。在第一及第二氧化层形成之下，可通过一演算系统以估算第三氧化层的厚度(如步骤725)。根据本发明的较佳实施例，此演算系统可以为一先进工艺控制系统应用，其可用以确立第一及第二氧化层的厚度，且根据所得到的测量厚度而推算第三氧化层的厚度，以使第一、第二、及第三氧化层达到预期的厚度。由于用以形成第三氧化层的工艺十分地准确，因此在第三氧化层与形成此层所耗费的时间量之间存有一直接关系，故在估算第三氧化层所需厚度后，可进行此第三氧化层的形成，较佳地是施行等离子辅助化学气相沉积或高密度等离子化学气相沉积工艺(如步骤730)。
虽然本发明及其优点已陈述于前文，但仍可进行各种变化、替代、及取代方式而不影响本发明所依附的申请专利范围所界定的实质范围及精神。第二介电层可用以特定使用于间隙填充的操作目的方面，如填充元件间的凹蚀处以确使元件为导电隔离。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
105：第一曲线
110：第二曲线
115：第三曲线
200：先前技术工艺
205、210、215、220、225、505、510、515、520、525、705、710、715、720、725、730：步骤
305、605：基底
310：源极/漏极端点
315：栅极端点
320：多晶硅栅极
325：氧化区域
330：氮化硅区域
335、610：插塞蚀刻停止层
340：内介电层
342：凸起处
345、355、615、625、635、645：介电层厚度(span)
400：数据图表
405：水平虚线
410、415：数据点
500：工艺
607：元件
620：第一介电层
630：第二介电层
640：第三介电层
700：半导体元件的工艺。

Claims (20)

1. 一种半导体元件的多层内介电层，其特征在于，该半导体元件是包括一场效应晶体管及一基底，该多层内介电层是包括：
覆盖于该场效应晶体管上的该多层内介电层的一第一层；以及
在该多层内介电层的该第一层上的该多层内介电层的一第二层；
其中该多层内介电层的该第一层厚度相对于该多层内介电层的该第二层厚度的厚度比例范围自0.06至0.90；
其中该多层内介电层更包括一第三层及一第四层。
2. 根据权利要求1所述的半导体元件的多层内介电层，其特征在于，该第二层厚度是小于该场效应晶体管的栅极电极的厚度与500埃的总和。
3. 根据权利要求2所述的半导体元件的多层内介电层，其特征在于，该第二层厚度是通过一次常压化学气相沉积法以制成，并以四乙基氧硅烷气体为主要气体。
4. 根据权利要求1所述的半导体元件的多层内介电层，其特征在于，该第一层厚度、该第二层厚度、该第三层厚度的厚度总和是小于该场效应晶体管的栅极电极的厚度与3000埃的总和。
5. 根据权利要求1所述的半导体元件的多层内介电层，其特征在于，该第三层是自一可流动介电材料制得。
6. 根据权利要求1所述的半导体元件的多层内介电层，其特征在于，该第四层是为一已掺杂介电层，该已掺杂介电层具有300埃以上的厚度。
7. 根据权利要求6所述的半导体元件的多层内介电层，其特征在于，该第四层是自一掺杂磷的玻璃材料制得。
8. 根据权利要求1所述的半导体元件的多层内介电层，其特征在于，用于该第一层、该第二层、及该第三层的各材料是具有一介电常数，其中各材料的该介电常数间的一关系式可表示为：
DCFDL＞DCTDL＞DCSDL，
其中DCFDL为该第一层的一介电常数，DCSDL为该第二层的一介电常数，DCTDL为该第三层的一介电常数。
9. 根据权利要求1所述的半导体元件的多层内介电层，其特征在于，用于该第一层、该第二层、及该第三层的各材料分别具有一反射系数，其中各材料的反射系数间的一关系式可表示为：
RIFDL＞RISDL＞RITDL，
其中RIFDL为该第一层的一反射系数，RISDL为该第二层的一反射系数，RITDL为该第三层的一反射系数。
10. 一种半导体元件的多层内介电层，其特征在于，该半导体元件是包括一场效应晶体管及一基底，该多层内介电层是包括：
覆盖于该场效应晶体管上的一含氮层；以及
至少一含氧层，形成于该含氮层之上；
其中该含氧层的一厚度相对于该含氮层的厚度的厚度比例范围自1.1至15；
其中该多层内介电层含有至少四层。
11. 根据权利要求10所述的半导体元件的多层内介电层，其特征在于，该多层内介电层的第二层的厚度是小于该场效应晶体管的栅极电极的厚度与500埃的总和。
12. 根据权利要求11所述的半导体元件的多层内介电层，其特征在于，该多层内介电层的该第二层的厚度是通过次常压化学气相沉积法以制成，并以四乙基氧硅烷气体为主要气体。
13. 根据权利要求10所述的半导体元件的多层内介电层，其特征在于，该多层内介电层的第一层的厚度、该多层内介电层的第二层的厚度、该多层内介电层的第三层的厚度的总和是小于该场效应晶体管的栅极电极的厚度与3000埃的总和。
14. 根据权利要求10所述的半导体元件的多层内介电层，其特征在于，该多层内介电层的第四层是为一已掺杂介电层，该已掺杂介电层具有300埃以上的厚度。
15. 根据权利要求14所述的半导体元件的多层内介电层，其特征在于，该多层内介电层的该第四层是自一掺杂磷的玻璃材料制得。
16. 根据权利要求10所述的半导体元件的多层内介电层，其特征在于，该含氧层是包括两层未掺杂氧层，其中以一次常压化学气相沉积工艺制得一第一未掺杂氧层，且以一旋转涂布工艺制得一第二未掺杂氧层。
17. 一种半导体元件的制造方法，其特征在于，所述半导体元件的制造方法包括：
于一半导体基底上形成一场效应晶体管；
于该半导体基底上形成一第一氮化层；
于该第一氮化层上形成一第一氧化层；
于该第一氧化层上形成一第二氧化层；
估算一第三氧化层的厚度；以及
于该第二氧化层上形成一第三氧化层。
18. 根据权利要求17所述的半导体元件的制造方法，其特征在于，该第一氮化层是覆盖于该场效应晶体管元件之上，且其是以一低压化学气相沉积或一含氮等离子工艺制得该第一氮化层。
19. 根据权利要求17所述的半导体元件的制造方法，其特征在于，是以一次大气压化学气相沉积或是一常压化学气相沉积法工艺制得该第一氧化层。
20. 根据权利要求17所述的半导体元件的制造方法，其特征在于，该估算步骤是包括通过测量该第一氧化层的厚度与该第二氧化层的厚度，并自三层氧化层的总期望厚度减去该第一氧化层的厚度与该第二氧化层的厚度以确定该第三氧化层的厚度。
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