TWI272692B - System and method for contact module processing - Google Patents

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1272692 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造積體電路之系统及 別地是關於-種增進插塞模組表現的系統與方法决，更4寺 【先如技術】 、在積體電路元件製造完成後，便需要於元 連線’以產生具有功能的積體電路。在現今二製後内 =影技術可狀f赌塞的m^ ’先學 =閘極端點’此種插塞需穿透用以保護與隔離二:與元 然而，用於介電層之材料會依據各種材料；t及 用於光微影製程中之不同波長的光，而且有輿所隻 性，因此為使微影製程達到最大之精確度、，將介:戈射特 射率變異性降至最低是必要的’介電材料之反射:層之戈 φ導致在微影製程所使用的光具有不一致的行為，:要異可 致行為會降低插塞穿透介電層之準確度。由於介=不〜 率為介電層厚度與光波長之函數（其可藉由所施行二射 修正）’其須盡可能使介電層之厚度維持固定。 衣& —-般所使用降低介電層厚度變異性之技術係為使用言 孩、度電漿化學氣相沈積(HDP-CVD)以沈積得一介電層，: 接著以化學機械研磨（CMP)對介電層進行平坦化。^學= 械研磨機台使用化性（溶劑）及物性（研磨環境與表面）=術 以平坦化介電層，典型地，將研磨漿（含化性與物性研磨環 0503-Α31434TWF/Jyliu 5 1272692 埏）使用於晶片上，且接著可以一研磨表面（通常為研磨輪 或研f對晶片進行研磨，於製程中平坦化晶片。 4知技術之缺點之一為雖然化學機械研磨可有效地平 化曰曰片’但化學晶片研磨之使用仍會導致晶片之介電層 產生嚴重的厚度差異，再者，在不同晶片間之介電層亦會 產生明顯的厚度差異。此外，由於用以平坦化晶片之化學 與物理技術與在化學機械研磨製程進行後所需外加的清洗 籲步驟’將會使化學機械研磨製程變得更為昂貴。 習知技術之另一缺點為高密度電漿化學氣相沈積並非 為一用以於元件間填充間隙之有效技術，無法填充元件間 之間隙則無法得到良好的元件之電性隔離，此會導致積體 電路的不正常工作。 、 習知技術的另一缺點為高密度電漿化學氣相沈積之使 用會v致元件自高密度電漿化學氣相沈積製程而來的電性 放電與超紫外光所產生之損害。高密度電漿化學氣相沈積 鲁亦可造成插塞蝕刻停止層（CESL)厚度之損失，此插塞蝕刻 兮止層之厚度減少會使其因厚度不足而無法停止化學儀刻 對元件的損害。 、習知技術之又一缺點為介電層之壓縮（compressi〇n)會 备致應力效應之鬆他（relaxati〇n)，藉此使用應變技術 (stramed technology)，戶斤見之驅動電流性能的好處將會變 得無效。 白技術之#缺點為厚度量測需在化學機械研磨製 程施行前與施行後進行，以確保其可維持所欲得到之介電 0503-A31434TWF/Jyliu 6 1272692 層厚度，此為於化學機械研磨製程間，準確地控制所移除 的介電材料量之結果，舉例而言，由於研磨輪之耗損程度 會隨使用時間增長而惡化，因此化學機械研磨製程間所移 除之材料量需考慮研磨輪之條件。 【發明内容】 本發明之較佳實施例係提供一種改善插塞模組表現之 系統與方法，以解決或預防上述問題及達到更好的效果。 根據本發明之一較佳具體實施例，其係提供一種半導 體元件中之多層内介電層（MID)，其中此半導體元件包括： 一場效電晶體(FET)及一基底；此多層内介電層包含：覆蓋 於該場效電晶體上的多層内介電層之一第一厚度，在多層 内介電層之第一厚度上的多層内介電層之第二厚度，其中 多層内介電層之第一厚度相對於多層内介電層之第二厚度 的厚度比例範圍約自〇.〇6至0·90，且其中此多層内介電層 更包括一第三厚度及一第四厚度。 根據本發明另一具體實施例，其係提供一種半導體元 件中之多層内介電層（MID)，其中此半導體元件包括一場效 電晶體(FET)及一基底；此多層内介電層係包含：覆蓋於場 效電晶體上的一含氮層及至少一含氧層，其中含氧層之厚 度相對於含氮層之厚度的厚度比例範圍約自1.1至15，且 其中多層内介電層含有至少四層。。 根據本發明又一具體實施例，其係提供一種製造半導 體元件中之方法，其包括:於一半導體基底上形成一場效電 0503-A31434TWF/Jyliu 7 1272692 晶體’之後在此半導體基底上形成一第一氣化層，接著在 弟-虱化層上形成-第-氧化層’且於第一氧化層上形成 -第二氧化層。此方法更包含估算—第三氧化層之厚度， 並形成一第三氧化層於第二氧化層上。 本發明之較佳實施例的優勢在於其對介電層提供一種 較以往施行化學機械研磨製程更均勻一致的平坦化方法， 且無論在單—晶片内或是各晶片間之均勻度都具有較佳的 #表現，此由於本發明所揭露之製程方式具有較高的可預測 性與精準度。 本發明之較佳實施例更進一步的優勢在於可具有比高 密度電聚化學氣相沉積法（high density plasma chemical vapor deposition ; HDP_CVD)更高效率之方法進行元件間間 .隙的填充，良好的間隙填充可導致較佳的元件隔離效果。 本發明之較佳實施例亦具有另一優勢，其可經由應變 技術的維持進而可達到驅動電流(driving current)的增益。 籲本發明之較佳實施例之另一優勢為無須縮減插塞蝕刻 停止層（CESL)之厚度，藉由此不影響插塞蝕刻停止層之間 隙填充製程，於蝕刻製程進行期間，在元件中發生於插塞 蝕刻停止層下方的損害機會也大大地減少，因此，產率因 此提升。 本發明之較佳實施例具有另一外加優勢，在製造介電 層之後，無須在另外進行厚度之量測，此厚度量測步驟之 免除可導致更快速的積體電路製造流程與製造成本之降 低0 0503-A31434TWF/JyHu 1272692 穌上所述，其為更廣泛聞述本發明之離樣 以使本發明之後續描述更為明確且易為瞭解。、，丁支勢 【實施方式】 "本發明將藉由以下的較佳具體實施例而作更進一牛地 坪細說明，但這些具體實施例僅是 _ 以限定本發明之範脅。 牛⑴兄月而非用 本發明為提供在一積體電路中之掣 技術，本揭露之目的為欲得到最大平垣化程;::二目關 =之另一目的亦為欲達到對積體電路之其他各到 鈿小各層厚度之變異值。 、到 請參考第丨圖，其為1料圖表嘴示光反射層上之 插基钕物止層（CESL)細介電（ILD)狀厚度 ^的影響。如先前所述，—使用於特定層之材二光反： 率可依據所使用之光的波長及特定層與其材料之而办 特定層下之—層亦可因 = 有衫響力。更甚者，此層之厚度亦可因特定層之光ς 而影響。舉例而言，在一積體電路中，一磷矽破G) 層可形成於插塞關停止層之上而用以作為内介電丄在) 積體電路中，為了製造内連線元件中之電性插塞，: 移除部分财玻璃，故可知該财麵之歧射率 定性的。然而，若m々麵與插塞_停止層^ = 變異的情形，則磷㈣璃之反射性會隨之改變，:二 配置、大小、深度、及前述將被移除以生成插塞之部分磷 0503-A31434TWF/Jyliu 9 1272692 % 矽玻璃的不準確，且可能導致誤形成、功 能失效、及/或不 適當地錯置電性插塞。 第1圖所示之資料圖表所繪示之三條曲線繪示一鱗 矽玻璃層的反射率相對於此磷矽玻璃層之厚度。其中每一 條曲線代表一插塞蝕刻停止層不同的厚度。一第一曲線105 代表插基蝕刻停止層之厚度為20奈米之條件下，一第二曲 線110代表插塞蝕刻停止層之厚度為30奈米之條件下，而 鲁一第二曲線115代表插塞蝕刻停止層之厚度為40奈米之條 件下’明顯地，此磷矽玻璃層之反射率取決於磷矽玻璃層 之厚度，然而，第！圖所繪示的資料圖表顯示插塞蝕刻停 止層亦對磷矽玻璃的反射率具有極大的影響。舉例而言， 若磷矽玻璃層厚度為400奈米，則磷矽玻璃層之反射率可 產生自約0.025(當插塞蝕刻停止層之厚度為2〇奈米）至 0.015(當插塞姓刻停止層之厚度為3〇奈米）至〇 〇〇5(當插塞 钱刻停止層之厚度為40奈米）之變異。 • 當鱗發破璃層（内介電層）之反射率隨著磷矽玻璃層厚 度與插基蝕刻停止層厚度之函數而廣泛地改變，且當其伴 隨使用光微影製程以製造磷矽玻璃層内之開口進而製得電 性插塞時，其難以達到所要的精確度，且隨著磷矽玻璃層 的反射率廣泛地改變，也逐漸變得難以預測在光微影製程 中之光束行為，因此，製程無法準確地形成磷矽玻璃層内 的開口（或其他如大小與深度等物理性質）。因此，本實施 例期望達到平坦化磷矽玻璃層之目的，使其均勻一致以儘 可能減少每一層厚度之變異度，其中在兩層以内的結構是 0503-A31434TWF/Jyliu 10 1272692 可以提絲面均⑽進而達到減少厚度變異的目的， 注意的是，本案討論的是針對插塞钱刻停止層與碟石夕玻璃

層（内介電層）。這樣的討論可推及兩相上而不影響本發 明之實質精神。 X 請參考第2圖，料示先前技術製程之流程圖， 此製程為對麟石 夕玻璃層進行平坦化以促使降低表面變異 性，其係以製程200雜底内元件上之财玻璃層（亦稱為 籲内介電層）進行平坦化，更明確地，本發明是在元件製造於 基底上之後且在建構内連線（金屬層）之前開始進行掣程 200。在開始建料件於基底上後，沈積插塞_停止層於 元件之上（如步驟205所示），插塞钱刻停止層可用以保講 元件防止蝕刻損害發生於後續的製程步驟中，一旦插塞^ 刻停止層沈積完成，會接著沈積-内介電層（一般為使用填 矽玻璃或是未摻雜矽玻璃(USG))於基底上（如步驟21〇)，此 内連線之沈積步驟可以高密度電漿化學氣相沉積法(hi迚 φ density plasma chemical vapor deposition ; HDP-CVD)技術 達成。此種高密度電漿化學氣相沉積技術（或其他上述製程 技術)係為一般熟習此技藝人士所能瞭解，本發明不再對其 技術内容贅述。 ’、 内介電層之沈積分為兩步驟。在第—步驟中，内介電 層之沈積目標為填充在元件中之任一間隙，由於元件為三 維空間的結構，間隙(valleys)會存在於緊密棑列之元件中， 且除非這些間隙被良好地填充，否則電性載子會穩定地在 各個元件之間流動。完成第一步驟的間隙填充後，第二步 0503-A31434TWF/Jyliu 11 1272692 驟可使内介電声夕a 埃，在建構内;，達到—定之厚度，例如：厚度為9〇0〇 之量測(如步;之後(如步驟210)，進行内介電層厚後 的製程準確声I)。由於相對高密度電漿化學氣相沉積法 此乃因為一^ 丁量測沈積之内介電層厚度是必須的， 地推瞀楫内二不可能僅由沈積過程所耗費的時間來適咯 測是:要的:電層的厚度，是《，實際上對内介電層的； 為決定所恭儿 之多寡，量測：八2學機械研磨(CMP)製程移除内介電層 坦化内介電N如^層之厚度為必要的，此製程係用以平 乃使用化學：c，如先前所述及，化學機械岍磨 溶劑及研磨媒内介電層，將可能含有化學 研磨漿料使用於内介電詹且接著以〜 二研磨帶之研磨器機械地對内介電層進行研 ’、於研磨漿料之反應性與磨蝕性、機械研 二磨蝕性、研磨所耗費的時間長短、及機械研磨器的 楚損等。由於有許多因素會影響化學機械研磨製程的效 口此而要先進製程控制(APC)系統以達到準確的結果。 先進製程控制(APC)系統可包含對化學機械研磨製程準確 的時間控難對研磨漿料及时電層厚度量測之完全控 據此，先進製程控制(APC)系統可將所使用之機械研磨 益（研磨輪盤或研磨帶）自前次替換時間之使用週期及所使 =之研磨椠料的汰換時間等因素列入考慮，由於研磨效率 是，據機械研磨器的耗損量與研磨聚料的重複使用頻率而 決定的，是以，此為一關鍵性的重要因素。 0503-A31434TWF/JyUu 12 I272692 即便是伴隨著先進製程控制(APC)系統的使用，準確地 預測自内介電層移除之介電材料量仍為相當困難的，因 此，在進行化學機械研磨製程後(如步驟220)，則需要再次 進行内介電層之厚度量測（如步驟225)，除了驗證内介電層 之厚度與確認此厚度位在標準範圍之内，其亦可能量測内 介電層之變異性。在進行内介電層平坦化製程之後，則繼 續完成積體電路之製造流程。 餐 如前所述，製程200之缺點係包含··在化學機械研磨 平坦化製程（約為10%之非均勻度)後，厚度之變化程度仍 為重要的，且南密度電漿化學氣相沉積製程之間隙填充效 果並不理想，由於高密度電漿化學氣相沉積製程，在插塞 蝕刻停止層上會造成價電子與紫外線之損害，同時，此高 密度電漿化學氣相沉積製程會導致插塞蝕刻停止層厚度之 降低，且由於昂貴的材料之使用與多道製程步驟之進行， 亦會造成化學機械研磨製程的成本提高，在化學機械研磨 ⑩製程進行之前及之後皆必須進行内介電層厚度的量測，以 得到較佳的效果，(且内介電層之壓縮可導致應變效應的秦 他，而使其原可導入基底内以獲得良好的驅動電流表現之 優勢喪失）。 請參考第3a及3b圖，其繪示一含有内介電層之製造 元件的基底於進行平垣化製程2〇〇(視第2圖）之前、進行 中、及之後的剖面圖，其係用以降低内介電層厚度之變化 程度。第3a圖乃繪示在平坦惠製程進行前之一含有製造％ 件的基底305，此製造元件包含—對源極7汲極端點31〇及 0503-A31434TWF/Jyliu 13 1272692 一閘極端點315，其具有一多晶矽閘極320。町用一由氧化 區域325及一氮化矽區域33〇組成之間隙壁以有效地控制 通逗長度’此間隙壁亦可視為_區诚。 將插塞蝕刻停止層335沈積於製造元件上，可用以防 止過度的蝕刻損害製造元件，接著將内介電層340沈積於 製造兀件上方，於一實施例中，在一現行製造流程中，磷 矽玻璃（PSG)與未摻雜矽玻璃可用以成為内介電層 =0之材料，且可藉由高密度電漿化學氣相沈積製程而製 得之。值得注意的是，由於製造元件為三維空間結構，因 此凸起處342會存在於介電層内1亦需注意，由於化學 機械研磨製程會導致时電層34q厚度之減少，因此所使 用内"包層340之厚度(如介電層厚度(span)345)可大於實 =所預期之厚度以達到平坦化的目的。舉例而言，内介電 層340可為約9〇〇〇埃之厚度。 面圖m圖，其1會示在平垣化製程進行後之基底剖 丄 340進行研磨製程顯示其可成功地消除 ^衣造兀件之輪廓產生的凸起處(如凸起處342，視第3a 圖)’更甚者，研磨内介電層權可降低内介電 ^如，内介電層擔降低之厚度範圍自約侧埃1 土矢(如介電層厚度355)。 、々5000 请參考第4圖，其緣示多數曰μ 表_。此資料圖表4〇〇t層的資料圖 ―么〜 .、肩不在進行化學機械研磨丰+θ/μ ，多數W晶片的_彻之厚瞭务3 == 介電層34。)厚度，第4圖所_晶片的内處^ 0503-Α31434TWF/Jyliu 14 1272692 ί尽ί”曰：，(如圖所示之水平虛線405)。對晶片#1而 點410)，二t的内介電層厚度為約近似5600埃(數據 曰）且取小的内介電層厚度為47〇〇埃(數據點斗^， 則具有約_埃或18%之厚度變異，而在晶片#2則 2^=大厚度約為5_埃(數據點415)或最小厚度約為 〇埃(數據點417)，其厚度變異為 20% 〇 >很’月疋地’利用化學機械研磨製程以平坦化内介電層 •工热法產生良好的結果，雖然所得到之介電層已較未進行 平一化之内介電層呈現平缓，但其仍維持極大的變異程 度’其足以導致劣質插塞之產生。 月i考第5圖，其緣示根據本發明之一較佳實施例對 内層進行製程500之流程圖，以促使其表面變化程度 低。與先前述及之製程200相同，製程500可用以對 製造元=上=内介電層進行平坦化以協助其降低表面差異 度。值付注意的是，在製程500的實施例中，内介電層可 •包含四層介電材料，更甚者，其可使用任何不同層數之介 電層而不影響本發明精神之實質。 可於基底上方製造元件之後且在元件間内連線（電性 ，結物）製造之前開始進行製程5〇〇，在元件製造之後，插 塞蝕刻如止層可沈積於元件（如步驟505)上方。根據本發明 之較佳實施例可知，氮化石夕(如SiNx，其中X係約小於2) 可用作為插塞蝕刻停止層，且可以低壓化學氣相沈積 (LP-CVD)或電漿輔助化學氣相沈積(pE_€VD)技術沈積而 得。然而，只要其他作為插塞蝕刻停止層之材料可與用於 0503-A31434TWF/Jyliu 15 1272692 蝕刻内電層材料(特地， 性）之蝕刻材料呈頭^於蝕刻材料相當不具反應 其受到_材料的損：不同者，㈣ 在沈積插塞餞刻停止声 y 第二層於插塞钱刻停止声：’：形成多層内介電層之 上，盆=ΓΓ510)。第一介電層可特別地覆蓋於元件 上，、中此兀件為存在於基底之 *忏 型可為^ Γ 以電性隔離此元件，其典 次常⑽ 介電層。—&化予亂相》冗積法(APCVD).製程形成第一 層（如介電層之後，可接著進行沈積-第二介電 電~之主使用第二介電層心使填充存在於第一介 不規則表面的間隙中，如沿基底上元件之輪 ;，如旋佈二可進行旋轉塗佈沈積製程以形成第二介電 ^電材料^ )技術，其可#助離"、力的使用以促使 =抖句地散佈在整個晶片上，且其可⑽ 璃衣传4=製得—具低變異性全面厚度之介電層。 、隹成第—及第二介電層後(如步驟510及515)，開始 t =電層之厚度量測(步驟52G)，厚度量測步驟可確二 兩介電狀厚度，確定所需用作沈積的介電材料 制雨卩使多層介電層厚度達到預期之總厚度。在量 ^ ¾層之後，進行;第三介電層之沈積步驟(如步 ⑵）。根據本發明之一較佳實施例，第三介電層可用以使 0503-A31434TWF/Jyliu 16 1272692 多層介電層達到一預期厚度，其係由磷矽玻璃或未摻雜石 玻璃組成，且可使用電漿輔助化學氣相沈積製程配合常髮 化學氣相沉積法製程以沈積之。由於電漿輔助化學氣相、 積技術係具高度準確性且可根據所使用之技術量以精確^ 預測以此技術所得之已沈積材料厚度，而用來控制第三介 電層沈積之常壓化學氣相沉積法製程乃僅根據使用技術^ 耗費之時間長短來決定。 鲁 請參考第6a至6e圖，其係根據本發明之一較佳實施 例緣示在形成多層内介電層之不同階段中，一含有製造元 件之基底的剖面示意圖，其中多層内介電層之製造係可產 生具有低表面變異程度之内介電層。第6a圖繪示一基底 605，其係具有一元件607建構於其表面之上，根據本發明 之一較佳實施例所述，元件607可為一具有閘桎寬度小於 130奈米之金屬氧化半導體場效電晶體(mosfET)元件。然 而元件607可為具有其他閘極寬度之多種元件或金屬氧^ #半導體場效電晶體元件之一，更甚者，金屬氧化半導體場 效電晶體應具有不超過200奈米之整體高度。值得注意白= 疋，當單一元件存在於基底605之表面上時，實際上，其 底605可容許各種數量之元件建構於其表面上，其上限二 取決於母一元件之大小及基底605之總表面區域，—基底 含有數千萬個元件是常見的。 土一 在兀件607製造於基底605表面之後，與元件6〇7電 性連結是必要的，然而，電性連結不能只是 件的頂部上，而是必須形成一多層内介電層於元件與 0503-A31434TWF/Jyliu 1272692 Ϊ性連結元件間以防止電性連結元件及其所需製程的損 告。弟6b ^示製造多層内介電層之第-步驟，其係於元 件607之上放置一插塞蝕刻停止層610(如第5圖所示之步 驟505)，可藉由低壓化學氣相沈積製程(Lp_c或電漿辅 助化學氣相沉積法製程將钱刻停止層61〇沈積於基底6〇5 及=件607之上。根據本發明之較佳實施例所述，插塞蝕 刻#止層61。〇之沈積條件如下：基底6〇5得、存在於溫度為 鲁3日00 C至550 c之範圍且含有氮氣與石夕原子之環境下，沈積 ^力耗圍可自〇·5至5托耳，且氨氣师3)亦存在於環境 在上列條件下，所得到之插塞蝕刻停止層010對波長 633奈米之反射係數(RI)為1·9〇至2.05，而對波長193夺 米。之反射絲(RI)為2·1()至2 7G，且氫狀百分比為介於 ^ ^至之範圍内’其階梯覆蓋(對基底605之不連續覆 盖程度的量測；stepcoverage)能力係自7〇%至ι〇〇%，厚度 為150 ^ 1200 i矢(如介電層615所示），且不均句度為小於 鲁2%。插塞钱刻停止層61〇之厚度應取決於應變效應之需求 且可具有自150至12〇〇埃之厚度範圍，應變效應可用以改 善電流表現且應為熟習此技藝之人士所瞭解。然而，值得 注意的是’插塞_停止層61〇可依據各種條件及所需功 能而進行沈積。 在插塞钱刻停止層610形成之後，開始形成多層内介 ，層之第一介電層620。第6c圖緣示製造多層内介電層之 第二步驟，其係在插塞餘刻停止層6H)之上方放置第一介 電層62G(如第5圖所示之步驟51Ό)，可藉由常壓化學氣相

0503-A31434TWF/Jyliu 1R 1272692 沈積製程（ΑΡ-CVD)或次常壓化學氣相沉積法製程 (SA-CVD)將第一介電層620沈積於蝕刻停止層61〇之上。 根據本發明之較佳實施例所述，由未摻雜矽玻璃所組成的 第一介電層620之沈積條件如下：基底6〇5係存在於低於 溫度550°C且含有四乙基氧矽烷(TE〇s)氣體及氧氣之環境 下。在上列條件下，所得到之第一介電層62〇係對多晶石夕 材料320(第3a圖）具有極佳的間隙填充能力，並在其下方 •結構具有低全面性膜層應力（low 〇verall film也以勾，'及約 2500埃之厚度(如介電層625)。此第一介電層62〇之厚度 可具有上限，此上限係取決於在隔離區域(視第％圖，由 氧化區域325與矽氮區域33〇所組成）上第一介電層6汕之 厚度，其應小於多晶矽閘極320(視第3a圖）之高度與5〇〇 埃之總和厚度。除了最大厚度限制外，可限制插^刻停 止層610與第一介電層62〇於自〇 〇6至〇 9〇之厚度比例範 圍(插塞兹刻停止層厚度對於第一介電層厚度），用於製造 #插塞_停止層61G之材料可具有—特定的介電常數^特 =的反射係數’分別以沉肌及RW代表之。然而，值 付注意的是’第-介電層62〇乃可以各種條件進行沈積， 且所製得之第一介電層實質上為具有相同的功能。 …在第一介電層形成後，接著進行一第二介電層63〇之 形成步驟。第6d圖繪示製造多層内介電層之第三步驟，其 係在第-介電層620之上方放置第二介電層63〇^第$圖 所示之步驟,5 i 5)。根據本發縣之，較佳實施例所述，第二 介電層630為由未摻雜石夕玻璃所組成，且以旋轉塗佈(s⑽ 0503-A31434TWF/Jyliu I272692 層㈣之上’此旋 型上 係包含在基底ό〇5上一材料之應用（ 印孜7、孓 元件上以特定速率旋轉基底605，其離心力可使材 料均句-致地分佈於基底605之整個表面上。根據本發明 ，實施例所述，第二介電層630之沈積條件如下：以 =践石夕氧刪用作製造第二介電層63〇，其係以液 t Μ嫩基底’之上，係以15Q至5⑼脚分鐘之 4轉基底605,且以溫度範圍自崎至3抓與自彻 =4贼之條件進行縣烤製程。當多層介電層（包含插 土蝕刻停止層610、第一介電層62〇、及第二介電層 =全面性非均勻度低於3%時，所製得的第二介電材 即具有約遍=之厚度(如介電層厚度635)與一低於2 一。之非均勻度。*第二介電層帶有插紐刻停止層_盘 弟-介電層620時，此第二介電層63〇係具有一上限，此 上限為插塞蝕刻停止層610、第一介電層62〇、及第二介帝 層630之厚度總和需低於多晶矽閘極32〇之高度與3_ : $和厚度。第-介電層62〇與第二介電層㈣可視為以 玻璃組成之單—介電層，第-介電層620與第二 W電層630之總厚度最佳為限制在插塞蝕刻停止層之 ^1^15倍厚度’用以製造第二介電層63〇之材料可具有 :特定之介電常數與反射係數，分別以沉狐及幻飢代 广之。根據本發明之—較佳實施賴述，用於插縣刻化 止”10、第一介電層伽、及第二介電㈣ 在常數與反射係數應具有下列之關係式Γ 〇5〇3.A31434TWF/Jyliu 20 Γ272692 DCCESl>DCSDl>DCFDl 及 RIcesl^RIfdi^RIsdl。再次強調， 一第二介電層可以其他技術或在不同條件下使用旋佈域^离 (SOG)技術以使所製得之第二介電層具有相同之功能表現。 在完成第二介電層630之形成步驟後，可進行多居内 介電層全面性總厚度之量測（如第5圖之步驟520)，得到夕 層内介電層總厚度之量測結果後，則可確立第三介電声料〇 之厚度。根據本發明之一較佳實施例所述，第三介電屑6切 可用以使多層内介電層之總厚度達到一預定值，因此，〜 三介電層640之厚度為由介於預期的多層内介電層、第— 介電層620與第二介電層630之總厚度間的差異而確立。 第6e圖係繪示製造多層介電層之第五步驟，其係在^ 二介電層630之上方放置第三介電層如第5圖之步: 525)，可藉由電漿辅助化學氣相沈積製程(pE_cVD =户 度電漿化學氣相沉積法製裎(jjdp-cvd)將第三介命屑门山 第2電層630之上。根據本發明讀佳 述’弟三介電層_係由卿玻璃所組成的1而二 雜石夕玻璃所製得之第三介電層⑽之沈積條件如下= 6〇5係存在於石夕，、及氧原子之氣體環境下。若以= 輔助化學氣相沈積製程〇pE_cvd) 人 水 /么收—尸，人山 VJJJ/尤積弟二介電層640，則 係將氣篇（3有矽、磷、及氧原子）濺鍍於第二介電層6孙 之旋佈玻棘面上。祕其沈積製料—_製/在化 學氣相沈積製程(無論是電漿辅助化學氣相沈積或高穷产 電襞化學氣相_顧，應配合 糸統以控制第三介電層_之成長厚度，此先進製程控制 0503-A31434TWF/Jyliu 21 1272692 =可u化争氣相沈積製程之耗時以確： 二二，厚度。上述製程條件可產生-具有約· 層厚度⑷)及非均句度低於 $ = 蝕刻停止層010、塞—入 層不右插塞 三介電層640独厚^電層㈣、及第二介電層咖，第 之厚度以使多層；介;^限=’：縮限第 樣地，-第三介^層之總厚度達到一預期的厚度。同 漿辅助化9可叫他技㈣在不同條件下使用電 使所f得積或高密度電漿化學氣相沉積法技術以 斤二介電層具有湘之功能表現。 W在本I明1佳實施例之條件下所完成的多層介電層 弟6e圖所不)係具有約5000埃之總厚度(其中第-介電 二:、々為2500埃，第二介電層63〇約為5⑽埃，而第三 二= 640約為2〇⑽埃），且其整體非均勻度係低於4%(第 ;1毛層620之均句度低於2%，第二介電層630之均勻 度低於2%，且第三介電層640之均勻度低於2%)。除了 取决於上述多層内介電層中各層之厚度外，另外的限 縮备、件應取決於多層内介電層之各層厚度，以促使多層内 介電反射係數達到最佳二 明茶考第7圖，其係繪示根據本發明之較佳實施例， 用以，造半導體元件的製程70〇所示之流程圖。根據本發 明之只施例’可在製造基底後開始進行製程7〇〇，其係用 以製備並麥舆半導體元件之製造，如第7圖所示，半導體 兀件之製造可在製程、7祕完成'後翁^ 可藉由在基底上製造元件（較伎地為一金屬氧化半導體場 0503-A31434TWF/Jyliu 22 1272692 效電晶體元件）步驟開始進行製程700(如步驟705)。此元件 製造可包含多數製程步驟，在此則簡化為單一製程步驟， 一旦元件製造完成，一保護層（氮化層）可形成於元件上方 (如步驟710)。氮化層覆蓋於元件上且可用以保護元件防止 其遭受後續製程之損害。根據本發明之較佳實施例，可以 低壓化學氣相沈積或電漿辅助化學氣相沈積製程形成氮化 層。 I 在形成氮化層（如步驟710)之後，第一氧化層可形成於 氮化層之上（如步驟715)，第一氧化層可為多層内介電結構 之起始層，其中第一氧化層可藉由次常壓化學氣相沈積 (S A-C VD)或常壓化學氣相沈積(AP-C VD)製程形成之。在第 一氧化層形成之後，可接著形成一第二氧化層（如步驟 720)，此第二氧化層之主要功能為填充任何存在於第一氧 化層間之間隙，由於元件之三維結構輪廓，其高度會增加。 可以旋佈玻璃製程形成第二介電層，其可協助產生一具有 • 良好間隙填充特性之氧化層。在第一及第二氧化層形成之 下，可藉由一演算系統以估算第三氧化層之厚度（如步驟 725)。根據本發明之較佳實施例，此演算系統可以為一先 進製程控制系統應用，其可用以確立第一及第二氧化層之 厚度，且根據所得到之量測厚度而推算第三氧化層之厚 度，以使第一、第二、及第三氧化層達到預期之厚度。由 於用以形成第三氧化層之製程十分地準確，因此在第三氧 化層與形成此層所耗費的時間量之間存有一直接册係，故 在估算第三氧化層所需厚度後，可進行此第三氧化層之形 0503-A31434TWF/Jyliu 23 1272692 成，較佳地乃施行電漿輔助化學氣相沈積或高密度電漿化 學氣相沈積製程(如步驟730)。 雖然本發明及其優點已陳述於前文，但仍可進行各種 變化、替代、及取代方式而不影響本發明所依附之申請專 利範圍所界定的實質範圍及精神。第二介電層可用以特定 使用於間隙填充之操作目的方面，如填充元件間之凹蝕處 以確使元件為電性隔離。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 0503-A31434TWF/Jyliu 24 1272692 【圖式簡單說明】 層介電層 製程之習 第1圖繪示插塞钱刻停止層與光反射上之内 厚度變異之作用資料圖。 第2圖繪示用以對內爲’ 層介電層進行平坦化 知技術流程圖。 弟3 a及3 b圖、4會示古 ^ 3有—内層介電層之基底剖运 圖，其顯示使用如第2圖所+从 ^

與之後的態樣。 ％ 弟4圖纟會示使用如第2同^ 製％ 層％ 層介 昂2圖所示的習知技術平坦 所付之數個晶片内層介電声严危 包續与度之資料示意圖。 第5圖繪示依據本發明 s Θ之較佳實施例對内層介 行平坦化製料降低表φ變料之餘圖。 第6ai6e圖緣示一基底之剖面示意圖表，其_ 據本發明之較佳實施狀形成料録面變異性、 電層之各種步驟。 變異續㈣低表面 【主要元件符號說明】 105〜第一曲線； 110〜第二曲線； 115〜第三曲線； 200〜先前技術製程； 205、210、215、220、225、505、510、515、520、525、 705、710、715、720、725、73Ό〜步驟乂 305、605〜基底； 0503-A31434TWF/Jyliu 25 1272692 315〜閘極端點； 325〜氧化區域； 335、610〜插塞蝕刻停止層； 342〜凸起處； 635、645〜介電層厚度（span); 405〜水平虛線； 500〜製程； 620〜第一介電層；

310〜源極/汲極端點； 320〜多晶矽閘極； 330〜氮化矽區域； 340〜内介電層； 345 、 355 、 615 、 625 400〜資料圖表； 410、415〜數據點； 607〜元件； 630〜第二介電層； 640〜第三介電層； 700〜半導體元件的製程。

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Claims (1)

1272692 十、申請專利範圍： 1. 一種半導體元件之多層内介電層（MID)，其中該半 導體元件係包括一場效電晶體(FET)及一基底，該多層内介 電層係包括： 覆蓋於該場效電晶體上的該多層内介電層之一第一 層；以及 在該多層内介電層之該第一層上的該多層内介電層之 一第二層； 其中該多層内介電層之該第一層厚度相對於該多層内 介電層之該第二層厚度的厚度比例範圍約自0.06至0.90 ; 其中該多層内介電層更包括一第三層及一第四層。 2. 如申請專利範圍第1項所述之半導體元件之多層 内介電層，其中該第二層厚度係小於該場效電晶體的閘極 電極之厚度與500埃之總和。 3. 如申請專利範圍第2項所述之半導體元件之多層 内介電層，其中該第二層厚度係藉由一次常壓化學氣相沈 積法（sub-atmospheric chemical vapor deposition)以製成，並 以四乙基氧矽烷(TE0S)氣體為主要氣體。 4. 如申請專利範圍第1項所述之半導體元件之多層 内介電層，其中該第一層厚度、該第二層厚度、該第三層 厚度之厚度總和係約小於該場效電晶體之閘極電極之厚度 與3000埃的總和。 5. 如申請專利範圍第1項所述之半導體元件之多層 内介電層，其中該第三層係自一可流動介電材料製得。 0503-A31434TWF/Jyliu 27 1272692 6. 如申請專利範圍第1項所述之半導體元件之多層 内介電層，其中該第四層係為一已摻雜介電層，該介電層 具有約300埃以上之厚度。 7. 如申請專利範圍第6項所述之半導體元件之多層 内介電層，其中該第四層係自一摻雜磷之玻璃材料製得。 8. 如申請專利範圍第1項所述之半導體元件之多層 内介電層，其中用於該第一層、該第二層、及該第三層之 該材料係具有一介電常數，其中該材料之該介電常數間之 一關係式可表示為： DCfdi^DCtdi^DGsdl 其中DCfdl為該第一層之一介電常數’ DCsdl為該第 二層之一介電常數，DCtdl為該第三層之一介電常數。 9. 如申請專利範圍第1項所述之半導體元件之多層 内介電層，其中用於該第一層、該第二層、及該第三層之 該材料係具有一反射係數，其中該材料之反射係數間之一 關係式可表示為： RIfdl>RIsdl>RItdl 其中RIfdl為該第一層之一反射常數’ RIsdl為該第二 層之一反射常數，RITDL為該第三層之一反射常數。 10. —種半導體元件之多層内介電層（MID)，其中該半 導體元件係包括一場效電晶體(FET)及一基底，該多層内介 電層係包括： 覆蓋於該場效電晶體上的一含氮層；以及 至少一含氧層； 0503-A31434TWF/Jyliu 28 1272692 ,二氧層之—厚度相對於該含氮層之厚度的厚度 比例範圍約自1 · 1至j 5 ; 其中該多層内介電層含有至少四層。 1.如巾Μ專利||圍第1()項所述之半導體元件之多 層’其中該第二層之厚度係小於該場效電晶體的 閘極電極之厚度與50〇埃之總和。 12. ”請專利範圍第u項所述之半導體元件

㈣介電層’其中該第二層之厚度係藉由次常壓化學氣 沈積法以製成，並以四乙基氧魏(τ E 〇 s)氣體為主 ㈣料财a_1G顧狀半導；^ 層内介電層’其中該第一層之厚度、該第二：之夕 第三層之厚度的總和係約小於該場 ：：度、該 厚度與3000埃的總和。 之間極電極之 如申請專利範圍第1〇項所 層内介電層，其中該第四層係為— 千―體凡件之多 層具有約300埃以上之厚度。 隹介電層，該介電 15. 如申請專利範圍第14項所述、、首 層内介電層，其+該第四祕自-摻半導體元件之多 16. 如申請專利範圍第1〇項所迷*之玻^材料製得。 層内介電層，其中該含氧層係包括兩層=半導，元件之多 以一次常壓化學氣相沈積製程製得〜苐〜粘雜氣層，其中 以一旋轉塗佈製程製得一第二未摻雜氣^未摻雜氧層，且 17· —種半導體元件之製造方法， 於一半導體基底上形成一場效電晶髀包括： 0503-A31434TWF/Jyliu 29 1272692 於該半導體基底上形成一第一氮化層； 於該第一氮化層上形成一第一氧化層； 於該第一氧化層上形成一第二氧化層； 估算一第三氧化層之厚度；以及 於該弟《 —氧化層上形成一第三氧化層。 18·如申請專利範圍第17項所述之半導體元件之製 造方法’其中該第一氮化層係覆蓋於該場效電晶體元件之 上’且其係以一低壓化學氣相沈積(low pressure chemical vapor deposition，LP_CVD)或一含氮電漿製程製得該第一 氮化層。 19·如申請專利範圍第π項所述之半導體元件之製 造方法，其係以一次大氣壓化學氣相沈積或是一常壓化學 氣相沉積法（atmospheric pressure chemical vapor deposition，APCVD)製程製得該第一氧化層。 20·如申請專利範圍第17項所述之半導體元件之製 造方法，其中該第二氧化層係以一旋轉塗佈方法製得。 21·如申請專利範圍第17項所述之半導體元件之製 造方法，其中該估算步驟係包括藉由量測該第一氧化層之 厚度與該第二氧化層之厚度，並自三層氧化層之總期望厚 度減去該第一氧化層之厚度與該第二氧化層之厚度以確定 該第三氧化層之厚度。 22·如申請專利範圍第21項所述之半導體元件之製 造方法，其中該第三氧化層係以高密度電漿化學氣相沉積 法(high density plasma chemical vapor deposition)製程或電 0503-A31434TWF/Jyliu 30 1272692 vapor 漿辅助化學氣相沈積（plasma enhanced chemical deposition)製得。

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