KR20040003900A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, SOI(Silicon On Insulator) 기판 상에 트렌치 구조로 형성된 소자분리막의 일부를 식각하여 상기 트렌치의 측벽을 노출시키고, 노출되는 트렌치의 측벽에 금속 샐리사이드층을 형성함으로써, 소오스/드레인영역에서의 기생저항 및 접합저항을 감소시켜 반도체 소자의 속도를 증가시킬 수 있는 반도체 소자의 제조방법을 개시한다.

Description

반도체 소자의 제조방법{Method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소오스/드레인 접합영역에서의 기생저항 및 접합저항을 감소시켜 반도체 소자의 속도를 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가되어 게이트 전극의 길이가 0.15㎛이하로 감소함에 따라 이러한 게이트 전극의 길이의 감소에 따른 문턱전압의 단채널효과(Short channel effect)의 증가가 큰 문제로 대두되고 있다. 따라서, 이러한 단채널효과를 줄이기 위해서는 불순물 영역인 접합영역(Junction)의 측면 확산을 최대한 억제하여 유효채널길이를 크게 해야 하며, 이는 소오스/드레인의 접합영역의 깊이 감소를 요하고 있다. 그러나, 접합영역의 깊이 감소는 고집적 소자에서 접합누설전류의 증대를 유발하고 있어 문제가 되고 있다. 따라서, 이러한 접합누설전류가 증가하는 문제를 해결하고, 반도체 소자의 속도를 향상시키기 위하여 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 소자의 새로운 제조방법이 시도 되고 있다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 소오스/드레인 접합영역에서의 기생저항 및 접합저항을 감소시켜 반도체 소자의 속도를 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 반도체 소자의 접합누설전류의 증가를 방지하여 반도체 소자의 집적화를 높이면서, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : SOI 기판
104 : 소자분리막
106 : 게이트 산화막
108 : 폴리실리콘층
110a : NMOS 게이트 전극
110b : PMOS 게이트 전극
112 : 스페이서
114a : N형 저농도 접합영역
114b : P형 저농도 접합영역
116a : N형 고농도 접합영역
116b : P형 고농도 접합영역
118a : NMOS 소오스/드레인영역
118b : PMOS 소오스/드레인영역
120 : 금속층
122 : 금속 샐리사이드층
124 : 층간절연막
본 발명에서는, SOI 기판에 전기적으로 격리된 활성영역을 한정하기 위하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하여 소자분리막을 형성하는 단계와, 상기 활성영역 상에 게이트전극을 형성하는 단계와, 상기 활성영역에 소오스/드레인영역을 형성하는 단계와, 상기 트렌치의 측벽의 일부가 노출되도록 식각공정을 실시하여 상기 소자분리막을 식각하는 단계와, 전체 구조 상부에 금속층을 증착한 후, 열처리공정을 실시하여 노출되는 트렌치의 측벽을 포함한 선택 부위에 금속샐리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면들로서, 그 일례로 도시한 CMOS(Complementary Metal-Oxide-Semiconductor) 소자의 단면도들이다.
도 1을 참조하면, SOI 기판(102), 예컨대 실리콘(Silicon; 102a)/실리콘 산화막(SiO2; 102b)/실리콘(102c)으로 이루어진, SOI 기판(102)을 NMOS영역과 PMOS영역으로 정의하기 위해 소자분리막(104)을 형성한다. 이때, 소자분리막(104)은 LOCOS(LOCal Oxidation of Silicon)방법, PBL(Poly-Buffed LOCOS)방법 및 STI(Shallow Trench Isolation) 방법중 어느 하나의 방법을 이용하여 형성한다. 그러나, 소자분리막(104)은 도시된 바와 같이 소자의 집적도와 후속 공정상의 편의를 고려하여 STI방법으로 형성하는 것이 바람직하다.
한편, STI방법은, SOI 기판(102) 상에 미도시된 패드산화막과 패드질화막을 순차적으로 증착한 후, 포토리소그래피(Photolithography) 공정과 식각공정을 순차적으로 실시하여 트렌치(Trench; 미도시)를 형성한다. 그런 다음, 상기 트렌치를 매립하도록 갭 필(Gap fill) 특성이 우수한 고밀도플라즈마(High Density Plasma; HDP)산화막(미도시)을 화학적기상증착법(Chemical Vapor Deposition; 이하, 'CVD'라 함)을 이용하여 증착한다. 그런 다음, 화학적기계적연마(Chemical Mechanical Polishing; 이하, 'CMP'라 함)공정을 통해 상기 트렌치를 매립하도록 상기 고밀도플라즈마산화막을 연마하여 소자분리막(104)을 형성한다.
도 2를 참조하면, 전체 구조 상부에 게이트산화막(106)을 형성한 후 그 상부에 게이트전극용 폴리실리콘층(108)을 형성한다. 그런 다음 게이트전극패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(108) 및 게이트산화막(106)을 순차적으로 패터닝하여 NMOS영역에는 NMOS 게이트전극(110a)을 형성하고, PMOS영역에는 PMOS 게이트전극(110b)을 형성한다.
이어서, 전체 구조 상부에 CVD공정을 실시하여 절연막(미도시)을 증착한 후 에치백(Etch back)과 같은 전면 식각공정을 실시하여 NMOS 게이트전극(110a) 및 PMOS 게이트전극(110b)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(112)를 형성한다.
도 3을 참조하면, NMOS영역이 오픈(Open)되도록 포토레지스트 패턴(미도시)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'n-' 이온 주입 공정을 실시하여 NMOS영역의 P-웰에 얕은 접합영역(Shallow junction)인 N형 저농도 접합영역(114a)을 형성한다. 그런 다음, PMOS영역이 오픈되도록 포토레지스트 패턴(미도시)을 NMOS영역에만 형성한 후 이 포토레지트 패턴을 이용한 'p-' 이온 주입 공정을 실시하여 PMOS영역의 N-웰에 얕은 접합영역인 P형 저농도 접합영역(114b)을 형성한다.
이어서, NMOS영역이 오픈되도록 포토레지스트 패턴(미도시)을 PMOS영역에만 형성한 후 이 포토레지트 패턴을 이용한 'n+' 이온 주입 공정을 실시하여 NMOS영역의 P-웰에 깊은 접합영역(Depth junction)인 N형 고농도 접합영역(116a)을 형성한다. 그런 다음, PMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 NMOS영역에만 형성한 후 이 포토레지트 패턴을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS영역의 N-웰에 깊은 접합영역인 P형 고농도 접합영역(116b)을 형성한다.
상기 공정들을 통해, NMOS영역의 P-웰에는 N형 저농도 접합영역(114a)와 N형 고농도 접합영역(116a)으로 이루어진 LDD 구조의 NMOS 소오스/드레인영역(118a)이 형성되고, PMOS영역의 N-웰에는 P형 저농도 접합영역(114b)와 P형 고농도 접합영역(116b)으로 이루어진 LDD 구조의 PMOS 소오스/드레인영역(118b)이 형성된다.
도 4를 참조하면, 상기 소자분리막(104)에 대하여 습식식각공정(Wet etch)을 실시하여 도시된 'A'부위와 같이 트렌치의 내측벽이 노출되도록 소자분리막(104)을 식각한다. 상기 습식식각공정은, DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와NH4F의 혼합용액[1:4 내지 1:7])을 이용하여 실시한다. 아울러, 상기 습식식각공정후 전체 구조 상부에 대하여 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)로 세정하는 것이 바람직하다.
도 5를 참조하면, 전체 구조 상부에 금속 샐리사이드층(Salicide; 도 6의 '122'참조)을 형성하기 위하여 니켈(Nickel) 또는 코발트(Cobalt) 금속으로 금속층(120)을 증착한다. 아울러, 상기 금속층(120)을 보호하기 위하여, 금속층(120) 상에는 코발트, 니켈, 티타늄(Titanium) 또는 티타늄 질화막으로 캡핑층을 형성하는 것이 바람직하다.
도 6을 참조하면, 전체 구조 상부에 RTP(Rapid Temperature Process) 방식으로 열처리공정을 실시하여 금속 샐리사이드층(122)을 형성한다. 금속 샐리사이드층(122)은 NMOS영역의 소오스/드레인영역(118a), PMOS영역의 소오스/드레인영역(118b), NMOS 게이트전극(110a), PMOS 게이트전극(110b) 및 트렌치의 측벽 상에 형성하는 것이 바람직하다.
한편, 도 5에서와 같이, 금속층(120)의 금속재료에 따라 금속 샐리사이드층(122)을 형성하기 위한 공정은 금속재료의 특성상 약간의 차이를 보인다. 예컨대, 금속층(120)의 금속재료로 니켈 금속을 사용할 경우에는, 한번의 RTP 방식으로 열처리공정을 실시한 후 습식식각공정을 실시하여 미반응된 니켈 금속을 제거하여 금속 샐리사이드층(122)을 형성하는 것이 바람직하다. 반면, 금속층(120)의 금속재료로 코발트 금속을 사용할 경우에는, 1차 RTP 방식으로 열처리공정을 실시하고, 습식식각공정을 실시하여 미반응된 코발트 금속을 제거한 후, 다시 2차 RTP 방식으로 열처리공정을 실시하여 금속 샐리사이드층(122)을 형성하는 것이 바람직하다.
도 7을 참조하면, 전체 구조 상부에 갭 필 특성이 우수한 HDPCVD(High Density Plasma CVD) 또는 스핀 코팅(Spin coating) 방식을 이용하여 층간절연막(Inter layer dielectric; 124)을 형성한다. 그런 다음, 상기 층간절연막(124)에 대하여 CVD방식을 이용한 평탄화공정을 실시하여 전체 구조 상부를 평탄화한다. 한편, 상기 층간절연막(124)을 스핀 코팅 방식으로 형성할 경우에는, CMP 방식대신 건식 에치백(Dry-etch back)공정을 실시하여 평탄화공정을 진행하는 것이 바람직하다. 이후의 공정은 종래 기술과 동일함에 따라 여기서는 그 설명의 편의를 위해 생략하기로 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는, SOI(Silicon On Insulator) 기판 상에 트렌치 구조로 형성된 소자분리막의 일부를 식각하여 상기 트렌치의 측벽을 노출시키고, 노출되는 트렌치의 측벽에 금속 샐리사이드층을 형성함으로써, 소오스/드레인영역에서의 기생저항 및 접합저항을 감소시켜 반도체 소자의 속도를 증가시킬 수 있다.

Claims (8)

  1. (a) SOI 기판에 전기적으로 격리된 활성영역을 한정하기 위하여 트렌치를 형성하는 단계;
    (b) 상기 트렌치를 매립하여 소자분리막을 형성하는 단계;
    (c) 상기 활성영역 상에 게이트전극을 형성하는 단계;
    (d) 상기 활성영역에 소오스/드레인영역을 형성하는 단계;
    (e) 상기 트렌치의 측벽의 일부가 노출되도록 식각공정을 실시하여 상기 소자분리막을 식각하는 단계; 및
    (f) 전체 구조 상부에 금속층을 증착한 후, 열처리공정을 실시하여 노출되는 트렌치의 측벽을 포함한 선택 부위에 금속 샐리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 식각공정은, DHF 또는 BOE을 이용한 습식식각공정인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소오스/드레인영역은, 상기 SOI 기판의 최상부층인 실리콘층 전부에 고농도영역이 형성되도록 이온주입공정 및 열처리공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 (e)단계에서, 상기 소자분리막의 식각은, 상기 트렌치의 측벽의 노출부위의 조절이 가능하도록, 상기 소자분리막의 두께 범위 내에서 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 금속층은, 니켈 또는 코발트 금속인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 금속 샐리사이드층은,
    전체 구조 상부에 니켈 금속을 증착하는 단계;
    상기 니켈 금속에 대하여 RTP 방식으로 열처리공정을 실시하는 단계; 및
    상기 열처리공정시 미반응된 상기 니켈 금속을 제거하는 단계를 포함하는 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 금속 샐리사이드층은,
    전체 구조 상부에 코발트 금속을 증착하는 단계;
    상기 코발트 금속에 대하여 RTP 방식으로 제1 열처리공정을 실시하는 단계;
    상기 제1 열처리공정시 미반응된 상기 코발트 금속을 제거하는 단계; 및
    상기 RTP 방식으로 제2 열처리공정을 실시하는 단계를 포함하는 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 (f)단계후, 상기 (e)단계에서 식각된 상기 소자분리막 부위를 매립하기 위하여, 전체 구조 상부에 HDPCVD 또는 스핀 코팅 방식을 이용하여 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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